JP5857901B2

JP5857901B2 - 半導体基板の評価方法

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Publication number: JP5857901B2
Application number: JP2012160829A
Authority: JP
Inventors: 大槻　剛; 剛大槻
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2012-07-19
Filing date: 2012-07-19
Publication date: 2016-02-10
Anticipated expiration: 2032-07-19
Also published as: JP2014022606A

Description

本発明は、チャージポンピング方法を用いた半導体基板の評価方法に関する。特には、シリコン／酸化膜界面の界面準位密度を評価する手法に関するものである。

半導体基板は、システムの高速化・高集積化や携帯端末の発展に伴い、デバイスには高速かつ低消費電力のものがより一層求められている。また基板の大口径化がすすんでいる。近年では、このような基板上に各種素子が形成されている。

一方、このようなデバイスが作製される半導体基板の品質を評価することができる評価方法も求められており、一例として、チャージポンピング方法を用いた界面準位密度の評価法がある。

図６は、従来のＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおける界面準位密度の測定系を示す模式図である。チャージポンピング方法を用いた界面準位密度の測定方法について以下に説明する。なお測定系等を含めた界面準位密度の測定方法に関する技術は、一般的にＧ．Ｇｒｏｅｓｅｎｅｋｅｒら及びＳｃｈｒｏｄｅｒによって明らかにされている（非特許文献１、２）。

このような評価方法は、図６に示すように、例えばシリコン基板１０１に対して逆バイアスになるようにソース電極１０２、ドレイン電極１０３に比較的小さい定電圧、例えば０〜２Ｖ程度を印加しながら、ゲート電極１０４にパルス発生器１０５を用いてパルス電圧、例えば周波数：数十ｋＨｚ〜数百ｋＨｚ，振幅：８Ｖ程度（−４〜＋４Ｖ）を印加する。このとき、チャージポンピング方法の原理とも関係するが、表面が反転あるいは蓄積するのに十分な電圧を選択する必要がある。このような条件のもとで基板電流を計測することによって、界面準位密度を測定することが可能になる。

この測定原理について以下にさらに詳しく説明する。図７はゲート電極１０４に印加するパルス電圧波形を表しており、図８はそのパルス電圧波形に応じた半導体のエネルギーバンドを表している。一般的には界面準位がバンドギャップ内において連続的に分布していると仮定されており、また電子１１１、正孔１１２がそれぞれ捕獲されるものとする。印加するパルス電圧が高い状態（図７のＨの状態）のとき、半導体のエネルギーバンドは強い反転状態になる（図８（ａ））。このとき界面準位に電子１１１が捕獲される（あるいは既に捕獲されている）。

次に、パルス電圧が高い状態（図７のＨの状態）から低い状態（図７のＬの状態）に変化するとき、伝導帯１１３の底より若干下の界面準位に捕獲されていた電子１１１は伝導帯１１３に放出され（図８（ｂ））、反転層内に存在していた伝導帯電子１１４とともに図６のソース高濃度拡散層１０６、ドレイン高濃度拡散層１０７にドリフトする。そして、シリコン基板１０１から界面に流れてきた正孔１１２と放出されずに界面準位に残った電子１１１とが再結合する（図８（ｃ）、（ｄ））。この再結合電流が基板電流、いわゆるチャージポンピング電流となり、チャージポンピング電流Ｉｃｐは下記（１）式のように表わされる。

Ｉｃｐ＝ｑ・ＡＧ・ｆ・Ｄｉｔ・ΔＥ …（１）
ｑ：素電荷
ＡＧ：ゲート面積
ｆ：ゲート印加パルス周波数
Ｄｉｔ：界面準位密度
ΔＥ：実効的に再結合可能なエネルギー幅（図８中の符号１２０）
上記（１）式より界面準位密度を定量的に評価できるが、実際的は下記の（２）式を用いて求められることが多い。
Ｄｉｔ＝−１／（ｑ・ｋ・Ｔ・ＡＧ・ｆ）（ｄＩｃｐ／ｄｌｎ（ｔ_Ｓｔｅｐ））・・・（２）
ｋ：ボルツマン定数
Ｔ：温度（Ｋ）
ｔ_Ｓｔｅｐ＝１／ｆ

Ｇ．Ｇｒｏｅｓｅｎｅｋｅｒｅｔ．ａｌ．，"ＡＲｅｌｉａｂｌｅＡｐｐｒｏａｃｈｔｏＣｈａｒｇｅ−ＰｕｍｐｉｎｇＭｅａｓｕｒｅｍｅｎｔｓｉｎＭＯＳＴｒａｎｓｉｓｔｏｒｓ "，ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，ＥＤ−３１，４２，ＪＡＮＵＡＲＹ（１９８４）Ｄ．Ｋ．ＳｃｈｒｏｄｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＭａｔｅｒｉａｌａｎｄＤｅｖｉｃｅＣｈａｒａｃｔｅｒｉｚａｔｉｏｎ，ＮｅｗＪｅｒｓｅｙ，２００６．Ｙ．ＬｉａｎｄＴ．Ｐ．Ｍａ"ＡＦｒｏｎｔ−ＧａｔｅＣｈａｒｇｅ−ＰｕｍｐｉｎｇＭｅｔｈｏｄｆｏｒＰｒｏｂｉｎｇＢｏｔｈＩｎｔｅｒｆａｃｅｓｉｎＳＯＩＤｅｖｉｃｅｓ"，ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ，４５，１３２９，Ｊｕｎｅ（１９８４）。

前述のように、チャージポンピング方法は、界面で発生、流れる電流値を測定することで界面準位を求める手法であり、本発明者は、このチャージポンピング方法について鋭意研究を行った。このチャージポンピング方法を用いて界面準位密度を測定するには、図６のようなＭＯＳＦＥＴ構造が必要である。ＭＯＳＦＥＴ構造は、ゲート電極やソース・ドレインを電気的に分離する必要があるので、分離酸化膜の形成、コンタクトのための金属電極の形成等、複雑で長時間を要する工程が必要となり、評価完了までに時間がかかる。もっと簡単にチャージポンピング測定を行える構造を作りこむことが可能になれば、通常のシリコンウェーハのみならず、ＳＯＩウェーハのように分離酸化膜をもつウェーハにおいてもチャージポンピング法が使用できることから（非特許文献３)、シリコン評価において有効である。

本発明は上記問題点に鑑みてなされたものであって、簡単にチャージポンピング方法を用いて半導体基板の評価を行うことができる方法を提供することを目的とする。

上記課題を解決するために、本発明は、チャージポンピング方法を用いた半導体基板の評価方法であって、前記半導体基板の表面にゲート酸化膜を形成し、該ゲート酸化膜上に、少なくとも隣接する２つの絶縁破壊用電極と１つのゲート電極とを形成した後、各々の前記電極間に、半導体基板と反対の導電型のドーパントを拡散して拡散層を形成し、前記隣接する２つの絶縁破壊用電極間に電気ストレスを印加して前記ゲート酸化膜の一部を絶縁破壊し、該破壊したゲート酸化膜を通じて電圧を印加しながら、前記ゲート電極にパルス状の電圧を印加して、前記半導体基板へ流れる電流から界面準位密度を評価することを特徴とする半導体基板の評価方法を提供する。

本発明によれば、複雑なＭＯＳＦＥＴ構造を作製することなく、簡単なＭＯＳ構造を用いることによりチャージポンピング方法による界面準位密度の評価が可能であり、評価に必要な工程を減らすことができ、時間も短縮することができる。このように、従来よりも簡単に、しかも従来の方法と同等の高い精度で半導体基板の評価を行うことができる。

このとき、前記各々の電極を、フォトリソグラフィーを用いて同時に形成するのが好ましい。

この方法により、評価のときに、その評価用素子を作製するにあたって、フォトリソグラフィーを何度も行う従来のような複雑なＭＯＳＦＥＴ工程を経ることなく、フォトリソグラフィーを１回行うだけで済ますことも可能になる。これにより一層簡単に、チャージポンピング方法による界面準位密度の測定が可能となる。

本発明によると、複雑なＭＯＳＦＥＴ構造を作製する必要がなく、より簡単に評価用素子を作製し、界面準位密度の測定が可能なので、半導体基板の評価に必要な工程と時間を短縮することができる。しかも、従来の方法と同等の高い精度で半導体基板の評価を行うことができる。

本発明の評価方法において用いられる半導体基板評価用素子の一例を示す断面概略説明図である。本発明に従う半導体基板の評価方法の一例を示すフローチャートである。本発明における半導体基板評価用素子の作製工程の一例を示す概略説明図である。実施例と比較例のチャージポンピング電流とｔ_Ｓｔｅｐの関係を示すグラフである。比較例における従来法による評価方法を示すフローチャートである。従来のＭＯＳトランジスタにおける界面準位密度の測定系を示す断面概略説明図である。チャージポンピング方法においてゲート電極に印加するパルス電圧波形を示す図である。パルス電圧波形に応じた半導体のエネルギーバンドを示す図である。

以下、本発明の実施の形態について、図を参照して具体的に説明するが、本発明はこれらに限定されるものではない。

図１は本発明の評価方法において用いられる半導体基板評価用素子の一例を示す断面概略説明図である。この半導体基板評価用素子１０は、シリコン基板等の半導体基板１の表面にゲート酸化膜８が形成されている。このゲート酸化膜８上に、少なくとも隣接する２つの絶縁破壊用電極９ａと９ｂと１つのゲート電極４が形成されている。各々の前記電極間に、半導体基板１と反対の導電型のドーパントを拡散した拡散層６ａ、６ｂが形成されている。そして前記隣接する２つの絶縁破壊用電極間に電気ストレスが印加されて前記ゲート酸化膜８の一部が絶縁破壊されたものである。この破壊したゲート酸化膜を通じて電圧を印加しながら、パルス発生器５によりゲート電極４にパルス状の電圧を印加して、前記半導体基板へ流れる電流から界面準位密度を評価することができる。

ここで絶縁破壊用電極９ａ、９ｂとは、半導体基板１の評価前にゲート酸化膜８の一部を絶縁破壊するための電界を印加するために用いる電極であり、ゲート電極４とは、半導体基板１の評価の際に評価用の電界を印加するために用いる電極である。なお、絶縁破壊用電極９ｂは、基板電流の測定の際にも用いるものである。絶縁破壊用電極は互いに隣接していれば３つ以上形成されてもよいし、ゲート電極も２つ以上形成されてもよい。これらの電極の数は、評価目的に応じて決定することができる。ここでは、絶縁破壊用電極が２つ、ゲート電極が１つの場合について説明する。

絶縁破壊用電極９ａ、９ｂ、ゲート電極４は、導電膜からなるものであれば特に限定されないが、例えばポリシリコンからなるものであれば、加工が容易なものとなり、形成しやすい電極となる。

次に、本発明における半導体基板を評価する方法を説明する。図２は本発明に従う半導体基板の評価方法の一例を示す工程図である。主に工程（１）〜（６）からなり、図１に示すような半導体基板の評価用素子１０を作製し、該素子を用いてチャージポンピング方法によって基板電流を測定して界面準位密度の評価をする。なお、図３は、評価用素子の作製工程を説明するための図である。

まず、前工程としてシリコン基板等の半導体基板１を準備し、半導体基板１を熱酸化等の種々の方法で酸化処理して半導体基板１の表面にゲート酸化膜８を形成する（図２の工程（１））。ゲート酸化膜８の厚さは特に限定されず、その都度決定することができる。

次に、ゲート酸化膜８上に複数の電極（絶縁破壊用電極２つ、ゲート電極１つ）を形成する。これらの電極は導電膜からなるものであり、まず、この導電膜は一般にポリシリコン膜が用いられ、例えばＣＶＤ法を用いて堆積される（図２の工程（２））。このポリシリコン膜には抵抗値を下げる為に一般にリンがドープされる。リンのドープ方法は特に限定されず、導電膜の堆積後に熱拡散法等により行なってもよいし、導電膜の堆積時に同時にリンもドープするＤｏｐｅｄＰｏｌｙ−Ｓｉ法を用いることもできる。

次に、この導電膜からフォトリソグラフィー及びエッチングにより、図３（Ａ）に示すように、電極のパターンを形成する（図２の工程（３））。このとき、少なくとも隣接する２つの絶縁破壊用電極９ａ、９ｂと１つのゲート電極４とを形成する。このように、ポリシリコン等の導電膜を堆積後、フォトリソグラフィー及びエッチングにより導電膜を部分的に除去することで、半導体基板１の表面上にゲート酸化膜８と各々の電極４、９ａ、９ｂが順次積層されたＭＯＳ構造を有するＭＯＳキャパシタを複数作製する。こうして、絶縁破壊用電極９ａ、９ｂ、ゲート電極４を、フォトリソグラフィーを用いて同時に形成することができる。このようにすれば、従来のように複雑なＭＯＳＦＥＴ工程を経ることなく、フォトリソグラフィーは１回行うだけで済ますことができ、より簡単にチャージポンピング方法による界面準位測定が可能となる。

その後、各々の前記電極間に、半導体基板１と反対の導電型のドーパントを拡散して拡散層６ａ、６ｂを形成する（図３（Ｂ）、図２の工程（４））。このとき、半導体基板１が、Ｐ型基板の場合には、オキシ塩化リン（ＰＯＣｌ_３）をデポ拡散して、リンを拡散させる手法が考えられ、半導体基板１が、Ｎ型基板の場合には、ボロンガラスの塗布拡散などの手法が考えられる。ここで重要なことは、後から拡散するドーパントは、ＭＯＳキャパシタの電極をマスクにして、ＭＯＳキャパシタの電極が無いところに酸化膜を通じて拡散させ、あたかもＭＯＳＦＥＴを作成したような構造となる点である。

その後、隣接する２つの絶縁破壊用電極９ａ、９ｂの間に電気ストレスを印加してゲート酸化膜８の一部を絶縁破壊して、電気的コンタクトを取る（図２の工程（５））。

絶縁破壊用電極９ａ、９ｂは、それぞれゲート酸化膜８上に配置された電極であるが、ゲート酸化膜厚に応じた電圧を印加すればブレイクダウンさせることが可能である。例えば３０ｎｍであれば５０Ｖ程度あれば十分である。この電気ストレスの印加はゲート酸化膜の一部が絶縁破壊できるものであれば特に限定されず、一定の電圧又は電流をゲート酸化膜の一部が破壊するまで印加する方法を用いれば良い。

図３（Ｃ）に示すように、ゲート酸化膜８を絶縁破壊したＭＯＳキャパシタの電極（絶縁破壊用電極９ｂ）をソース／ドレインと見立てて接続し（すなわち、ドーパント拡散層６ｂを従来法でのソース高濃度拡散層１０６とドレイン高濃度拡散層１０７に見立てて）絶縁破壊していないＭＯＳキャパシタの電極（ゲート電極４）をゲートとして接続することで、擬似的なＭＯＳＦＥＴ構造とすることができ、本構造によりチャージポンピング方法による測定が可能となる（図２の工程（６））。より具体的には、半導体基板１に対して逆バイアスになるように、先ほど破壊した電極に比較的小さい定電圧、例えば０〜２Ｖ程度を印加しながら、ゲート電極４にパルス発生器５を用いて表面が反転あるいは蓄積するのに十分なパルス電圧、例えば周波数：数十ｋＨｚ〜数百ｋＨｚ、振幅：８Ｖ程度（−４〜＋４Ｖ）を印加し、基板電流を計測することによって、界面準位密度を測定する。

以下、本発明を実施例によりさらに詳細に説明するが、本発明がこれに限定されないことは言うまでもない。
（実施例）
図２に示すような本発明の評価方法を実施した。試料としてボロンをドープしたＰ型で直径２００ｍｍのシリコンウェーハを用いた。抵抗率は１０Ω・ｃｍである。このウェーハに９００℃の乾燥雰囲気中で２５ｎｍの厚さのゲート酸化を行い酸化膜を形成した。これにＣＶＤによりリンをドープしたＰｏｌｙ−Ｓｉをデポした。この際のＰｏｌｙ−Ｓｉの厚さはおよそ３００ｎｍ、リンドープ量は、シート抵抗にして２５ｏｈｍ／ｓｑ．程度となるようにした。これにフォトリソグラフィーを行い、絶縁破壊用電極２つとゲート電極１つを形成し、ＭＯＳキャパシタをウェーハ面内に作製した。フォトリソグラフィー後の、Ｐｏｌｙ−Ｓｉエッチングには、フッ硝酸を用いたウエット工程にて処理した。最後に裏面についているＳｉＯ_２を除去するために、表面にレジストを塗布し、希ＨＦによるウエットエッチングにて裏面処理を行った。
この後、７００℃で３０分間、表面側にＰＯＣｌ_３をデポしたのちに、１０００℃／３０分間窒素雰囲気下でアニールした。
最後に、電極界面を安定化させるためＨ_２を添加したＮ_２雰囲気で４００℃、３０分アニール処理（シンタリング処理）を行った。

コンタクトの為のゲート酸化膜の絶縁破壊は、ゲート酸化膜が破壊できさえすればよく、一定電圧ないし、電流を酸化膜が絶縁破壊するまで印加する方法を用いれば良い。今回は一定電流を印加して絶縁破壊する方法を用いた。隣接する絶縁破壊用電極同士をプローブで接続して、ストレス電流密度をＪ＝０．１Ａ／ｃｍ^２として電気ストレスを印加し破壊を行った。今回の電極面積は４ｍｍ^２とした。

このようにして作製した評価用素子を用い、実際のチャージポンピング法を用いた界面準位密度の測定を行う。絶縁破壊用電極９ｂに、逆バイアスになるように２Ｖを印加しつつ、ゲート電極４にはパルス発生器５からパルス電圧を印加する。このパルス電圧条件は、周波数：１００ｋＨｚ、振幅：８Ｖ（−４〜＋４Ｖ）とすることで基板側に流れるチャージポンピング電流を測定する。この結果得られた、チャージポンピング電流とｔ_Ｓｔｅｐの関係を図４に示す。また、界面準位密度は前述した式（２）により求めた。

（比較例）
図５に示すような従来の評価方法を行った。試料としてボロンをドープしたＰ型で直径２００ｍｍシリコンウェーハを用いた。抵抗率は１０Ω・ｃｍである。このウェーハに９００℃のＰｙｒｏ雰囲気中で５０ｎｍの厚さの下地酸化を行い、これにＣＶＤにより１４０ｎｍのＳｉＮ膜を成膜後、フォトリソグラフィーを行い、ＳｉＮに窓明けを行った。この後、１０５０℃のＰｙｒｏ雰囲気下で３００ｎｍの酸化を行ったのち、リン酸にてＳｉＮを完全に除去することで、分離酸化膜を形成した。この後、９００℃乾燥酸素雰囲気で２５ｎｍのゲート酸化を行い、これにＣＶＤによりリンをドープしたＰｏｌｙ−Ｓｉをデポして、電極とした。この際のＰｏｌｙ−Ｓｉ厚さはおよそ３００ｎｍ、リンドープ量は、シート抵抗にして２５ｏｈｍ／ｓｑ．程度となるようにした。これにフォトリソグラフィーを行い、ＭＯＳキャパシタをウェーハ面内に作製した。フォトリソグラフィー後の、Ｐｏｌｙ−Ｓｉエッチングには、フッ硝酸を用いたウエット工程にて処理した。この後、ソース高濃度拡散層およびドレイン高濃度拡散層形成のため、このＰｏｌｙ−Ｓｉ電極周辺にリンをイオン注入したのち、１０００℃／窒素雰囲気下で１０分アニールし、ＣＶＤ酸化膜を１μｍ堆積して電極間の分離酸化膜とした。これにソース・ドレイン・ゲート各部の電極貫通用の穴あけのためのフォトリソグラフィーを行ったのち、スパッタにてＡｌＳｉを堆積し、最後にもう一度フォトリソグラフィーを行い電極を形成し、ＭＯＳＦＥＴを完成させた。
最後に、電極界面を安定化させるためＨ_２を添加したＮ_２雰囲気で４００℃、３０分アニール処理（シンタリング処理）を行った。

このようにして作製した評価用素子（図６）を用い、チャージポンピング方法による測定の際、ソース電極１０２およびドレイン電極１０３に逆バイアスとなるように２Ｖを印加しつつ、ゲート電極１０４にはパルス電圧発生器１０５からパルス電圧を印加した。このパルス電圧条件は、周波数：１００ｋＨｚ、振幅：８Ｖ（−４〜＋４Ｖ）とすることで基板側に流れるチャージポンピング電流を測定した。この結果得られたチャージポンピング電流とｔ_Ｓｔｅｐの関係を図４に示す。また、界面準位密度は、前述の式（２）により求めた。

図４に示す結果より、チャージポンピング電流に関し、本発明を実施した実施例は、従来法で行った比較例と比較してほとんど差は見られない。チャージポンピング電流、さらには界面準位密度に関して非常に良い一致を示すことより、本発明により精度の高いチャージポンピング方法を用いた半導体基板の評価を行えることが分かる。

また、図２と図５に示すように、比較例に比べて実施例は顕著に少ない工数でチャージポンピング法による界面準位密度の測定が可能であることがわかる。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

１…半導体基板、４…ゲート電極、５…パルス発生器、６ａ、６ｂ…ドーパント拡散層、８…ゲート酸化膜、９ａ、９ｂ…絶縁破壊用電極、１０…半導体基板評価用素子。

Claims

チャージポンピング方法を用いた半導体基板の評価方法であって、
前記半導体基板の表面にゲート酸化膜を形成し、
該ゲート酸化膜上に、１つのゲート電極と、前記ゲート電極の片側にのみ設けられる隣接する２つの絶縁破壊用電極とを形成した後、
各々の前記電極間に、半導体基板と反対の導電型のドーパントを拡散して拡散層を形成し、
前記隣接する２つの絶縁破壊用電極間に電気ストレスを印加して前記ゲート酸化膜の一部を絶縁破壊し、
該破壊したゲート酸化膜を通じて電圧を印加しながら、前記ゲート電極にパルス状の電圧を印加して、前記半導体基板へ流れる電流から界面準位密度を評価することを特徴とする半導体基板の評価方法。
前記各々の電極を、フォトリソグラフィーを用いて同時に形成することを特徴とする請求項１に記載の半導体基板の評価方法。