JP6020359B2 - 半導体基板の評価方法 - Google Patents

Description

本発明は、半導体基板の評価方法に関し、特に半導体と酸化膜との界面の界面準位密度を評価する方法に関する。

シリコンに代表される半導体基板上に形成される絶縁膜との間に存在する界面準位密度は、デバイス特性はもちろんのこと、ＳＯＩ基板のＳＯＩ層とＢＯＸ層との界面品質などにも影響し、非常に重要なパラメータである。
この界面準位密度の測定にはいくつかの方法が知られており、特許文献１には、インラインでの評価を念頭においたＰＬ（Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ）を用いて、界面準位密度を測定する方法なども提案されている。本方法は素子を作製する必要がないことが特徴であるが、一方でルミネッセンス法を使用することから必ずしも一般的、汎用的ではない。

また、非特許文献１には界面準位密度の電気的測定法としていくつかの手法が紹介されている。非常に一般的な手法としては、半導体基板にＭＯＳ構造を作製し、このキャパシタンス（容量）と電圧との関係から界面準位密度を求めるＣ−Ｖ法がある。
このＣ−Ｖ法には、半導体基板に酸化膜を形成し、この酸化膜の上にＡｌやポリシリコンなどの金属電極を形成し、この電極に電圧を印加して測定する手法以外に、金属電極の代わりに水銀のような液体金属を使用する方法や、直接ＭＯＳ構造の酸化膜に電極を接触させることなく空気を介して測定する方法、さらには電圧印加の変わりにコロナチャージのような電荷を酸化膜に載せることで界面準位密度を測定する方法がある。

Ｄ．Ｋ．Ｓｃｈｒｏｄｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｔｅｒｉｌ ａｎｄ Ｄｅｖｉｃｅ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ， Ｎｅｗ Ｊｅｒｓｅｙ， ２００６．

特開２００１−２３７２８８号公報

しかしながら、これらの測定方法は、原理的にキャパシタンス変化から界面準位密度を算出する方法であり、対象とする絶縁膜のリークが多いと測定が不正確になるという欠点を持っており、近年の薄膜絶縁膜を用いるデバイスなどに適用する場合に測定精度を確保することが難しいという問題点があった。

上記の問題点の解決法として、チャージポンピング法というものが知られている。この方法はＭＯＳＦＥＴ構造の素子を用いて測定することを前提にしており、非常に早いスピードでゲート電極に電圧をプラス／マイナスと印加し、そのときに流れる基板電流の大きさから界面準位密度を導くものである。
しかしながら、この方法では、ＭＯＳＦＥＴ構造の素子を作製することが必要であることや、基板電流を測定することから、適用されるデバイス構造に制限があり必ずしも万能ではない。
また、測定に際しては、ゲート電圧を変化させるためパルスジェネレータを必要とし、測定系の組み立てには経験が必要である。

さらに、ＭＯＳＦＥＴ構造の素子を使用した界面準位密度の解析法として、ＳＯＩウェーハに適応されるＰｓｅｕｄｏ−ＭＯＳＦＥＴ法がある。
この方法は、これはＳＯＩの支持基板を電極、ＢＯＸ層をゲート酸化膜にみたてて、ＢＯＸ層とＳＯＩ層との界面に流れるサブスレッショルド電流から界面準位密度を求める方法である。

上記の前記Ｐｓｅｕｄｏ−ＭＯＳＦＥＴ法で使用されているサブスレッショルド電流から界面準位密度を求める方法は通常のＭＯＳＦＥＴでももちろん適用できる方法であり、単純なＩ−Ｖ測定の結果から得ることが出来るため、汎用性に富む。
また、サブスレッショルド電流の流れやすさ、すなわち電圧に対する電流値の増加量から算出するため、絶縁膜のリークの影響を受けづらいという特徴がある。

しかしながら、発明者が検討した結果、このＰｓｅｕｄｏ−ＭＯＳＦＥＴ法をＭＯＳＦＥＴに適用した方法では、ゲート酸化膜上に金属電極を必要とし、さらにサブスレッショルド電流（サブスレッショルド領域の電流）から界面準位密度を求めるため、ソース・ドレインを必要とし、測定構造を作りこむためには、最低でも２回のフォトリソグラフィー工程（ゲート金属電極形成用のフォトリソグラフィー、及び、ソース・ドレイン形成用のフォトリソグラフィー）及び電極加工工程が必要となり、測定構造を準備するのに、かなりの時間と工数が要求されるという問題点があることを見出した。

本発明は、上記問題点に鑑みてなされたものであって、評価構造作製工程を簡略化しつつ、サブスレッショルド電流から界面準位密度を測定できる半導体基板の評価方法を提供することを目的とする。

上記目的を達成するために、本発明は、半導体と絶縁膜との界面の界面準位密度測定による半導体基板の評価方法であって、第一導電型の半導体基板上に絶縁膜を形成する工程と、前記絶縁膜の一部を除去する工程と、前記絶縁膜によって覆われていない領域に、第二導電型の第一拡散層と、前記第一の拡散層と前記絶縁膜によって分離されている第二導電型の第二拡散層とを形成する工程と、前記絶縁膜上にコロナチャージにより所定の電荷面密度を有する電荷を載せることで、前記絶縁膜直下に第二導電型のチャネルを形成する工程と、前記チャネルを介して前記第一拡散層と前記第二拡散層との間に流れる電流値を測定する工程と、前記電流値と前記電荷面密度との関係に基づいて、前記界面準位密度を算出する工程とを有することを特徴とする半導体基板の評価方法を提供する。

このように、ゲート電極を形成せずに、絶縁膜のみを形成し、この絶縁膜上にコロナチャージにより電荷を載せることで、ゲート電極に電圧を印加した場合と同じ効果、すなわち絶縁膜直下にチャネルを形成することができるので、ゲート電極の形成が不要となり、評価構造作製工程を簡略化しつつ、サブスレッショルド電流測定を用いた界面準位密度の測定が可能になる。

ここで、前記第一の拡散層及び前記第二の拡散層を形成する工程は、前記絶縁膜をマスクとして、第二導電型の不純物を前記半導体基板内に導入する段階を含むことができる。
このように、絶縁膜をマスクとして、第二導電型の不純物を半導体基板内に導入して、第一の拡散層及び第二の拡散層、すなわち、ソース・ドレインを形成することで、評価構造作製工程をより簡略化することができる。

また、前記電流値を測定する工程は、タングステンプローブを前記第一の拡散層及び前記第二の拡散層に接触させる段階を含むことができる。
このように、タングステンプローブを第一の拡散層及び第二の拡散層、すなわち、ソース・ドレインに接触させて、ソース・ドレイン間に流れる電流値を測定することで、より簡便に界面準位密度を測定することができる。

ここで、前記半導体基板がシリコンからなり、前記絶縁膜が酸化シリコンからなることが好ましい。
このように、半導体基板をシリコン基板とし、絶縁膜を酸化シリコン膜とすることで、シリコン基板を用いたデバイスに関する界面準位密度の測定が可能になる。

ここで、前記絶縁膜を、前記半導体基板を熱酸化することにより形成することができる。
このように、絶縁膜をシリコン基板である半導体基板を熱酸化することにより形成することで、実デバイスにより近い界面準位密度の測定が可能になる。

以上のように、本発明によれば、絶縁膜上にコロナチャージにより電荷を載せることで、ゲート電極に電圧を印加した場合と同じ効果が得られ、ゲート電極の形成が不要となるので、評価構造作製工程を簡略化しつつ、サブスレッショルド電流測定を用いた界面準位密度の測定が可能になる。

本発明の半導体基板の評価方法を示すフローである。 本発明の半導体基板の評価に用いる測定素子の断面図を示す図である。 実施例１のソース・ドレイン間を流れる電流とコロナチャージにより形成される電荷の電荷面密度との関係を示すグラフである。 実施例１のシンター処理後のソース・ドレイン間を流れる電流とコロナチャージにより形成される電荷の電荷面密度との関係を示すグラフである。 比較例１の半導体基板の評価に用いる測定素子の断面図を示す図である。 比較例１のソース・ドレイン間を流れる電流とゲート電圧との関係を示すグラフである。 比較例１のシンター処理後のソース・ドレイン間を流れる電流とゲート電圧との関係を示すグラフである。 比較例２の半導体基板の評価に用いる測定構造の断面図を示す図である。

以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
前述のように、Ｐｓｅｕｄｏ−ＭＯＳＦＥＴ法をＭＯＳＦＥＴに適用した方法では、ゲート酸化膜上に金属電極を必要とし、さらにサブスレッショルド電流から界面準位密度を求めるためソース・ドレインを必要とするため、測定構造を作りこむためには、最低でも２回のフォトリソグラフィー工程（ゲート金属電極形成用、ソース・ドレイン形成用）及び電極加工工程が必要となり、測定構造を準備するのに、かなりの時間と工数が要求されるという問題点があり、改善の余地があった。

そこで、発明者は、評価構造作製工程を簡略化しつつ、サブスレッショルド電流から界面準位密度を測定できる半導体基板の評価方について鋭意検討を重ねた。
その結果、ゲート電極を形成せずに、絶縁膜のみを形成し、この絶縁膜上にコロナチャージにより電荷を載せることで、ゲート電極に電圧を印加した場合と同じ効果、すなわち絶縁膜直下にチャネルを形成することができ、ゲート電極の形成が不要となることを見出し、本発明をなすに至った。

図１及び図２を参照しながら、本発明の半導体基板の評価方法を説明する。
図１は、本発明の半導体基板の評価方法を示すフローである。
図２は、本発明の半導体基板の評価に用いる測定素子の断面図を示す図である。
まず、第一導電型の半導体基板１上に、絶縁膜４を形成する（図１のステップＳ１１を参照）。
具体的には、例えば、ボロンをドープしたＰ型シリコン基板１上に、９００℃の乾燥酸素雰囲気で熱酸化を行い、１０ｎｍの酸化シリコンからなる絶縁膜４を基板表面の全面に形成する。
この絶縁膜４は、ゲート酸化膜と、後述する拡散工程での拡散マスクの両方を兼ねる。

次に、絶縁膜４の一部を除去する（図１のステップＳ１２を参照）。
具体的には、例えば、フォトリソグラフィー工程及び絶縁膜のエッチング工程により、ゲート酸化膜となる領域の絶縁膜４のみを残し、ソース・ドレインとなる領域の絶縁膜の窓開けを行う。
なお、絶縁膜のエッチング工程において、酸化シリコン膜は、フッ酸を用いたウエットエッチングにより、除去することができる。

次に、絶縁膜４で覆われていない領域に、第二導電型の第一拡散層及び第二拡散層を形成する（図１のステップＳ１３を参照）。
具体的には、例えば、７００℃で３０分間、ＰＯＣｌ３をｐ型シリコン基板１の表面にデポした後に、１０００℃で３０分間、窒素雰囲気下でアニールして、ｎ型不純物であるリンをｐ型シリコン基板１内に拡散させ、高濃度拡散層６（ソース拡散層（第一拡散層）６’及びドレイン拡散層（第二拡散層２）６”）を形成する。

次に、コロナチャージにより絶縁膜上に所定の電荷面密度を有する電荷を載せて、絶縁膜直下に第二導電型のチャネルを形成する（図１のステップＳ１４を参照）。
具体的には、例えば、ゲート酸化膜４の直下のｐ型シリコン基板１を空乏化／反転するように、プラスの電荷をコロナチャージ５によりゲート酸化膜４上に載せる。
なお、コロナチャージ５によりゲート酸化膜４上に載せる電荷のプラス／マイナスは、半導体基板の導電型に依存し、半導体基板がｎ型の場合にはマイナスの電荷になり、半導体基板がｐ型の場合にはプラスの電荷になる。

次に、第二導電型のチャネルを介して第一拡散層と第二拡散層との間を流れる電流値を測定する（図１のステップＳ１５を参照）。
具体的には、例えば、コロナチャージによりゲート酸化膜４上に載せた電荷量を変化させながら、アジレントテクノロジー社製半導体パラメータアナライザＢ１５００のグランド端子びＳＭＵ端子を、タングステンプローブを用いて、ソース拡散層６’及びドレイン拡散層６”にそれぞれ接続し、流れる電流値をモニタリングする。

次に、電流値と電荷面密度との関係に基づいて、界面順位密度を算出する（図１のステップＳ１６を参照）。
具体的には、例えば、ゲート酸化膜４に載せるコロナチャージ５の量が増えるに従って、ゲート酸化膜４直下にチャネルが形成され、サブスレッショルド電流が増加していく。この増加量の傾きから、界面準位密度を計算することができる。
例えば、界面準位密度Ｄｉｔは、以下に示す式（１）から求めることが出来る。

ここで、ＳＳＬは電流を一桁大きくするのに必要な電圧値、Ｃ_ＯＸはゲート酸化膜４の容量値、Ｃ_Ｓｉはゲート下の領域のシリコンの容量値、ｋはボルツマン定数、ｑは電子の電荷量、Ｅ_ｆはゲート下の電界強度、Ｔ_Ｓｉはゲート下のシリコンの厚さである。

以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。

（実施例１）
半導体基板として、ボロンをドープしたｐ型で抵抗率１０Ωｃｍの直径２００ｍｍのシリコンウェーハを用いて、図１のステップＳ１１〜ステップＳ１３の工程により、図２に示すような測定素子を作製した。
なお、ゲート酸化膜４の面積は４ｍｍ^２とした。
ゲート酸化膜４上にコロナチャージを行いながら、ソース電極２とドレイン電極３との間を流れる電流値をモニターした。測定結果を図３に示す。
図３に示されるＩ−Ｑカーブのサブスレッショルド領域の傾きから、式（１）により界面準位密度Ｄｉｔを計算すると、Ｄｉｔ＝８．９×１０^１１ｃｍ^−２ｅＶ^−１であった。

次に、本測定が実際の界面準位密度評価を行えていることを検証するために、上記で作製した測定素子を４５０℃で３０分間、窒素で希釈した１％の水素雰囲気下でアニール（いわゆるシンター処理）を行い、再度同様の測定を行った。
このときのＩ−Ｑカーブを図４に示す。図４においては、図３と比べて、Ｉ−Ｑカーブのサブスレッショルド領域の傾きが大きくなっており、界面準位密度が低減したことを示している。
すなわち、水素雰囲気でのアニールによりシリコンとシリコン酸化膜との界面のダングリングボンドが終端されることで、界面準位密度が低下したことになる。
なお、このときの界面準位密度Ｄｉｔの算出値は、Ｄｉｔ＝２．３×１０^１０ｃｍ^−２ｅＶ^−１であった。
このように、上記の評価方法によりシンター処理による界面準位密度の変化を捉えており、妥当な評価が行われていることがわかる。

（比較例１）
実施例１と同様にして測定素子を作製した。ただし、比較例１では、図５に示すように、ゲート酸化膜４上にＣＶＤによりリンをドープしたポリシリコンを形成し、これをパターン形成して、ゲート金属電極７とし、ＭＯＳキャパシタを作製した。
なお、このポリシリコンの厚さはおよそ３００ｎｍ、リンドープ量はシート抵抗にして２５Ω／ｓｑ．程度となるようにした。
また、ゲート金属電極７のパターン形成は、フォトリソグラフィー工程及びエッチング工程により行った。エッチング工程においては、フッ硝酸を用いたウエットエッチングによりポリシリコンを除去した。
さらに、ゲート金属電極７のパターン形成後に、ゲート金属電極７の周辺にリンをイオン注入した。その後、１０００℃の窒素雰囲気下で１０分間アニールし、高濃度拡散層６（ソース拡散層６’及びドレイン拡散層６”）を形成し、ＭＯＳＦＥＴを完成させた。
なお、ゲート酸化膜４（すなわち、ゲート金属電極７）の面積は、実施例１と同様に４ｍｍ^２とした。

ゲート金属電極７に電圧を印可しながら、ソース電極２とドレイン電極３との間を流れる電流値をモニターした。測定結果を図６に示す。
図６に示されるＩ−Ｖカーブのサブスレッショルド領域の傾きから界面準位密度Ｄｉｔを計算すると、Ｄｉｔ＝８．６×１０^１１ｃｍ^−２ｅＶ^−１であった。

次に、実施例１と同様に、上記で作製した測定素子を４５０℃で３０分間、窒素で希釈した１％の水素雰囲気下でアニール（いわゆるシンター処理）を行い、再度同様の測定を行った。
このときのＩ−Ｖカーブを図７に示す。図７においては、図６と比べて、Ｉ−Ｖカーブのサブスレッショルド領域の傾きが大きくなっており、界面準位密度が低減したことを示している。
すなわち、水素雰囲気でのアニールによりシリコンとシリコン酸化膜との界面のダングリングボンドが終端されることで、界面準位密度が低下し、このときの界面準位密度Ｄｉｔの算出値は、Ｄｉｔ＝４．３×１０^１０ｃｍ^−２ｅＶ^−１であった。

比較例１は、一般的な従来から知られているＩ−Ｖ特性を用いた界面準位特性評価結果である。
この結果から分かるように、比較例１は、本発明の実施例１と比較して同様の界面準位密度の数値を示しており、本発明の評価方法が妥当であることを示している。
なお、比較例１では金属電極形成工程が必要であり、またゲート電圧印加に伴うドレイン電流の測定を行うため、測定器にもシステム化が必要である。
一方、本発明であれば、金属電極形成が不要であり、また、ソース・ドレイン間の電流をモニターするだけで測定が可能であり、電流測定装置を安価でかつ汎用性の高いものとすることができる。

（比較例２）
半導体基板として、ボロンをドープしたｐ型で抵抗率１０Ωｃｍの直径２００ｍｍのシリコンウェーハを用いた。
図８に示すように、この半導体基板１に９００℃の乾燥酸素雰囲気でゲート酸化を行い、１０ｎｍのゲート酸化膜４を形成することで、測定構造を作製した。
非特許文献１に記載の方法を参考に、ゲート酸化膜４上にコロナチャージ５を載せ、ケルビンプローブにより表面電荷変化を測定することで、Ｃ−Ｑカーブを取得し、界面準位密度Ｄｉｔを測定した。
しかしながら、酸化膜品質が良くなかったり、ウェーハ表面上に異物が存在したりするような場合、すなわち酸化膜にリークが存在する場合には表面状態の変化が大きくなり、測定値が不安定となり界面準位密度の算出が難しくなって、今回は界面準位密度の数値を得ることができなかった。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

１…半導体基板（シリコン基板）、 ２…ソース電極、 ３…ドレイン電極、
４…絶縁膜、ゲート酸化膜、 ５…コロナチャージ、 ６…高濃度拡散層、
６’…ソース拡散層（第一拡散層）、 ６”…ドレイン拡散層（第二拡散層）、
７…ゲート金属電極。

Claims (6)

1. 半導体と絶縁膜との界面の界面準位密度測定による半導体基板の評価方法であって、
   第一導電型の半導体基板上に絶縁膜を形成する工程と、
   前記絶縁膜の一部を除去する工程と、
   前記絶縁膜によって覆われていない領域に、第二導電型の第一拡散層と、前記第一の拡散層と前記絶縁膜によって分離されている第二導電型の第二拡散層とを形成する工程と、
   前記絶縁膜上にコロナチャージにより所定の電荷面密度を有する電荷を載せることで、前記絶縁膜直下に第二導電型のチャネルを形成する工程と、
   前記チャネルを介して前記第一拡散層と前記第二拡散層との間に流れる電流値を測定する工程と、
   前記電流値と前記電荷面密度との関係に基づいて、前記界面準位密度を算出する工程と
   を有することを特徴とする半導体基板の評価方法。
2. 前記第二導電型のチャネルを形成する工程において、前記絶縁膜上に載せる電荷の前記電荷面密度量を変化させ、
   前記電流値を測定する工程において、Ｉ−Ｑカーブを求め、
   前記界面準位密度を算出する工程において、前記Ｉ−Ｑカーブのサブスレッショルド領域の傾きから前記界面準位密度を算出することを特徴とする請求項１に記載の半導体基板の評価方法。
3. 前記第一の拡散層及び前記第二の拡散層を形成する工程は、前記絶縁膜をマスクとして、第二導電型の不純物を前記半導体基板内に導入する段階を含むことを特徴とする請求項１又は請求項２に記載の半導体基板の評価方法。
4. 前記電流値を測定する工程は、タングステンプローブを前記第一の拡散層及び前記第二の拡散層に接触させる段階を含むことを特徴とする請求項１乃至請求項３のいずれか一項に記載の半導体基板の評価方法。
5. 前記半導体基板がシリコンからなり、前記絶縁膜が酸化シリコンからなることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体基板の評価方法。
6. 前記絶縁膜が、前記半導体基板を熱酸化することにより形成される請求項５に記載の半導体基板の評価方法。

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