JP5433961B2 - 半導体装置の製造方法 - Google Patents
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Description
このようにして製造された半導体装置は、その素子特性(電気的特性)を所定のプローブ装置を用いた電気的測定に供され、当該半導体装置の良/不良が判定される。
上記したように、半導体装置の製造プロセスは膨大な工程数からなる。この製造プロセスにおける主工程であるバルク工程において半導体素子の電気的特性にバラつきが生じることがある。この素子特性のバラつきは、当該バルク工程では許容範囲内の微小なものであっても、その後に多数の工程を重ねることで無視できない影響が現れることがある。この影響は、半導体素子と接続される配線を形成した後、半導体素子の電気的測定を行うことで判明する。そのため、当該影響が判明するまでに多数の工程数分の時間が要し、深刻な歩留り低下が長期間発生する可能性がある。
本件では、製造プロセスの微小なバラつき等に起因する素子特性の変動を予め見込んで、素子特性値がそれぞれ異なる複数種の半導体素子を形成しておく。具体的には、素子特性値を例えば所望する(要求される)値に設定した第1の半導体素子と共に、第1の半導体素子よりも設定値の大きい少なくとも1種の第2の半導体素子と、第1の半導体素子よりも設定値の小さい少なくとも1種の第3の半導体素子とを形成する。
ここで、各半導体素子のうちでこの差異を最も補償する、即ちこの差異を最も小さくする設定値とされた半導体素子を、特定半導体素子として選択する。
一方、第1の半導体素子における実測値の設定値との差異が負値(実測値の方が設定値よりも小さい)であれば、この状態を最も補償する第2の半導体素子を特定半導体素子とする。
他方、第1の半導体素子における実測値の設定値との差異が正値(実測値の方が設定値よりも大きい)であれば、この状態を最も補償する第3の半導体素子を特定半導体素子とする。
このように、特定半導体素子は、各半導体素子のうちで、その素子特性の実測値が予め規定された所望の素子特性値(上記の例では第1の半導体素子の設定値)に最も近いものである。
以下、本件を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
本実施形態では、半導体素子としてトランジスタ素子、ここではMOSトランジスタ素子(CMOSトランジスタ素子等)を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。この半導体装置は、半導体集積回路として所期の内部回路と、当該内部回路に対する電気信号の入力回路及び出力回路とを備えており、例えば入力回路及び出力回路のMOSトランジスタに上記した本件の基本骨子が適用される。なお、内部回路の代わりにいわゆるマクロ回路としても良い。また、本件の基本骨子が適用されるトランジスタとしては、上記のようなMOSトランジスタ素子以外にも、例えばEEPROMやフラッシュメモリ、バイポーラトランジスタ等の素子も好適である。
ステップS1では、内部回路、入力回路及び出力回路のトランジスタ等を形成する。ここでは、MOSトランジスタ素子のバルク工程を例示する。このバルク工程において、内部回路については所望の素子特性値(トランジスタ特性値)に設定したMOSトランジスタ素子を形成するが、入力回路及び出力回路については素子特性値がそれぞれ異なる複数種の半導体素子を形成する。
ステップS2では、図3に示すように、プローブ装置におけるプローブ針20を第1のMOSトランジスタ素子11aのゲート電極4、ソース/ドレイン領域6に接触させるか、若しくは層間絶縁膜、ビア孔まで形成して、ビアを介して、第1のMOSトランジスタ素子11aのトランジスタ特性を測定する。
他のMOSトランジスタ素子については外部接続用の配線を形成しない。ここで、他のMOSトランジスタ素子では、当該MOSトランジスタ素子と接続される全ての配線を非形成としても、或いは直接的に内部回路23との接続に供される配線、ここでは特定トランジスタ素子を備えた入力回路及び出力回路と内部回路23とを接続する配線(例えば特定トランジスタ素子の最上層の配線)のみを非形成としても良い。ここでは、後者の場合について例示する。
次に、MOSトランジスタ素子11a〜11cの所定部位、例えばソース/ドレイン領域6の表面の一部を露出させるコンタクト孔8aを、リソグラフィー及びドライエッチングにより層間絶縁膜7に形成する。
次に、導電材料、例えばアルミニウム(Al)又はその合金等を用いて、リソグラフィー及びドライエッチングにより(或いは銅(Cu)又はその合金等を用いたダマシン法により)、層間絶縁膜7上に導電プラグ8と接続される1層目の配線9を形成する。
通常、更に多層に配線を形成するが、ここでは便宜上、1層の配線9のみを例示する。
詳細には、ステップS3において、特定トランジスタ素子として、設定値がTypの第1のMOSトランジスタ素子11aが選択された場合、図8(a)に示すように、第1のMOSトランジスタ素子11aを有してなる入力回路21a及び出力回路22aと、内部回路23とを接続する配線12をそれぞれ形成する。このとき、第2のMOSトランジスタ素子11bを有してなる入力回路21b及び出力回路22b、及び第3のMOSトランジスタ素子11cを有してなる入力回路21c及び出力回路22cについては、内部回路23との間に配線を形成しない。
配線12の形成に際しては、層間絶縁膜、ビア孔及び導電プラグを形成した後、配線9と適宜接続されるように、配線9の形成時と同様に配線12を形成すれば良い。
ステップS3において、特定トランジスタ素子として、設定値がTypの第1のMOSトランジスタ素子11aが選択されたときには、以下のようにする。この場合、図9(a)に示すように、入力回路21a及び出力回路22aの第1のMOSトランジスタ素子11aについては上記と同様であるが、入力回路21b及び出力回路22bの第2のMOSトランジスタ素子11aと、入力回路21c及び出力回路22cの第3のMOSトランジスタ素子11cとについて、各MOSトランジスタ素子11b,11c上には層間絶縁膜7のみを形成し、コンタクト孔8a、導電プラグ8及び配線9は形成しない。同様に配線12も非形成とする。
以下、上述した第1の実施形態の変形例について説明する。本例では、第1の実施形態と同様に、半導体素子としてトランジスタ素子、ここではMOSトランジスタ素子(CMOSトランジスタ素子等)を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。なお、第1の実施形態と同様の製造工程、同様の構成部材等については同符号を付し、詳しい説明を省略する。
続いて、ステップS3において、特定トランジスタ素子を選択する。本例では、ステップS2における第1のMOSトランジスタ素子11aのトランジスタ特性の実測値が、Typの設定値とSSの設定値と間の値、又はTypの設定値とFFの設定値と間の値である場合におけるステップS3の方策について説明する。
ここで、特定トランジスタ素子のみについて、内部回路23と接続される配線12を形成する際については以下のようになる。
先ず、特定トランジスタ素子として、第1のMOSトランジスタ素子11a及び第2のMOSトランジスタ素子11bの組み合わせが選択された場合、図11(a)に示すように、第1のMOSトランジスタ素子11aを有してなる入力回路21a及び第2のMOSトランジスタ素子11bを有してなる出力回路22bと、内部回路23とを接続する配線12をそれぞれ形成する。このとき、入力回路21b,21c及び出力回路22a,22cについては、内部回路23との間に配線を形成しない。
本実施形態では、第1の実施形態と同様に半導体素子としてトランジスタ素子、ここではMOSトランジスタ素子(CMOSトランジスタ素子等)を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。この半導体装置は、半導体集積回路として所期の内部回路と、当該内部回路に対する電気信号の入力回路及び出力回路と、クロック信号を生成するクロック回路とを備えており、例えば入力回路、出力回路及びクロック回路のMOSトランジスタに上記した本件の基本骨子が適用される。
ここでは、入力回路、出力回路及びクロック回路を構成する複数種、具体的には素子特性の異なる3種のCMOSトランジスタ素子のみを図示して例示する。
これに対して、CMOSトランジスタ素子は、製造プロセスの微小なバラつき等に起因して、素子特性(駆動能力)の変動を受ける。例えば図13(b)に示すように、クロック信号、入力信号及び出力信号がLOW側或いはHigh側に変動することがある。
本実施形態でも、第1の実施形態と同様に、図1のフロー図に従って半導体装置を製造する。なお、第1の実施形態と同様の製造工程、同様の構成部材等については同符号を付し、詳しい説明を省略する。
ここでは、第1の実施形態と同様に、p型のMOSトランジスタ素子及びn型のMOSトランジスタ素子を形成し、両者からなるCMOSトランジスタ素子を形成する。
本実施形態では、第1のCMOSトランジスタ素子31aを構成する各第1のMOSトランジスタ素子11a1,11a2の駆動能力が共に変動しないか、又は共に図13(b)のLOW側或いはHigh側に変動する場合について説明する。従って便宜上、トランジスタ特性の実測対象を第1のCMOSトランジスタ素子31aとして記載する。
例えば、ステップS2における第1のCMOSトランジスタ素子31aの駆動能力の実測値が殆ど変動しない(実測値が、第1のCMOSトランジスタ素子31aの設定値であるTypの値に一致するか、或いはこれに近い)場合、実測値の設定値との差異は0(或いは0に近い)となる。この状態を最も補償するMOSトランジスタ素子は第1のCMOSトランジスタ素子31a自身となり、これが特定トランジスタ素子となる。
詳細には、ステップS3において、特定トランジスタ素子として、設定値がTypの第1のCMOSトランジスタ素子31aが選択された場合、図15(a)に示すように、第1のCMOSトランジスタ素子31aの外部接続用の配線32aを形成する。このとき、第2のCMOSトランジスタ素子31b及び第3のCMOSトランジスタ素子31cについては、外部接続用の配線を形成しない。
そして、ステップS4では、入力回路及び出力回路において、一方については図15(a)のように第1のCMOSトランジスタ素子31aの外部接続用の配線32aを形成し、他方については図15(b)のように第2のCMOSトランジスタ素子31bの外部接続用の配線32bを形成すれば良い。
そして、ステップS4では、入力回路及び出力回路において、一方については図15(a)のように第1のCMOSトランジスタ素子31aの外部接続用の配線32aを形成し、他方については図15(c)のように第3のCMOSトランジスタ素子31cの外部接続用の配線32cを形成すれば良い。
以下、上述した第2の実施形態の変形例について説明する。これらの変形例では、第2の実施形態と同様に、半導体素子としてトランジスタ素子、ここではCMOSトランジスタ素子を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。なお、第2の実施形態と同様の製造工程、同様の構成部材等については同符号を付し、詳しい説明を省略する。
CMOSトランジスタ素子では、例えば図16に示すように、クロック信号、入力信号及び出力信号がLow側に変動する場合、p型MOSトランジスタ素子では変動を受けず、n型MOSトランジスタ素子のみで変動を受ける(いわゆるレシオずれ)ことに起因することがある。なおこの場合、上記のようにLow側に変動する場合が多いが、High側に変動するときもある。
図1のフロー図に従って半導体装置を製造するに際して、先ず、第2の実施形態と同様にステップS1を実行する。
続いて、ステップS2において、作製された第1のCMOSトランジスタ素子31aの第1のMOSトランジスタ素子11a1,11a2について、これらの駆動能力を測定する。本例では測定結果として、上記のように、p型の第1のMOSトランジスタ素子11a1では駆動能力は殆ど変動しない、即ち実測値が第1のMOSトランジスタ素子11a1の設定値であるTypの値に一致するか、或いはこれに近い。これに対して、n型の第1のMOSトランジスタ素子11a2では駆動能力が変動する、即ち実測値が第2のMOSトランジスタ素子11b2の設定値であるFFの値又は第3のMOSトランジスタ素子11c2の設定値であるSSの値に一致するか、或いはこれに近い。従って以下の例では、n型の第1のMOSトランジスタ素子11a2についての駆動能力の実測値のみに基づいて、駆動能力の変動を補償する場合について説明する。
例えば、ステップS2における第1のMOSトランジスタ素子11a2の駆動能力の実測値が殆ど変動しない(実測値が、第1のMOSトランジスタ素子11a2の設定値であるTypの値に一致するか、或いはこれに近い)場合、実測値の設定値との差異は0(或いは0に近い)となる。この状態を最も補償するMOSトランジスタ素子は第1のMOSトランジスタ素子11a2自身となり、これが特定トランジスタ素子となる。
そして、ステップS4では、入力回路及び出力回路において、一方については図17(a)のように第1のCMOSトランジスタ素子31aの外部接続用の配線32aを形成し、他方については図17(b)のように第1のMOSトランジスタ素子11a1の外部接続用の配線32a1と共に第2のMOSトランジスタ素子11b2の外部接続用の配線32b2を形成すれば良い。
そして、ステップS4では、入力回路及び出力回路において、一方については図17(a)のように第1のCMOSトランジスタ素子31aの外部接続用の配線32aを形成し、他方については図17(c)のように第1のMOSトランジスタ素子11a1の外部接続用の配線32a1と共に第3のMOSトランジスタ素子11c2の外部接続用の配線32c2を形成すれば良い。
本例では、変形例1とは逆の場合、即ち、CMOSトランジスタ素子において製造プロセスの微小なバラつき等に起因して、例えばp型MOSトランジスタ素子は変動を受けるが、n型MOSトランジスタ素子は変動を受けない場合について例示する。例えば図18に示すように、クロック信号、入力信号及び出力信号がHigh側に変動する場合、n型MOSトランジスタ素子では変動を受けず、p型MOSトランジスタ素子のみで変動を受ける(レシオずれ)ことに起因することがある。なおこの場合、High側に変動する場合が多いが、Low側に変動するときもある。
図1のフロー図に従って半導体装置を製造するに際して、先ず、第2の実施形態と同様にステップS1を実行する。
続いて、ステップS2において、作製された第1のCMOSトランジスタ素子31aの第1のMOSトランジスタ素子11a1,11a2について、これらの駆動能力を測定する。本例では測定結果として、上記のように、n型の第1のMOSトランジスタ素子11a1では駆動能力は殆ど変動しない、即ち実測値が第1のMOSトランジスタ素子11a2の設定値であるTypの値に一致するか、或いはこれに近い。これに対して、p型の第1のMOSトランジスタ素子11a1では駆動能力が変動する、即ち実測値が第2のMOSトランジスタ素子11b1の設定値であるFFの値又は第3のMOSトランジスタ素子11c1の設定値であるSSの値に一致するか、或いはこれに近い。従って以下の例では、p型の第1のMOSトランジスタ素子11a1についての駆動能力の実測値のみに基づいて、駆動能力の変動を補償する場合について説明する。
例えば、ステップS2における第1のMOSトランジスタ素子11a1の駆動能力の実測値が殆ど変動しない(実測値が、第1のMOSトランジスタ素子11a1の設定値であるTypの値に一致するか、或いはこれに近い)場合、実測値の設定値との差異は0(或いは0に近い)となる。この状態を最も補償するMOSトランジスタ素子は第1のMOSトランジスタ素子11a1自身となり、これが特定トランジスタ素子となる。
そして、ステップS4では、入力回路及び出力回路において、一方については図19(a)のように第1のCMOSトランジスタ素子31aの外部接続用の配線32aを形成し、他方については図19(b)のように第1のMOSトランジスタ素子11a2の外部接続用の配線32a2と共に第2のMOSトランジスタ素子11b1の外部接続用の配線32b1を形成すれば良い。
そして、ステップS4では、入力回路及び出力回路において、一方については図19(a)のように第1のCMOSトランジスタ素子31aの外部接続用の配線32aを形成し、他方については図19(c)のように第1のMOSトランジスタ素子11a2の外部接続用の配線32a2と共に第3のMOSトランジスタ素子11c1の外部接続用の配線32c1を形成すれば良い。
第2の実施形態において、図13(b)におけるクロック信号、入力信号及び出力信号が、例えば図20の破線部分のように各信号の立ち上がり、立ち下りで波形になまりが生じる場合がある。本例では、このような場合の方策について例示する。
図1のフロー図に従って半導体装置を製造するに際して、先ず、第2の実施形態と同様にステップS1を実行する。
続いて、ステップS2において、作製された第1のCMOSトランジスタ素子31aについて、その素子特性である駆動能力を測定する。
続いて、ステップS4において、第2の実施形態の図15(b)と同様に、第2のCMOSトランジスタ素子31bの外部接続用の配線32bを形成する。このとき、第1のCMOSトランジスタ素子31a及び第3のCMOSトランジスタ素子31cについては、外部接続用の配線を形成しない。
本実施形態では、半導体素子として抵抗素子を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。
図21は、本実施形態による半導体装置の製造方法を工程順に示すフロー図である。
ここでは、半導体集積回路を構成する各種のMOSトランジスタ等(ここではCMOSトランジスタを例示する。)と共に、抵抗素子を形成する。なお抵抗素子では、その素子特性は電気抵抗値となる。
例えば、ステップS2における第1の抵抗素子41aの電気抵抗値の実測値が殆ど変動しない(実測値が、第1の抵抗素子41aの設定値に一致するか、或いはこれに近い)場合、実測値の設定値との差異は0(或いは0に近い)となる。この状態を最も補償する抵抗素子は第1の抵抗素子41a自身となり、これが特定抵抗素子となる。
詳細には、ステップS3において、特定抵抗素子として、設定値が中間値の第1の抵抗素子41aが選択された場合、図24(a)に示すように、第1の抵抗素子41aの外部接続用の配線44aを形成する。このとき、第2の抵抗素子41b及び第3の抵抗素子41cについては、外部接続用の配線を形成しない。
上記のように最適な抵抗素子を形成することにより、第2の実施形態及びその諸変形例で説明したCMOSトランジスタやこれを構成する各MOSトランジスタのトランジスタ特性、更には各信号の波形に生じるなまりを適宜補償することもできる。
本実施形態では、半導体素子として容量素子を有する半導体集積回路を備えた半導体装置及びその製造方法を開示する。容量素子は、例えばエレクトロマイグレーション等を抑えたり、MOSトランジスタ等のトランジスタ特性を安定化させる目的で、半導体装置において用いられる。
図25は、本実施形態による半導体装置の製造方法を工程順に示すフロー図である。
ここでは、半導体集積回路を構成する各種のMOSトランジスタ等(ここではCMOSトランジスタを例示する。)と共に、容量素子を形成する。なお容量素子では、その素子特性は電気容量となる。
例えば、ステップS2における第1の容量素子51aの電気容量の実測値が殆ど変動しない(実測値が、第1の容量素子51aの設定値に一致するか、或いはこれに近い)場合、実測値の設定値との差異は0(或いは0に近い)となる。この状態を最も補償する容量素子は第1の容量素子51a自身となり、これが特定容量素子となる。
詳細には、ステップS3において、特定容量素子として、設定値が中間値の第1の容量素子51aが選択された場合、図28(a)に示すように、第1の容量素子51aの外部接続用の配線56aを形成する。このとき、第2の容量素子51b及び第3の容量素子51cについては、外部接続用の配線を形成しない。
上記のように最適な容量素子を形成することにより、第2の実施形態及びその諸変形例で説明したCMOSトランジスタやこれを構成する各MOSトランジスタのトランジスタ特性、更には各信号の波形に生じるなまりを適宜補償することもできる。
2 ゲート絶縁膜
3a,3b,3c ゲート電極
4 エクステンション領域
5 サイドウォール絶縁膜
6 ソース/ドレイン領域
7層間絶縁膜
8a コンタクト孔
8 導電プラグ
9,12,32a,32b,32c,32a1,32a2,32b1,32b2,32c1,32c2,44a,44b,44c,56a,56b,56c 配線
10a,10b,10c 素子形成領域
11a 第1のMOSトランジスタ素子
11b 第2のMOSトランジスタ素子
11c 第3のMOSトランジスタ素子
11a1 p型の第1のMOSトランジスタ素子
11a2 n型の第1のMOSトランジスタ素子
11b1 p型の第2のMOSトランジスタ素子
11b2 n型の第2のMOSトランジスタ素子
11c1 p型の第3のMOSトランジスタ素子
11c2 n型の第3のMOSトランジスタ素子
21a,21b,21c 入力回路
22a,22b,22c 出力回路
23 内部回路
31a 第1のCMOSトランジスタ素子
31b 第2のCMOSトランジスタ素子
31c 第3のCMOSトランジスタ素子
41a 第1の抵抗素子
41b 第2の抵抗素子
41c 第3の抵抗素子
43 不純物拡散領域
51a 第1の容量素子
51b 第2の容量素子
51c 第3の容量素子
53 下部電極
54 容量絶縁膜
55 上部電極
Claims (5)
- 半導体基板に、内部回路と、素子特性の設定値がそれぞれ異なる複数種の半導体素子とを形成する工程と、
前記複数種の半導体素子のうちの少なくとも1種を対象素子として、前記対象素子の前記素子特性を測定する工程と、
前記測定の結果に基づき、前記複数種の半導体素子のうちで特定の半導体素子を選択し、前記内部回路に接続する配線を形成する工程と
を含み、
前記複数種の半導体素子は、それぞれ、前記内部回路の入力回路である入力素子と、前記内部回路の出力回路である出力素子とを有しており、
前記特定の半導体素子は、複数の前記入力素子のうちの1つである特定の入力素子と、複数の前記出力素子のうちの1つである特定の出力素子とを有し、
前記配線を形成する工程では、前記対象素子の前記素子特性の測定値と前記対象素子の前記素子特性の設定値との差異に基づいて、前記特定の入力素子と前記特定の出力素子とを合成した場合の素子特性が、前記対象素子の前記素子特性の前記設定値に最も近いものとなるように、複数の前記入力素子から前記特定の入力素子を選択し、複数の前記出力素子から前記特定の出力素子を選択することを特徴とする半導体装置の製造方法。 - 前記複数種の半導体素子は、所望する第1設定値を有する第1の半導体素子と、前記第1設定値よりも大きい第2設定値を有する第2の半導体素子と、前記第1設定値よりも小さい第3設定値を有する第3の半導体素子とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体素子は、トランジスタ、抵抗素子及び容量素子のうちから選ばれた少なくとも1種であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記入力回路又は前記出力回路はCMOSインバータを含み、前記素子特性は前記CMOSインバータの遅延時間であることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記複数種の半導体素子のうちの1種の半導体素子は、前記特定の半導体素子ではない前記内部回路と非接続の容量素子であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。
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