JP2000286387A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】回路レイアウトの大幅な変更なく、しきい値を
測定する回路、および、しきい値ばらつきを抑制する回
路を提供する。 【解決手段】複数個のMISFETで共有された複数の基板導
電体領域を有し複数個のMISFETは同一の導電型を有し、
複数の基板導電体領域は、互いに電気的に分離されてい
ることを特徴とする半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特にMISFET集積回路の製造途中でしきい値ばらつき
を測定する回路およびその駆動方法、しきい値ばらつき
を低減する回路に関する。

【０００２】

【従来の技術】複数のMISFETトランジスタを半導体基板
上に集積した集積回路では、複数のトランジスタのしき
い値が統計的にばらつくために、しきい値の最大値と最
小値との差は集積トランジスタ数を上げるに従って増大
する。これを抑えるために、例えば、個々のトランジス
タのしきい値ばらつきを測定し、それぞれのトランジス
タの基板バイアスを変化させてしきい値を補正し、しき
い値を揃える方法が考えられる。

【０００３】しかし、この方法では、トランジスタのば
らつきに位置依存性がなくランダムな場合、しきい値補
正に必要な基板バイアス回路への配線はトランジスタ数
と等しい数必要であり、しきい値補正をしない場合に比
較して配線量が大きく増加してしまう問題があった。ま
たこの方法では、それぞれのトランジスタに対してしき
い値をアナログで補正するための回路またはトリミング
が必要となり、補正のための回路面積の増大が問題であ
った。

【０００４】さらに、従来のしきい値ばらつきを測定す
る回路では、測定するトランジスタ数の平方根以上の入
出力端子をトランジスタアレイから外に形成する必要が
あるため、配線量が増加し測定用の入出力端子の面積を
縮小することが困難である問題があった。

【０００５】図１８（ａ）および図１８（ｂ）は、この
ような従来のしきい値ばらつきを測定するトランジスタ
アレイの例である。Q _ab[a,bは自然数] はトランジス
タ、白丸は端子を示し、端子数をN _c [cは自然数] の添
え字によって示している。ここで、しきい値を測定する
トランジスタを選択トランジスタ、しきい値を測定しな
いトランジスタを非選択トランジスタと呼ぶ。

【０００６】図１８（ａ）の回路は、ソースおよびドレ
インをQ ₁ 〜Q _n で並列接続し、非選択トランジスタの
ゲート電圧をしきい値以下に保ったまま、選択トランジ
スタのゲート電圧を変化させソース電極とドレイン電極
との間の電流を測定することによって、しきい値を測定
する回路である。この場合、個々のトランジスタの選択
をするために、それぞれのゲート端子の入力を分ける必
要があり、n 個のトランジスタのしきい値を測定するに
は、少なくとも(n+2) 本の端子を設ける必要がある。

【０００７】一方、図１８（ｂ）の回路は、二次元状に
測定トランジスタをアレイ配置した回路である。この回
路は、ソースおよびドレインをQ _1b〜Q _nbで直列接続
し、非選択トランジスタのゲート電圧をしきい値以上に
印加して、選択トランジスタのゲート電圧を変化させN
_n+b 端子とN _2n+1端子間の電流を測定することによっ
て、しきい値を測定する。この方法においても、n ² 個
のトランジスタ数に対して少なくとも(2n+1)本の端子を
設ける必要がある。

【０００８】さらに、ゲートおよびソースドレインが個
々のトランジスタで分離されたトランジスタアレイ構造
では、ゲート配線をソースドレインの配線の間に形成す
る必要があり、配線面積が増大する問題があった。

【０００９】一方、トランジスタを選択するアドレスデ
コーダなど測定回路を、しきい値を測定するトランジス
タアレイと同じ半導体チップ上に集積すれば、半導体チ
ップ外部に設ける端子数を減らすことができる。

【００１０】しかし、アドレスデコーダ回路を形成する
トランジスタのしきい値を測定できないため、この部分
のトランジスタ回路のしきい値を補償することができ
ず、さらに、回路面積が増大する問題があった。また、
これら測定回路とトランジスタアレイ間、および、基板
バイアス回路とトランジスタアレイ間との配線によっ
て、回路レイアウトがしきい値補正をしない場合に比較
して大幅に変化し、回路レイアウトの大幅な変更が必要
となる欠点があった。

【００１１】さらに、図１８（ａ）および図１８（ｂ）
の回路では、n 個のトランジスタのしきい値を測定する
のに、１つ１つのトランジスタに対し、n 回トランジス
タのしきい値測定を測定する必要があり、トランジスタ
数が増加すると、測定時間が大きく増大してしまう問題
点があった。

【００１２】

【発明が解決しようとする課題】上記したように、従来
の回路では、n 個のトランジスタのしきい値ばらつきを
補正するために、端子数がn 以上に増加し回路面積が増
加してしまう問題があった。

【００１３】本発明は、上記の問題を解決すべくなされ
たもので、しきい値を補正しない回路に対して、回路レ
イアウトの大幅な変更なく、しきい値を測定する回路、
および、しきい値ばらつきを抑制する回路を有する半導
体装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板上に形成された、複数個のMI
SFETで共有された第一の基板導電体領域と、複数個のMI
SFETで共有された第二の基板導電体領域と、複数個のMI
SFETで共有された第三の基板導電体領域と、前記第一の
基板導電体領域に出力を接続された第一の電源ノード
と、前記第二の基板導電体領域に出力を接続された第二
の電源ノードと、前記第三の基板導電体領域に出力を接
続された第三の電源ノードとを具備し、前記複数個のMI
SFETは同一の導電型を有し、前記第一の基板導電体領域
と、前記第二の基板導電体領域と、前記第三の基板導電
体領域とは、互いに電気的に分離され、前記第一の電源
ノードの電圧は、前記第二の電源ノードの電圧よりも低
く、前記第二の電源ノードの電圧は、前記第三の電源ノ
ードの電圧よりも低く、前記第二の基板導電体領域の全
面積は、前記第一の基板導電体領域の全面積よりも大き
く、前記第二の基板導電体領域の全面積は、前記第三の
基板導電体領域の全面積よりも大きいことを特徴とする
半導体装置を提供する。

【００１５】また、本発明は、前記第二の基板導電体領
域は、複数個の基板導電体領域を含み、前記複数個の基
板導電体領域は前記第二の電源ノードからの配線によっ
て接続されていることを特徴とする半導体装置を提供す
る。

【００１６】また、本発明は、前記第一の電源ノードを
流れる電流の直流成分が、前記第二の電源ノードを流れ
る電流の直流成分よりも小さく、前記第三の電源ノード
を流れる電流の直流成分が、前記第二の電源ノードを流
れる電流の直流成分よりも小さいことを特徴とする半導
体装置を提供する。

【００１７】また、本発明は、前記MISFETは、しきい値
が減少すると、ドレインのリーク電流が増加することを
特徴とする半導体装置を提供する。また、本発明は、半
導体基板上に形成された、複数個のMISFETで共有された
第一の基板導電体領域と、複数個のMISFETで共有された
第二の基板導電体領域と、第一の電源ノードと、第二の
電源ノードと前記第一の基板導電体領域と前記第一の電
源ノードとの間に形成された第一のヒューズ素子と、前
記第二の基板導電体領域と前記第二の電源ノードとの間
に形成された第二のヒューズ素子と、前記第一の基板導
電体領域と前記第二の電源ノードとの間に形成された第
三のヒューズ素子と、前記第二の基板導電体領域と前記
第一の電源ノードとの間に形成された第四のヒューズ素
子とを具備し、前記複数個のMISFETは同一の導電型を有
し、前記第一の基板導電体領域と前記第二の基板導電体
領域とは、互いに電気的に分離され、前記第三のヒュー
ズ素子の抵抗は、前記第一及び第二のヒューズ素子の抵
抗よりも大きく、前記第四のヒューズ素子の抵抗は、前
記第一及び第二のヒューズ素子の抵抗よりも大きいこと
を特徴とする半導体装置を提供する。

【００１８】また、本発明は、半導体基板上に形成され
た、第一のMISFETと第二のMISFETからなる回路ブロック
と、第一の電圧ノードと、第二の電圧ノードと、第三の
電圧ノードとを具備し、前記第一のMISFETのドレイン電
極は前記第一の電圧ノードと接続され、前記第二のMISF
ETのソース電極と前記第一のMISFETのゲート電極は前記
第二の電圧ノードに接続され、前記第二のMISFETのゲー
ト電極は前記第三の電圧ノードに接続され、前記第一の
MISFETのソース電極は前記第二のMISFETのドレイン電極
に接続され、前記第一、第二及び第三の電圧ノードに前
記回路ブロックが複数個接続されていることを特徴とす
る半導体装置を提供する。

【００１９】また、本発明は、上記半導体装置におい
て、さらに第三の回路ブロックと、第四の電圧ノード
と、第五の電圧ノードを具備し、前記第四の電圧ノード
の電圧は、前記第五の電圧ノードの電圧と異なり、前記
第一の回路ブロックと前記第二の回路ブロックのトラン
ジスタの基板電極は、前記第四の電圧ノードに接続さ
れ、前記第三の回路ブロックのトランジスタの基板電極
は、前記第五の電圧ノードに接続されることを特徴とす
る半導体装置を提供する。を提供する。

【００２０】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施例を説明する。 （実施例１）先ず、図１をもちいて、本発明の原理を説
明する。本発明は、半導体基板上の複数のMISFETトラン
ジスタを複数の回路ブロックに分け、１つの回路ブロッ
クに含まれるMISFETトランジスタのしきい値をそれぞれ
の回路ブロック毎に補正することによって、しきい値補
正に必要な配線数および回路面積の増大量を減らすこと
を特徴とする。

【００２１】ここでは、複数のトランジスタをA,B,C,D
の４つの回路ブロックに分けた場合を説明する。図１
（ａ）（ｃ）の横軸は、４つの回路ブロックA,B,C,D を
示している。

【００２２】各回路ブロックに含まれるトランジスタ数
は複数個あり、しきい値補正回路の面積増加を防ぐた
め、典型的には、100 個以上に選ばれる。また、ここで
は4 つの回路ブロックを模式的に示したが、複数個であ
ればよく、しきい値ばらつきを効果的に抑えるために、
典型的には、4 個以上の回路ブロックが選ばれる。

【００２３】図１（ａ）（ｂ）はしきい値補正しない場
合を示している。図１（ａ）は、４つの回路ブロックそ
れぞれのしきい値分布を示し、図１（ｂ）は４つの回路
ブロックを合わせた場合のしきい値分布を示す。

【００２４】ここで、図１の縦軸は、しきい値のばらつ
きを示しており、横棒の上端が、それぞれの回路ブロッ
クに含まれるMISFETトランジスタの中のしきい値の最高
値を示し、横棒の下端が、それぞれの回路ブロックに含
まれるトランジスタの中のしきい値の最低値を示してい
る。また、白丸は、それぞれの回路ブロックの平均値を
示している。それぞれの回路ブロックに含まれるトラン
ジスタのしきい値はランダムにばらつくため、４つの回
路ブロックA,B,C,D のしきい値の最高値および最低値も
統計的に異なる値となる。

【００２５】さらに、全回路ブロックでのしきい値の最
高値と、全回路ブロックでのしきい値の最低値が同じ回
路ブロックに含まれる確率は、1/（ブロック数）であ
る。よって、ブロック数が多ければ、しきい値の全ブロ
ックでの最高値を含む回路ブロックと、しきい値の全ブ
ロックでの最低値を含む回路ブロックとが異なる確率
は、1-1/（ブロック数）となり大きくなる。

【００２６】図１（ｂ）で、４つ回路ブロックを合わせ
た場合には、しきい値の最大値は、A,B,C,Dそれぞれの
回路ブロックのしきい値の最高値の中の最高値となり、
しきい値の最小値は、 A,B,C,D それぞれの回路ブロッ
クのしきい値の最低値の中の最低値となる。よって、４
つの回路ブロックを合わせた場合には、しきい値の最高
値と最低値との幅は、それぞれのブロックのしきい値の
最高値と最低値との幅よりも高い確率で大きくなる。

【００２７】図１（ｃ）（ｄ）は、図１（ａ）（ｂ）で
４つの回路ブロックに分けたものをそれぞれ回路ブロッ
ク毎にしきい値補正をする場合を示している。図１
（ｃ）は、しきい値補正後の４つの回路ブロックそれぞ
れのしきい値分布で、図１（ｄ）はしきい値補正後の４
つの回路ブロックを合わせた場合のしきい値分布を示
す。

【００２８】本実施例では、以下の手順に従って、しき
い値を補正する。 手順（１） 先ず、各回路ブロックのしきい値の最高値V _th1 および
最低値V _th2 を測定する。ここで、全ブロックでのしき
い値の最高値をV _thmax および最低値V _thminとする。
この測定回路例の詳細については、実施例2 で説明す
る。

【００２９】手順（２） 次に、(V_th1 −V _th2 ) が最も大きくなる回路ブロック
B ₁ （ここでは回路ブロックＣ）を選出する。

【００３０】手順（３） 次に、基板バイアスやバックゲートバイアスを変化させ
た場合の回路ブロックB ₁ （ここでは回路ブロックＣ）
のしきい値変化を推定し、その範囲を希望範囲に設定す
る。これには、例えば、あらかじめ作成したトランジス
タのしきい値の平均値に対する基板バイアス依存性を用
いればよい。この際、例えば、しきい値が高いことによ
る回路遅延を抑えるためには、しきい値の最高値が低く
なる様に設定すればよい。また、回路のサブスレショル
ドリークによる電荷損失が問題となる場合には、しきい
値の最低値が高くなる様に設定すればよい。

【００３１】このようにして決定した回路ブロックB ₁
（ここでは回路ブロックＣ）のしきい値の最高値をV
_th3 および最低値をV _th4 とする。ここで、しきい値の
基板バイアスに対する変化が線形で近似できる領域で
は、V _th3 −V _th4 〜V _th1 −V_th2 となる。

【００３２】手順（４） 次に、回路ブロックB ₁ （ここでは回路ブロックＣ）以
外の回路ブロックのしきい値の最高値がV _th3 以下にな
るようにし、回路ブロックB ₁ （ここでは回路ブロック
Ｃ）以外の回路ブロックのしきい値の最低値がV _th4 以
上になるように計算する。しきい値の設定値として決ま
った離散値しかとれない場合は、その離散値で前記計算
値に最も近い値を選ぶ。このしきい値の設定には、例え
ば、各回路ブロックの基板バイアスまたはバックゲート
バイアス電圧を制御する。このしきい値の設定方法、回
路レイアウトについては実施例3 で説明する。

【００３３】このようにしきい値を制御することによっ
て、全回路ブロックを合わせた場合のしきい値の最高値
と最低値の差(V_thmax −V _thmin ) を、1 回路ブロック
B ₁（ここでは回路ブロックＣ）のしきい値の最高値と
最低値の差(V_th3 −Ｖ _ｔｈ４ ）まで縮小することが
できる。

【００３４】図１（ｃ）（ｄ）で細い実線および点線が
しきい値補正をする前のしきい値の分布（図１（ａ）
（ｂ）に対応）を示している。図１（ｃ）において、太
い実線がしきい値補正をした場合であり、回路ブロック
Ａと回路ブロックＣについてしきい値補正をした場合を
示している。従来と異なり、しきい値補正は各回路ブロ
ックのトランジスタに共通して行われるので、しきい値
分布全体がシフトする様相を示す。

【００３５】また、図１（ｃ）に示すように、各回路ブ
ロックのしきい値の最高値またはしきい値の最低値を補
正するため、各回路ブロックのしきい値の平均値は、補
正前よりも補正後でばらつきが大きくなっている。ここ
で、(V_th1 −V _th2 ) が最も大きくなる回路ブロックB
₁ は、回路ブロックＣであり、先ず回路ブロックＣのし
きい値を所望の値に補正し、この回路ブロックC のしき
い値の最大値と最小値との幅の中に他の回路ブロックA,
B,D のしきい値の最大値と最小値が入るようにする。

【００３６】このようにすることにより、V _thmax とな
るしきい値のトランジスタを含む回路ブロックと、V
_thmin となるしきい値のトランジスタを含む回路ブロッ
クとが異なる場合には、全回路ブロックA,B,C,D を合わ
せた場合のしきい値のばらつきを、しきい値補正をしな
い場合に比べて小さくすることができる。

【００３７】ここで、MISFETを用いた論理回路では、し
きい値が大きくなると電流駆動能力は小さくなる。そこ
で、論理回路のゲート遅延時間は、電流駆動能力に逆比
例するために、大きくなる。一方、逆にしきい値が小さ
くなると、サブスレッショルドリーク電流はしきい値の
減少値に指数的に依存して大きくなり、蓄積電荷の漏洩
のためdynamic 回路が正常に動作しなくなる。そこで、
しきい値の最高値と最低値の両方で回路動作を保証する
必要がある。このサブスレッショルドリーク電流が問題
となるトランジスタしきい値としては、典型的には、0.
4V以下である。

【００３８】次に、図２に、本実施例の手順に従い、10
⁵ 素子のトランジスタを集積した場合のしきい値ばらつ
きを小さく制御した例を示す。ここで、個々のトランジ
スタのしきい値ばらつきは、1 σで43mVであり、サブス
レッショルドスイング係数は100mV/decadeとし、トラン
ジスタのサブスレッショルドリークの和を一定にするよ
うにしきい値を制御している。

【００３９】図２の縦軸は累積度数を、横軸はしきい値
の平均値からの最大のしきい値までの差を示している。
ここで、丸印は、10⁵ 素子を1 つの回路ブロックとして
集積した場合を示し、ブロック分割をしない場合に相当
する。また、三角印は、トランジスタを10⁴ 個の回路ブ
ロックとして10個の回路ブロックに分割し、全回路ブロ
ックでのしきい値の最大値を小さくするように、しきい
値を調整した場合である。また、菱形印は、トランジス
タを10³ 個の回路ブロックとして100 個の回路ブロック
に分割し、全回路ブロックでのしきい値の最大値を小さ
くするように、しきい値を調整した場合である。

【００４０】しきい値の調整は、例えば、次のようにし
て行った。回路ブロックの数をk として、j を１からk
までの自然数として、各ブロックの全サブスレショルド
リーク電流をI _j 、しきい値の最高値をV _thj とし、サ
ブスレッショルドスイング係数をS とし、調整後のしき
い値の最大値を全ブロックで揃えてV _thc として、以下
の式によって、V _thc を定めればよい。

【００４１】

【数１】

【００４２】図２に示すように、すべての累積度数にお
いて、しきい値平均値から最大値への増分は、回路ブロ
ックの分割数が増加すると小さくなる。よって、回路ブ
ロックを分割し、それぞれの回路ブロックでのしきい値
の最大値を揃えることによって、しきい値の最大値を抑
えることができる。したがってサブスレショルドリーク
電流を増加させずに、最大しきい値を低下させることが
でき、消費電力を増やさずに回路を高速化することがで
きる。

【００４３】ここで、最大しきい値を抑える替わりに、
最小しきい値を揃えることにより上昇させることによっ
ても、ばらつきを抑えることができる。よって、全サブ
スレショルドリーク電流の和を一定としたまま、最低し
きい値を上昇させることができ、例えば、dynamic 回路
のサブスレッショルドリーク電流による電荷の損失を防
ぐことが可能である。

【００４４】また、例えば、揃える設定しきい値を、式
１で得たV _thc よりも高く、V _thjの最高値よりも低く
することによって、V _thmax となるしきい値のトランジ
スタを含む回路ブロックがV _thmin となるしきい値のト
ランジスタを含む回路ブロックと異なる場合には、最高
しきい値を下げ、かつ最低しきい値を上昇させることが
できる。よって、全体としてしきい値ばらつきの幅を減
少させることができ、しきい値ばらつきによる、論理回
路の遅延時間のばらつきを減少することができ、論理回
路のタイミング設計を容易にすることができる。

【００４５】また、本発明によるとしきい値のばらつき
幅が減少するので、例えば、カレントミラー回路など、
ペアとなるMISFETトランジスタのしきい値の一致が重要
となる回路において、より電流精度の高い従属電流源を
形成することができる。

【００４６】また、図２に示すように、累積度数が変化
しても、しきい値の最大増分は、回路ブロックの分割数
が増加すると一定の値に近づく。すなわち、論理回路の
最大遅延時間を一定に保つことができ、より高い歩留ま
りで一定速度の論理回路を実現できる。

【００４７】（実施例２）本実施例は、実施例１に示す
しきい値補正において、しきい値を測定するトランジス
タアレイ回路の１例を示す。

【００４８】図３（ａ）に本実施例のしきい値を測定す
るトランジスタアレイ回路を示す。本回路は、従来例と
異なり、２つのトランジスタを直列接続したノードに電
荷を蓄積し、そのノードに蓄積された電荷の転送がしき
い値に依存することを用いている。

【００４９】図３（ａ）に示すように、１つの回路ブロ
ック4 はトランジスタQn1 およびトランジスタQn2 から
形成された図の破線で示した領域で形成されており、同
等なトランジスタと配線を有した回路ブロック4'と、電
圧ノード1,2,3 にそれぞれ並列に接続されている。ここ
で、トランジスタQn1 とトランジスタQn2 は同じ導電型
を有するMISFETから形成されており、トランジスタQn1
のソース電極はトランジスタQn2 のドレイン電極と接続
されて、ノード5 となっている。また、トランジスタQn
1 のドレイン電極は、電圧ノード1 と接続されている。
さらに、トランジスタQn2 のゲート電極は電圧ノード３
と接続され、トランジスタQn2 のソース電極およびトラ
ンジスタQn1 のゲート電極は、電圧ノード2 と接続され
ている。

【００５０】この回路では、トランジスタの基板電極
を、V _sub の基板電圧と接続されていることが、トラン
ジスタのしきい値をドレイン電圧に依存せず安定させ、
基板バイアスによってしきい値を調整できるようにする
ためには望ましい。さらに、この回路ブロック4'と4 と
は、同じ基板バイアス電圧V _sub が印加されている。こ
の基板バイアス電圧は、完全空乏化SOI-MISFETの場合に
は、バックゲートの電圧と読み替えればよい。ノード5
は半導体基板との間に容量C を有している。

【００５１】次に、図３（ａ）の回路で、２つのしきい
値の最大値を測定するタイミングチャート例を図３
（ｂ）に示す。図３（ｂ）のタイミングチャートは、上
からノード1 、ノード2 、ノード3 、およびノード5 の
電圧を示す。本実施例では、ノード２およびノード3 の
電圧V₁ を変化させ、ノード1 から流れ出す電流のV ₁
依存性を測定することによって、しきい値を測定する。

【００５２】まず、ノード1 の電圧は、正の電圧のV ₀
とし、一定電圧の電圧源と接続することが望ましい。こ
こで、V ₀ としては、例えば0.001 ~3.3[V] の間の電圧
とし、典型的には、0.05V とする。さらに、ノード2 お
よびノード3 をGND 、つまり、0Vとする。

【００５３】次に、ノード3 を0Vに維持したまま、ノー
ド2 を一定時間V ₁ にする。ここで、V ₁ の電圧の維持
時間は、トランジスタQn1 のゲート電圧がしきい値以上
の場合にノード5 が0VからV ₀ に充電されるのに十分な
時間とし、例えば、1ns ~1sの間とする。また、V ₁ と
しては、例えば、0Vから論理回路としての電源電圧、す
わわち、V _DDまでの電圧とし、トランジスタQn1 および
トランジスタQn2 のMISFETのしきい値が存在する範囲の
電圧を加えればよい。この充電後、V ₁ がトランジスタ
Qn1 のしきい値V _th1 よりも高い場合、ノード5 の電圧
はV ₀ まで上昇し、V ₁ がトランジスタQn1 のしきい値
V _th1 よりも低い場合、ノード5 の電圧は0Vに維持され
る。

【００５４】次に、ノード2 を0Vに維持したまま、ノー
ド3 を一定時間V ₁ にする。この後、V ₁ がトランジス
タQn2 のしきい値V _th2 よりも高い場合、ノード5 の電
圧は0Vまで下降し、V ₁ がトランジスタQn2 のしきい値
V _th2 よりも低い場合、ノード5 の電圧は、ノード3 の
電圧を変化する前のノード5 の電圧に維持される。

【００５５】以上のノード2 の電圧駆動およびノード3
の電圧駆動を周波数f で繰り返すことにより、V ₁ がV
_th1 よりも高く、かつ、V _th2 よりも高い場合、1 回の
周期でCV₀ の電荷がノード1 からノード2 に周波数f の
矩形波状の電流を通じて転送され、それ以外の場合、す
なわち、V ₁ がV _th1 より低いかまたは、V _th2 より低
い場合には、ノード1 からノード2 へは電流が流れな
い。よって、V ₁ を変化させると、図３（ｃ）に示すよ
うに、１つの回路ブロック4 では、V _th1 よりもV ₁ が
大きく、かつ、V _th2 のよりもV ₁ が大きいところで、
ノード1 から電荷転送で流れ出る電流は、CV₀ f とな
り、ステップ状の電流が流れる。

【００５６】さらに、複数の回路ブロック4'が、回路ブ
ロック4 と並列に接続されている図３（ａ）の回路で
は、ノード1 から流れ出る電流は、複数のブロックの重
ねあわせによって図４（ｄ）に示すようになり、ステッ
プの高さがCV₀ f となる。よって、V ₁ を変化させて電
流ステップを取る電圧値を測定することにより、複数の
トランジスタのV _th1 とV _th2 の最大値の分布を得るこ
とができる。よって、この方法から、電流ステップが得
られる最大のV ₁ が、図３（ａ）で示したトランジスタ
測定アレイのしきい値の最大値となる。

【００５７】ここで、トランジスタアレイのしきい値V
_th1 およびV _th2 それぞれの分布を得るためには、次の
ようにすればよい。まず、図５（ｅ）に、トランジスタ
Qn2のしきい値分布を測定するタイミングチャート例を
示す。図５（ｅ）は、図３（ｂ）とほぼ同じであるが、
ノード2 の電圧をV _th1 よりも十分大きな電圧、例え
ば、V _DDとする電圧パルスを加える点が異なっている。

【００５８】まず、ノード1 の電圧を、正の電圧のV ₀
とし、一定電圧の電圧源と接続することが望ましい。こ
こで、V ₀ としては、例えば0.001 ~3.3[V] の間の電圧
とし、典型的には、0.05V とする。さらに、ノード2 お
よびノード3 をGND 、つまり、0Vとする。

【００５９】次に、ノード3 を0Vに維持したまま、ノー
ド2 を一定時間Qn1 のしきい値よりも十分大きな電圧、
例えば、V _DDにする。この充電後、V ₁ はトランジスタ
Qn1のしきい値V _th1 よりも高いので、ノード5 の電圧
はV ₀ まで上昇する。

【００６０】次に、ノード2 を0Vに維持したまま、ノー
ド3 を一定時間V ₁ にする。ここで、V ₁ としては、例
えば、0Vから論理回路としての電源電圧、すわわち、V
_DDまでの電圧とし、トランジスタQn2 のMISFETのしきい
値が存在する範囲の電圧を加えればよい。この後、V ₁
がトランジスタQn2 のしきい値V _th2 よりも高い場合、
ノード5 の電圧は0Vまで下降し、V ₁ がトランジスタQn
2 のしきい値V _th2 よりも低い場合、ノード5 の電圧
は、V ₀ に維持される。

【００６１】以上のノード2 の電圧駆動およびノード3
の電圧駆動を周波数f で繰り返すことにより、V ₁ がV
_th2 よりも高い場合、1 回の周期でCV₀ の電荷がノード
1 からノード2 に周波数f の矩形波状の電流を通じて転
送され、V ₁ がV _th2 より低い場合には、ノード1 から
ノード2 へは電流が流れない。よって、１つの回路ブロ
ック4 では、V ₁ を変化させると、図５（ｆ）に示すよ
うに、V _th2 のよりもV ₁ が大きいところで、ノード1
から電荷転送で流れ出る電流は、CV₀ f となり、ステッ
プ状の電流が流れる。

【００６２】さらに、複数の回路ブロック4'が、回路ブ
ロック4 と並列に接続されている図３（ａ）の回路で
は、ノード1 から流れ出る電流は、複数のブロックで重
ねあわせられる。よって、V ₁ を変化させて電流ステッ
プを取る電圧値を測定することにより、複数のトランジ
スタのV _th2 の分布を得ることができる。

【００６３】図６（ｇ）に、トランジスタQn1 のしきい
値分布を測定するタイミングチャート例を示す。図６
（ｇ）は、図３（ｂ）とほぼ同じであるが、ノード3 の
電圧をV _th2 よりも十分大きな電圧、例えば、V _DDとす
る電圧パルスを加える点が異なっている。

【００６４】まず、ノード1 の電圧を、正の電圧のV ₀
とし、一定電圧の電圧源と接続することが望ましい。こ
こで、V ₀ としては、例えば0.001 ~3.3[V] の間の電圧
とし、典型的には、0.05V とする。さらに、ノード2 お
よびノード3 をGND 、つまり、0Vとする。

【００６５】次に、ノード3 を0Vに維持したまま、ノー
ド2 を一定時間V ₁ にする。ここで、V ₁ としては、例
えば、0Vから論理回路としての電源電圧、すわわち、V
_DDまでの電圧とし、Qn1 のMISFETのしきい値が存在する
範囲の電圧を加えればよい。この充電後、V ₁ がトラン
ジスタQn1 のしきい値V _th1 よりも高い場合、ノード5
の電圧はV ₀ まで上昇し、V ₁ がQn1 のしきい値V _th1
よりも低い場合、ノード5 の電圧は0Vに維持される。

【００６６】次に、ノード2 を0Vに維持したまま、ノー
ド3 を一定時間Qn2 のしきい値よりも十分大きな電圧、
例えば、V _DDにする。これにより、ノード5 の電圧は、
0Vに設定される。

【００６７】以上のノード2 の電圧駆動およびノード3
の電圧駆動を周波数f で繰り返すことにより、V ₁ がV
_th1 よりも高い場合、1 回の周期でCV₀ の電荷がノード
1 からノード2 に周波数f の矩形波状の電流が流れ、V
₁ がV _th1 より低い場合には、ノード1 からノード2 へ
は電流が流れない。よって、１つの回路ブロック4 で
は、V ₁ を変化させると、図６（ｈ）のように、V _th1
のよりもV ₁ が大きいところで、ノード1 から電荷転送
で流れ出る電流は、CV₀ f となり、ステップ状の電流が
流れる。

【００６８】さらに、複数の回路ブロック4'が、回路ブ
ロック4 と並列に接続されている図３（ａ）の回路で
は、ノード1 から流れ出る電流は、複数のブロックで重
ねあわせられる。よって、V ₁ を変化させて電流ステッ
プを取る電圧値を測定することにより、複数のトランジ
スタのV _th1 の分布を得ることができる。

【００６９】以上から、V _th1 およびV _th2 のしきい値
の分布をそれぞれ得ることができ、これらを合わせるこ
とにより、図３（ａ）のトランジスタアレイを形成する
すべてのトランジスタのしきい値の分布を得ることがで
きる。

【００７０】以上の回路は、勿論n 型をp 型と読み替
え、p 型をn 型と読み替え、電圧0VをV _DDと読み替え、
V _DDを0Vと読み替えることによって、相補的にp 型MISF
ETについての回路を形成することは容易である。

【００７１】本実施例では、複数個n のトランジスタの
しきい値を測定するのに、n が増加しても、図３（ａ）
で示したように配線数はノード1 、ノード２、およびノ
ード3 の最低3 本でよい。よって、従来例よりもトラン
ジスタアレイから測定回路への配線や測定パッドを大幅
に減らすことができ、より測定配線を作成するための面
積の増大を抑えることができる。また、配線数が少ない
ので、より設計寸法の小さい回路レイアウトに対してし
きい値を測定する回路を形成できる。もちろん、例え
ば、図７（ｉ）の回路に示すように、ノード本数を3 本
から本数を1 本増やして４本で駆動してもよい。この場
合、ノード2'はノード2 と同様に駆動すれば良いので省
略する。

【００７２】また、図７（ｉ）で、トランジスタQn1 お
よびトランジスタQn2 の２つのトランジスタを直列に接
続するだけでなく、さらにソースドレインについて３つ
以上のトランジスタを直列に接続して、それぞれのトラ
ンジスタのゲート電極駆動線を複数ブロックで並列接続
してノードとし、端のドレイン線を複数ブロックで並列
接続してノードとし、端のソース線を複数ブロックで並
列接続してノードとすることで、しきい値を測定する回
路を形成できる。

【００７３】また、本実施例は、１つ１つのトランジス
タのしきい値を測定する方法に比較し、一度のV ₁ のス
イープによって、ノード1,2,3 に接続された複数個のト
ランジスタのしきい値を一度に測定できる。よって、測
定時間を短くすることができる。

【００７４】また、本実施例は、出力が電流値によって
出力されるので、電圧を測定する方式と比較して、配線
の直列抵抗による電圧降下の影響を受けにくい。よっ
て、測定ノード1,2,3 の配線の抵抗が高くても、より数
多くのトランジスタ回路ブロック4'を接続することがで
きる。よって、並列接続数を増やすことにより、従来例
よりもトランジスタアレイから測定回路への配線や測定
パッドを大幅に減らすことができる。

【００７５】また、本実施例は、ノード1 の電圧を一定
電圧にすることができ、かつ、ノード1 から流れ出る電
流成分は、周波数f の矩形波状の成分となる。よって、
例えば、ノード1 の電流の周波数f の成分をロックイン
アンプの手法で抜き出すことや、周波数f を変化させて
その差分を得ることにより、直流電流成分を単に測定す
るよりもノード1 からの電流成分の信号雑音比を向上さ
せることができる。よって、ノード１からの直流電流の
リークとしきい値測定電流成分とを分離することがで
き、より、正確なしきい値を測定することができる。

【００７６】また、本実施例は、ノード1 から流れ出る
電流のステップ高さはCV₀ f となり、図３（ｃ）、図５
（ｆ）および図７（ｈ）のようにステップより大きなV
₁ での電流値はV ₁ が増えても増加しない。よって、図
３（ａ）のように、複数の回路アレイ4'が並列に接続さ
れた場合でも、しきい値を与える部分以外での電流増加
はなく、個々の電流ステップを明確に測定することがで
き、V ₁ が増加しても配線の電流密度が増加する問題を
抑制することができる。さらに、しきい値を与える電圧
V ₁ はチャネル幅とは分離して得ることができるため、
チャネル幅が異なるトランジスタで形成された図３
（ａ）のようなトランジスタアレイでもしきい値を正確
に得ることができる。勿論、図３（ｄ）のように、出力
特性から、V₀ とV ₁ とに分離することが容易にできる
ので、しきい値のV ₀ 依存性を得るのも容易である。

【００７７】また、本実施例は、測定トランジスタが並
列に接続され、その電流和を測定しているので、回路に
接続されるトランジスタブロックの数が変化しても、他
の測定ブロックのしきい値および電流ステップが変化を
受けることがない。また、１つ１つのトランジスタの直
列抵抗の影響を受け難く、トランジスタがマトリックス
状に形成されていない回路でもしきい値分布を測定する
ことができる。

【００７８】また、本実施例は、異なる基板バイアス電
源に接続された測定回路ブロックを並列に接続し、１つ
の基板バイアス電源の電圧を変化した場合のしきい値特
性の差分を調べることにより、異なる基板バイアス電源
に接続された回路ブロックそれぞれのしきい値分布を得
ることができ、それぞれ独立したウェル内のトランジス
タ分布を個々に得ることができる。しきい値の最高値ま
たは最低値を与える回路ブロックの位置についても、ウ
ェル分割数を増やすことによって特定することができ
る。

【００７９】（実施例３）本実施例は、実施例２の回路
によって、測定したしきい値をフィードバックし、しき
い値を調整する回路および手順を示す。なお、以下で
は、バルクMISFETおよび部分空乏化SOI-MISFETを想定
し、基板またはボディ電圧を変化させることによって、
しきい値を調整する例を示すが、これは、例えば、完全
空乏化SOI-MISFETを用いて、バックゲート電圧を変化さ
せることと置き換えても構わない。

【００８０】図８にしきい値を補正する本実施例の回路
を説明する図を示す。本実施例では、基板バイアス電源
14,15 および16の制御入力が、あらかじめ設定したしき
い値を与えるように制御するしきい値モニタ回路17の出
力に接続されている。さらに、しきい値モニタ回路17に
は、各基板バイアス電源14,15 および16の出力が入力さ
れ、電源14,15 および16とフィードバックを形成してい
る。

【００８１】さらに、しきい値モニタ回路17からは、基
板バイアス電源14,15 および16の出力がすべて設定範囲
になっていることを示すactive enable 出力が出力さ
れ、論理回路ブロックに接続されている。このactive e
nable 出力は、トランジスタのしきい値ばらつきを補正
できている場合にenableとなる出力で、例えば、しきい
値ばらつきに敏感な論理回路の動作保障するのに用いる
ことができる。これら電源14,15 および16、さらに、回
路17によって、しきい値設定ブロック19を形成してい
る。

【００８２】さらに、基板電源14の出力は、ヒューズ素
子10を介して回路ブロック11の中に形成されたMISFET
Q11 の基板電極に接続されている。また、基板電源15の
出力は、それぞれ別々のヒューズ素子10を介して、回路
ブロック12の中に形成されたMISFET Q12 の基板電極、
および、回路ブロック12' の中に形成されたMISFETQ12'
の基板電極、および回路ブロック12''の中に形成された
MISFET Q12'' の基板電極に接続されている。さらに、
基板電源16の出力は、ヒューズ素子10を介して回路ブロ
ック13の中に形成されたMISFET Q13 の基板電極に接続
されている。

【００８３】これらヒューズ素子10は、基板バイアス電
源14,15 および16と回路ブロック11,12,12',12''および
13とを一対一または一対多と接続するものであり、任意
の基板バイアス電源と回路ブロックが接続出来るように
なっている。例えば、図９のようなアレイ形成されてい
ることが望ましい。図９のヒューズアレイ18において1
0' は、しきい値分布測定後のプロセスによって切断状
態にされたヒューズを示し、10は、しきい値分布測定後
のプロセスによって導通状態にされたヒューズを示す。
このヒューズとしては、例えば、配線上層に形成された
ポリシリコンやAlからなる導電体薄膜をレーザー切断し
てプログラムすればよい。本ヒューズアレイ18のヒュー
ズ形成パターンにおいて、任意の回路ブロックが、いず
れか１つの基板バイアス電源に接続されている。

【００８４】なお、本実施例では、回路ブロックが5 つ
の場合を示したが、3 つ以上であればよく、基板電圧源
も3 つ以上であればよい。さらに、基板バイアスを一定
とした状態では、回路ブロック11でウェルを共通として
いるトランジスタしきい値の最低値は、回路ブロック1
2,12'および12''でウェルを共通としているトランジス
タしきい値の最低値よりも低い。また、基板バイアスを
一定とした状態では、回路ブロック13でウェルを共通と
しているトランジスタしきい値の最高値は、回路ブロッ
ク12,12'および12''でウェルを共通としているトランジ
スタしきい値の最高値よりも高い。これらは、実施例２
で説明した回路であらかじめ測定しておくことによっ
て、選択することができる。

【００８５】ここで、図では省略しているが、それぞれ
の回路ブロック11,12 および13は、半導体内で、素子分
離または伝導性の異なる領域によって互いに分離された
ウェル上に形成されており、その回路ブロックに含まれ
るトランジスタ、Q11 、Q12、Q12'、Q12'' およびQ13
は複数からなり、ウェルを共有している。これら回路ブ
ロックは、例えば、インバータ、NANDやNOR などのMISF
ET論理回路、および、SRAMやDRAM、E ² PROM、強誘電体
メモリなどの半導体記憶回路を形成し他の回路ブロック
11,12 および13と互いに接続されている。

【００８６】本実施例が従来例と異なる点は、しきい値
モニタ回路17のしきい値設定がしきい値分布の測定前に
なされており、回路ブロック11、12、12' 、12''、13の
しきい値の分布に合わせるためにトリミングが必要ない
ことである。さらに、基板バイアス電源14の出力電圧V
₁₄は、基板バイアス電源15の出力電圧V ₁₅よりも負とな
っている。さらに、基板バイアス電源15の出力電圧V ₁₅
は、基板バイアス電源16の出力電圧V ₁₆よりも負となっ
ている。また、基板バイアス電源15の電流駆動能力は、
基板バイアス電源14の電流駆動能力や基板バイアス電源
16の電流駆動能力よりもあらかじめ大きく形成されてい
ることが望ましい。さらに、基板バイアス電源15に接続
された回路ブロックのウェル面積の和は、基板バイアス
電源14に接続された回路ブロックのウェル面積の和や、
基板バイアス電源16に接続された回路ブロックのウェル
面積の和よりも大きく、必ずしも１つの基板バイアス電
源15に接続された回路ブロック12,12'および12''が別々
のウェルに形成される必要はない。

【００８７】本実施例でしきい値のばらつきを小さくす
るように、あらかじめしきい値を設定する方法は、例え
ば以下の手順に従えばよい。特に、本手順ではしきい値
の最大値および最小値の両方の差を減少させる手順を示
し、特に、回路ブロック12のトランジスタの平均しきい
値から、回路ブロック13のトランジスタの平均しきい値
を引いた差δ、回路ブロック11のトランジスタの平均し
きい値から、回路ブロック12のトランジスタの平均しき
い値を引いた差δ' を求める方法を示す。ここで、説明
を簡単にするために、N 個のトランジスタを集積化した
回路ブロックがk 個ある場合について説明する。１つ１
つのMISFETのしきい値に対する累積分布関数をΦ(x) と
する。Φ(x) は、例えば、本体トランジスタ形成前の先
行試作を行い複数のトランジスタのしきい値を測定して
おけば容易に得ることができる。

【００８８】手順（１） x をしきい値として、N 個のトランジスタで形成される
回路ブロックのしきい値の最高値の累積分布関数をI ₁
(x) とすると、以下の式で与えられる。

【００８９】

【数２】 また、k ブロック合わせた場合のしきい値の最高値の累
積分布関数をI ₂ (x)とすると、以下の式で与えられ
る。

【００９０】

【数３】

【００９１】I ₁ (x) およびI ₂ (x) のx による微分関
数、すなわちしきい値の最大値の確率分布関数の例を図
１０（ａ）（ｂ）（ｃ）に示す。図１０（ａ）では、N=
10⁴ [ 個] 、k=10[ ブロック] として、Φ(x) として正
規分布累積関数を用い、標準偏差をσとして横軸である
しきい値の偏差を正規化して示している。実線がトラン
ジスタ数10⁴ 個の各ブロックの確率密度関数I ₁(x) 、
点線がトランジスタ数10⁵ 個のブロック全体の確率密度
関数I ₂ (x) を示している。図１０（ａ）から明らかな
ように、N が増加すると、しきい値からの偏差の分布が
より大きい値側へシフトする。一方、N 個のトランジス
タで形成される回路ブロックのしきい値の最低値の累積
分布関数をI ₃ (x) とすると、以下の式で与えられる。

【００９２】

【数４】 また、k ブロック合わせた場合のしきい値の最低値の累
積分布関数をI ₄ (x)とすると、以下の式で与えられ
る。

【００９３】

【数５】

【００９４】I ₃ (x) とI ₄ (x) は、図１０（ａ）の例
では、I ₁ (x) とI ₂ (x) とを、それぞれ横軸を反転し
た分布となる。このようにして、図１０（ｂ）のような
しきい値の最高値および最低値の確率分布関数を得るこ
とができる。この時、ブロック分割しない場合、つま
り、図１０（ｂ）では10⁴ [ 個トランジスタ]*10[ ブロ
ック]=10⁵ [ 個トランジスタ] の最高値と最低値との広
がりが、10⁴ [ 個トランジスタ] の最高値と最低値との
広がりよりも大きくなる。

【００９５】手順（２） I ₁ (x) 、I ₂ (x) 、I ₃ (x) およびI ₄ (x) の確率の
典型値、例えば、50%累積度数を与えるしきい値偏差x ₁
,x₂ ,x₃ およびx ₄ を計算する。つまり、I₁ (x₁ )=0.
5 となるx ₁ を計算し、他のx ₂ ,x₃ およびx ₄ につい
ても同様に計算する。

【００９６】例えば、図１０（ａ）の例では、x ₁ は2.
81σ、x ₃ は−2.81σ、x ₂ は3.18σ、x ₄ は−3.18σ
となる。確率の典型値としては最尤値として考えられる
他の値でもよく、例えば、確率密度関数の最大値を与え
る値を用いても構わない。

【００９７】手順（３） 分割したブロック全体でしきい値の最高値を与えるブロ
ックを考える。ここで、このブロックでのしきい値の最
高値および最低値の確率分布は、図１０（ｃ）の実線の
ようになる。このブロックでは、しきい値の最高値と最
低値に相関がないため、最高値はI ₂ (x) の与える分布
を示し、最低値はI ₃ (x) の与える分布を示す。そこ
で、δ=(x ₂ +x₃ )/2 だけこのブロック内のトランジス
タのしきい値を下げて図１０（ｃ）の点線のようにすれ
ば、しきい値の最高値と最低値の平均値は、他のブロッ
クのしきい値平均値と一致し、最高および最低しきい値
の分布が平均しきい値に対してほぼ対称な広がりを持
つ。同様のしきい値制御を、しきい値最低値を与えるブ
ロックについて、δ'=−(x₁ +x₄ )/2 だけしきい値を上
昇させれば、全ブロックのしきい値の最大値と最低値の
差は、( δ+ δ')程度減少することができる。これは、
しきい値の最高値と最低値との幅が、図１０（ｂ）の破
線から図１０（ｃ）の破線へと、減少していることから
も明らかである。

【００９８】ここで、図１０（ａ）の例では、δ= δ'=
0.185 σとなり、回路ブロック12のトランジスタの平均
しきい値から、回路ブロック13のトランジスタの平均し
きい値を引いた差δ、回路ブロック11のトランジスタの
平均しきい値から、回路ブロック12のトランジスタの平
均しきい値を引いた差δ' を0.185 σに設定するよう
に、基板バイアスを制御すればよい。

【００９９】ここで、図１０（ｃ）より、補正後のトラ
ンジスタのしきい値の最大値および最小値の確率分布
は、全ブロックのトランジスタのしきい値の最大値およ
び最小値の確率分布に比べて、それぞれ、最大値につい
てはδだけしきい値が小さく、最小値については、δ'
だけしきい値が大きい分布となる。よって、しきい値の
分布が、x ₂ −δとx ₄ + δ' の範囲に入るブロックは
しきい値を中心値から補正する必要がなく、図８の電源
15と接続すればよい。

【０１００】図１０（ａ）の分布の場合、この確率は、
I ₁ (x₂ −δ)* I₃ (x₄ + δ')=64%となり、図８の他の
電源14または16に接続されるブロックの確率は、高々18
% 以下である。よって、図８の電源15に接続されるブロ
ックのウェル面積が、他の電源14または16と接続される
ブロックのウェル面積よりも大きくなる。また、ブロッ
クの容量、およびウェルからのリーク電流は、ウェル面
積が大きいほど一般的に大きくなる。よって、電源の駆
動能力もこの確率に比例して決めればよく、電源15の電
流駆動能力が、他の電源14または16の電流駆動能力より
も大きくなる。

【０１０１】なお、それぞれの回路ブロックのしきい値
分布は、本実施例のしきい値補正回路のヒューズ10の切
断、非切断の選択を決定するまでに測定されているの
で、基板バイアスを変化させた場合の、各ブロックのし
きい値最低値、しきい値最高値、しきい値平均値を推定
することが可能である。よって、例えば、式(1) で示す
全ブロックのサブスレッショルドリークの和のように、
最適化したい条件の評価関数を与えれば、実施例1 の手
順に従って、しきい値を最適化することが可能である。

【０１０２】図８のしきい値設定ブロック19は、具体的
には図１１のように実現すればよい。図１１に示す、し
きい値下限モニタ回路17とは、MISFETのしきい値がある
設定下限より低い場合にhighを出力する回路であり、し
きい値の上限モニタ回路とは、MISFETのしきい値がある
設定上限より高い場合にhighを出力する回路である。こ
れらは、例えば、Tadahiro Kuroda et al., IEEE Journ
al of Solid-State Circuits, Vol.31, No.11. Novembe
r 1996の1773頁のFig.5 に開示されているLeakage curr
ent monitor 回路で作成することができ、設定しきい値
とFig.5 のトランジスタ幅W1,W2 を設定することによっ
て決めればよい。

【０１０３】ここで、設定しきい値をV _set として、V
₁₅の電源に接続されたしきい値設定回路の設定上限をV
_set とV _set + δ' との間、典型的にはV _set + δ'/2
と取ればよい。また、V ₁₅の電源に接続されたしきい値
設定回路の設定下限をV _setとV _set −δとの間、典型
的にはV _set −δ/2と取れば良い。ここで、V ₁₅の中心
しきい値V _set に近い方がしきい値の精度が上がるが、
上限と下限の幅が狭くなるので、回路のフィードバック
の安定性が問題となり、最適幅Δがある。

【０１０４】一方、V ₁₄の電源に接続されたしきい値設
定回路のしきい値設定上限および下限は、中心しきい値
をV _set + δ' として、前述のΔの幅で設定すればよ
い。例えば、典型的には、しきい値上限は、V _set +
δ'+δ'/2 、しきい値下限はV _set + δ'/2 と取ればよ
い。

【０１０５】さらに、V ₁₆の電源に接続されたしきい値
設定回路のしきい値設定上限および下限は、中心しきい
値をV _set −δとして、前述のΔの幅で設定すればよ
い。例えば、典型的には、しきい値上限は、V _set −δ
/2、しきい値下限はV _set −δ−δ/2と取ればよい。

【０１０６】図１１において、しきい値下限モニタ回路
およびしきい値上限モニタ回路の出力は、高周波リング
オシレータ回路と低周波リングオシレータ回路の発振制
御入力に接続されている。高周波リングオシレータ回路
は、しきい値が、しきい値下限モニタ回路の設定値より
も低い場合に動作し、設定しきい値になるよう基板バイ
アスを高速で昇圧する。

【０１０７】低周波リングオシレータ回路は、しきい値
が、しきい値下限モニタ回路の設定値よりも高く、か
つ、しきい値上限モニタ回路の設定値よりも低い場合に
動作し、範囲内では低電力で接続した回路ブロック11,1
2 または13のウェルからのリーク電流を補う働きを持
つ。これらオシレータ動作、および基板バイアス回路ブ
ロック14,15,16のオシレータ回路およびチャージポンプ
回路については、前述のTadahiro Kuroda et al., IEEE
Journal of Solid-State Circuits, Vol.31, No.11. N
ovember 1996 1770〜1778頁に記載されている回路を用
いればよい。

【０１０８】さらに、図１１では、すべての基板バイア
ス電源で、しきい値が設定上限および下限に入った場合
に、１つのAND ゲートを使って20ノードにhighが得られ
るようになっている。従来例にないこの出力を、例え
ば、回路ブロック11、12' 、12'',12'''および13内に形
成されたゲーテドクロック発生回路の制御入力に用いる
ことにより、しきい値ばらつきの小さい実施例の規格で
設計した論理回路の同期動作を安定に行うことができ
る。

【０１０９】本実施例にはよれば、しきい値設定回路の
設定しきい値があらかじめ与えられているので、個々の
トランジスタのしきい値の分布を測定した後、そのデー
タを用いてしきい値をあわせ込むトリミングが必要がな
く、配線ヒューズの接続または非接続にすればよい。よ
って、トリミングに必要なしきい値電圧設定の広いアナ
ログ回路面積が不要となり、短時間でしきい値電圧を設
定することができる。

【０１１０】また、基板バイアス回路を複数のウェルで
共有しているので、共有していない場合に比べ、ウェル
と基板バイアス回路との配線数、および、ヒューズの数
を減少させることができ、配線面積およびヒューズ面積
を縮小し、基板バイアス回路とウェル位置とのレイアウ
トの自由度が増す。

【０１１１】また、基板バイアス電源14,15 および16の
出力がすべて設定範囲になっていることを示すactive e
nable 出力が出力されているので、基板バイアス電源に
接続される負荷容量の大きさに依らず、安定な回路動作
を実現のタイミング範囲を保証できる。

【０１１２】また、回路ブロックの分割数、および基板
バイアス回路の数を与えれば、回路を作成しなくても確
率論によってしきい値の分布をシミュレーションするこ
とが可能となる。よって、最適化するまでの時間を回路
試作を経ずに短縮できる。

【０１１３】また、本実施例の制御方式では、しきい値
の最高値と最低値とを対称に補正を行っている。よっ
て、補正後のしきい値の平均値は、全ブロックで平均す
ると、補正前の平均しきい値と等しく、しきい値ばらつ
きだけを削減している。よって、しきい値変更に伴う回
路設計の変更の必要やサブスレッショルドリーク電流の
全回路での和が増加することが無い。また、確率によっ
て、それぞれの基板バイアス電源に接続される回路面積
を推測することができ、あらかじめ基板バイアス回路の
キャパシタやダイオードの面積を決定および設計するこ
とができる。よって、基板バイアス電源回路の面積をあ
らかじめ最適化でき、消費電力を抑えることができる。

【０１１４】（実施例４）本実施例では、トランジスタ
を二次元アレイ状に稠密に形成し、配線によって複数の
論理回路を実現した、いわゆるSea-of-gate(SOG)ゲート
アレイ構造における実施例2 および3 を実現する回路を
示す。ここでは、本ゲートアレイ構造では、実回路の配
線領域がゲート上に任意に形成され、かつ、実トランジ
スタに使用される稠密に配置された任意の位置のトラン
ジスタのしきい値を測定する必要がある。一方、配線領
域と基本セル領域とが分けられたゲートアレイやスタン
ダードセル構造では、測定用の配線を、前記配線領域に
配置することができるため、しきい値を測定する配線構
造を本SOG ゲートアレイ構造よりも容易に形成すること
ができることは言うまでもない。

【０１１５】図１２に、SOG ゲートアレイの配線の下の
構造を示す。また、図１４に、本実施例のウェル構造お
よび、測定用に配置したウェルへの配線構造を示す。図
１４では、図１２のウェル構造を内含するようになって
いるが、ウェル構造を明確に見せるために、一部トラン
ジスタ構造を省略して記す。

【０１１６】ここで、図１２のA-A'断面を図１５（ａ）
に、図１４のB-B'断面を図１５（ｂ）に、図１４のC-C'
断面を図１５（ｃ）に示す。本実施例では、２つのMISF
ETが直列接続された構造で、それぞれn 型MISFETとp 型
MISFETが一組向かい合った最小単位とするCMOSのゲート
アレイを形成している。

【０１１７】図１２、図１３、図１４および図１５にお
いて、支持基板38は、例えば、ボロンまたはインジウム
を10¹⁴〜10¹⁸cm^-3ドープしたシリコンからなるp 型半導
体で形成され、支持基板38の中に砒素またはリンを10¹⁴
〜10¹⁸cm^-3ドープして形成したn 型ウェル領域33' 形成
されている。これらは、支持基板38と電気的に接続され
たp 型領域によって、互いに電気的に分離されている。
さらに、n 型領域３３’に囲まれるようにボロンまたは
インジウムを１０^１４〜10¹⁸cm^-3ドープしたp 型ウェル
34が複数形成されている。このp 型ウェル領域34は、支
持基板38および隣接するp 型ウェル領域34とは、n 型ウ
ェル領域33' によって電気的に分離されている。これら
p 型ウェル34によって、n 型MISFET の基板電極を形成
している。また、ここで、p 型ウェル34のp 型電極領域
として36が、p 型ウェル34に少なくとも１つ活性領域に
形成されている。これらp 型ウェル34は、複数のn 型MI
SFET、例えば、図１２ではトランジスタQn1 、トランジ
スタQn2 、トランジスタQn3 およびトランジスタQn4 の
基板電極を形成している。

【０１１８】また、前記n 型ウェル領域33' に隣接して
形成されたp 型領域38内に、砒素またはリンを10¹⁴〜10
¹⁸cm^-3ドープして形成したn 型ウェル33が複数個形成さ
れている。これらn 型ウェル33は、支持基板38と電気的
に接続されたp 型領域によって、互いに電気的に分離さ
れ、複数のp 型MISFET、例えば、図１２ではトランジス
タQp1 およびトランジスタQp2 の基板電極を形成してい
る。つまり、本実施例構造は、いわゆる三重ウェル構造
であり、n 型層33' と33を同時形成することで、工程数
を減少できることは、自明である。また、n 型ウェル33
およびp 型ウェル34のいずれも支持基板38と電気的に分
離され、独立に電圧を印加することができる。また、こ
れらウェルは、紙面上下方向に、それぞれ2 トランジス
タを含み、交互に配置されることが、n 型MISFETとp 型
MISFETとの隣接数を多くしCMOS回路を形成しやすくする
のに望ましい。

【０１１９】ウェル33および34に１つに対して、MISFET
は複数形成されている。図１２、図１３、図１４では、
１つのウェルに対してそれぞれ4 つまたは2 つ形成した
例を示しているが、さらに多く形成しても構わない。ま
た、これら個々のトランジスタ領域の周囲は、例えばシ
リコン酸化膜からなる絶縁膜8 が素子分離膜として形成
されている。さらに、MISFET上部には、例えば、シリコ
ン酸化膜からなる層間絶縁膜7 が形成されている。

【０１２０】ここで、１つのp 型半導体ウェル領域34に
形成された隣接するn 型MISFET Qn1 およびQn2 は、例
えば、10¹⁹cm^-3以上P またはAsを添加した深さ0.5um 以
内のn 型半導体領域からなるソース電極およびドレイン
電極領域31によって、ソースとドレインを共有してい
る。さらに、10¹⁹cm^-3以下のp 型不純物添加からなる領
域34が、ゲート電極32とゲート絶縁膜9 を挟んで形成さ
れ、n 型MISFETのチャネル領域となっている。また、こ
のゲート電極32の両側には、n 型ソース電極およびドレ
イン電極領域31が形成されている。

【０１２１】さらに、１つのn 型半導体ウェル領域33に
形成された隣接するp 型MISFET Qp1 およびQp2 は、例
えば、10¹⁹cm^-3以上B を添加した深さ0.5um 以内のp 型
半導体領域からなるソース電極およびドレイン電極領域
によって、ソースとドレインを共有している。さらに、
10¹⁹cm^-3以下のn 型不純物添加からなる領域33が、ゲー
ト電極32とゲート絶縁膜9 を挟んで形成され、p 型MISF
ETのチャネル領域となっている。また、このゲート電極
32の両側には、p 型ソース電極およびドレイン電極領域
が形成されている。

【０１２２】ここで、ゲート電極32は、しきい値を制御
するために、p 型MISFETとn 型MISFETで異なる導電型を
有する半導体であってもよい。具体的には、p 型MISFET
のゲート電極としては、10¹⁹cm^-3以上B を添加したポリ
シリコン電極であり、n 型MISFETのゲート電極として
は、10¹⁹cm^-3以上P またはAsを添加したポリシリコン電
極であればよい。

【０１２３】ここで、図１２のように、n 型MISFETおよ
びp 型MISFETは隣接して向かい合ったアレイ状に形成さ
れることが、金属配線の結線によって多段のCMOS論理回
路を形成するには望ましい。例えば、図１２では、トラ
ンジスタQn1 およびトランジスタQn2 のn 型MISFETアレ
イと相補的に組み合わせて用いるトランジスタは、トラ
ンジスタQp1 およびトランジスタQp2 のｐ型MISFETアレ
イとなる。

【０１２４】図１２で、29は、２つの直列接続されたト
ランジスタで共有するソース領域またはドレイン領域31
に形成されたコンタクトの形成位置を示し、28は、２つ
の直列接続されたトランジスタで共有されないソース領
域またはドレイン領域31に形成されたコンタクトの形成
位置を示す。また、27は、ゲート電極32に形成されたコ
ンタクトの形成位置を示す。これらは、設計ルールによ
ってあらかじめ決まった位置に形成され、開口するか否
かは、回路設計によって決定される。

【０１２５】ここで、ゲートアレイ構造では、回路設計
から製品完成までの時間短くするために、トランジスタ
領域の構造は共通にし回路設計の前にあらかじめ作って
おき、コンタクトおよび配線という上部構造を個々の回
路用にパターン設計することによって、論理回路を形成
する。よって、前記コンタクト27,28,29は、使用するト
ランジスタの機能によって、開口されるか否かが変化す
る。本実施例に特徴的なことは、使用するトランジスタ
ブロックのそれぞれのソースドレイン領域31に対して、
コンタクト28を少なくとも１つ開口する条件を加えるだ
けで、実回路の配線レイアウトに依らず使用するトラン
ジスタブロックすべてのしきい値を測定できることにあ
る。この際、コンタクト29の開口および非開口は関係な
い。

【０１２６】さらに、本実施例に特徴的なことは、隣接
する同じ導電性のウェルが、個々にチャネル領域4 と電
気的に分離され、独立に基板バイアス印加が可能となっ
ていることである。例えば、図１５（ｂ）では、２つの
p 型ウェル領域34がn 型領域33' によって電気的に分離
されており、図１５（ｃ）では、２つのn 型ウェル領域
33がp 型領域38によって電気的に分離されている。従来
のゲートアレイ構造では、このような紙面左右方向のウ
ェルの分離はなされていない。このようにすることによ
り、左右方向にもブロック分割を可能とし、しきい値補
正が必要な回路ブロックに、他の隣接する回路ブロック
と独立に基板バイアス電圧を印加することができ、しき
い値ばらつきを低減することができる。

【０１２７】さらに、本実施例に特徴的なこととして、
導電性の同じトランジスタアレイの配列方向と垂直な方
向に、個々のウェル電極を接続する測定用ウェル配線が
ゲート電極材を用いて形成されていることである。これ
を、図１２を用いて説明する。図１２において、紙面上
下方向に、n 型ウェルに素子分離8 が形成されず露出し
た領域36が形成されている。さらに、領域36の紙面上下
方向に隣接して、ゲート電極35が形成されている。ま
た、ゲート電極35の両端には、コンタクト27' が形成さ
れ、領域36の両端にはn 型ウェルに対するコンタクト40
が形成されている。ここで、しきい値分布を測定する時
には、図１３のように、隣接する配線コンタクト27' と
コンタクト40とを配線30によって結線する。これによ
り、紙面上下方向のn 型ウェル33が接続され、共通に基
板バイアス電圧を印加することができる。この際、図１
４のように、紙面左右方向には、ウェルを分離して形成
することによって、隣接するn ウェルおよび隣接するp
ウェルと異なるバイアスを印加することが可能となる。
図１４では、例として２つの測定用ウェル配線を示し、
それぞれ、V _nwell1、V _nwell2の異なる電圧印加ができ
るウェル配置を示している。

【０１２８】一方、図１２において、紙面上下方向に、
p 型ウェルに素子分離8 が形成されず露出した領域37が
形成されている。さらに、領域37の紙面上下方向に隣接
して、ゲート電極35' が形成されている。また、ゲート
電極35' の両端には、コンタクト27' が形成され、領域
37の両端にはp 型ウェルに対するコンタクト41が形成さ
れている。ここで、しきい値分布を測定する時には、図
１３のように、隣接する配線コンタクト27' とコンタク
ト41とを配線30' によって結線する。これにより、紙面
上下方向のp 型ウェル34が接続され、共通に基板バイア
ス電圧を印加することができる。

【０１２９】次に、図１３に、実施例２の図３（ａ）に
示した測定回路の配線レイアウト例を、黒太線で囲まれ
た領域で示す。ここで、例えば、配線としては、Cu、A
l、AlCu、AlCuSiではなく、コンタクト埋め込みに用い
るW やTiN 、Ti、TaN 、TaW 、WSi 、CoSi、TiSiなどの
高融点金属やシリサイドを全面堆積し、配線に加工して
用いることができる。図１３のレイアウトでは、ゲート
電極とトランジスタ領域との幅の間隔以上の配線間隔で
形成することができる。

【０１３０】ここで、配線21はトランジスタQn1 の共有
されていないソースまたはドレイン電極31とコンタクト
28を介して接続されている。また、配線23は、トランジ
スタQn1 のゲート電極27にコンタクト27を介して接続さ
れている。さらに、配線22はトランジスタQn2 の共有さ
れていないソースまたはドレイン電極31とコンタクト28
を介して接続され、さらに、トランジスタQn2 のゲート
電極27にコンタクト27を介して接続されている。

【０１３１】これらは、21を図３（ａ）の回路のノード
１と考え、22を図３（ａ）の回路のノード2 と考え、23
を図３（ａ）の回路のノード3 と考えれば、実施例１の
手続きにしたがってトランジスタQn1 およびトランジス
タQn2 のしきい値を測定することができる。

【０１３２】さらに、配線21,22,23によって、トランジ
スタQn1 およびトランジスタQn2 に、紙面左右方向に隣
接して形成されたトランジスタのしきい値をすべて測定
することができる。ここで、使用しないトランジスタに
ついては、コンタクト28が形成されていないので、配線
には接続されずしきい値は測定されない。よって、これ
らの使用しないトランジスタからくる電流増加やノイズ
がなく、使用するトランジスタを選択してより精度よく
測定ができる。また、この場合、トランジスタQn1 とト
ランジスタQn2 との間に形成されたソースドレイン上の
コンタクト29の有無には、配線接続は影響を受けない。
よって、本構造では、実際、使用するトランジスタブロ
ックのそれぞれのソースドレイン領域31に対して、コン
タクト28を少なくとも１つ開口する条件を加えるだけ
で、形成する回路でのコンタクト28および29を形成した
状態で、配線を形成することができる。

【０１３３】また、21を図３（ａ）の回路のノード１と
考え、26' を図３（ａ）の回路のノード2 と考え、25'
を図３（ａ）の回路のノード3 と考えれば、実施例１の
手続きにしたがってトランジスタQn3 およびトランジス
タQn4 のしきい値を測定することができる。さらに、24
を図３（ａ）の回路のノード１と考え、23を図３（ａ）
の回路のノード2 と考え、22を図３（ａ）の回路のノー
ド3 と考えれば、実施例１の手続きにしたがってトラン
ジスタQp1 およびトランジスタQp2 のしきい値を測定す
ることができる。さらに、24を図３（ａ）の回路のノー
ド１と考え、25を図３（ａ）の回路のノード2 と考え、
26を図３（ａ）の回路のノード3 と考えれば、実施例１
の手続きにしたがってトランジスタQp1 およびトランジ
スタQp2の紙面下に隣接して形成されたp 型MISFETトラ
ンジスタアレイのしきい値を測定することができる。こ
こで、21' 配線は21配線と繰り返しパターンにおいて等
価な配線であり、25' 配線も25配線と等価であり、26'
配線も26配線と等価であり、同じように駆動すればよ
い。

【０１３４】以上のように、3 本の配線を規則的に繰り
返して用いることにより、図１３の紙面上下方向に隣接
するトランジスタのしきい値をそれぞれ分離してすべて
測定することができる。これら配線21,22,23,24,25,26,
21',25',26' 、およびトランジスタアレイは、図１３の
左右方向および上下方向に延長して繰り返し形成するこ
とが可能であり、前記配線の接続パッド端子は、左右方
向に延長した配線上に形成することができる。

【０１３５】一方、図１４から、それぞれのウェルに対
するバイアス電圧を加える接続パッド端子は、紙面上下
方向に延長した配線上に形成することができる。よっ
て、2次元配置されたトランジスタアレイのしきい値ば
らつきをウェルの分離されたブロックごとで桝目状に分
離して、すべて測定することができる。

【０１３６】本回路のしきい値補正に必要なウェルバイ
アス配線は、ウェルの電圧を一定に保つために、従来構
造でも図１３の左右方向に形成された配線として存在
し、本実施例のウェルバイアスもこの配線を用いれば容
易に実現できる。例えば、右方向と左方向からの配線を
分離すれば、２つのブロックに分けて異なる基板バイア
スを印加することが可能である。

【０１３７】一ブロックに含まれるトランジスタ数をm
とすると、個々のトランジスタのしきい値を補正する場
合よりも、ウェルに対する配線数を1/m に減少できる。
図１６、図１７に本実施例の変形例を示す。

【０１３８】本変形例では、実施例１とほぼ同一である
が、CMOS回路形成で対となるトランジスタQn1 およびト
ランジスタQn2 と、トランジスタQp1 およびトランジス
タQp2 とのゲートコンタクトの位置が離れて形成されて
いる点が異なっている。このような配置のSOG ゲートア
レイ構造においても、図１６の配線層下の構造、およ
び、図１７の測定用配線層のレイアウトを用いることに
よって、実施例４と同様に測定回路レイアウトを形成す
ることが可能である。

【０１３９】しきい値の測定法については、例えば、2
4' を図３（ａ）の回路のノード１と考え、23' を図３
（ａ）の回路のノード2 と考え、22' を図３（ａ）の回
路のノード3 と考えれば、実施例１の手続きにしたがっ
て、トランジスタQn3 およびトランジスタQn4 のしきい
値を測定することができる。他のトランジスタについて
も、実施例４の手順で測定可能である。

【０１４０】ここで、本変形例では、斜めの配線パター
ンを用いることによって、図１７のように、配線間のデ
ザインルール余裕をｘ〜( ゲート長+Qn1とQn2 に挟まれ
たソースドレイン長)/２^0.5 まで広げることができる。
これにより、実施例４よりも広いデザインルールで、測
定用の配線層を形成することができる。

【０１４１】本実施例によると、Sea of Gate(SOG)のゲ
ートアレイ構造に対し、配線層が一層でしきい値測定が
可能なトランジスタアレイ形成ができる。さらに、しき
い値を測定する配線構造は、個々のゲートアレイの使用
の有無に依らず同一のパターンで形成することができ
る。よって、配線構造をゲートアレイの回路作成以前に
決定することができ、同一のリソグラフィパターンを用
いることができるため、安価で測定からしきい値補正ま
での時間を短縮することが可能となる。

【０１４２】また、本測定回路構造では、しきい値を測
定する配線の電流密度が増加する問題を回避することが
できる。よって、測定回路構造として、従来より配線抵
抗が高い構造を用いても、複数個のトランジスタのしき
い値を安定に測定することができる。よって、例えば、
図３（ａ）の配線として、銅やアルミニウムではなく、
コンタクト埋め込みに用いるタングステンやTiN 、Ti、
TaN 、TaW 、WSi 、CoSi、TiSiなどの高融点金属やシリ
サイドを全面堆積し、配線に加工して用いることによっ
て、より、AlやCuなどレジストとのエッチング選択性を
得るのが困難な金属よりも小さい最小加工寸法でしきい
値測定用の配線を形成できる。例えば、図１２の配線構
造で、W による配線を用いた場合には、異方性エッチン
グが容易となるため、一般に、銅やアルミ配線の1/2 以
下の作成寸法で測定トランジスタアレイを形成すること
ができ、図１３および図１４の配線は容易に実現でき
る。

【０１４３】また、測定後、測定配線層をCMP またはエ
ッチバックによって取り除くことによって、従来と同等
にコンタクトプラグを形成することができる。そこで、
コンタクトプラグ形成後の配線プロセスは従来と同じプ
ロセスを用い、同じパターンを用いればよい。よって、
本測定回路を形成したことにより、最終的な配線構造に
は変更を加えることなく形成することができ、集積化に
ともなう構造設計寸法の変更も必要ない。

【０１４４】また、全く使用しないゲートアレイのトラ
ンジスタブロックのしきい値を測定することなしに、使
用するゲートアレイのトランジスタのしきい値を測定す
ることができる。よって、より、実回路に即したしきい
値分布が得られ、測定トランジスタ数も減少するので、
測定時間を短くし、測定精度を向上させることができ
る。

【０１４５】また、CMOSのゲートアレイを考えた場合、
回路設計の修正は、基板バイアスを印加できるようにす
る三重ウェルへの対応だけであり、論理設計およびさら
に高位設計の変更は不要である。よって、現状のゲート
アレイから設計変更に伴う作業の発生が少なく、容易に
実施することができる。

【０１４６】また、回路ブロックのウェルを分割し、並
列に接続したトランジスタアレイでも、個々のしきい値
の分布をとることができる。よって、図１４のようにブ
ロックのウェルを分割することによって、実デバイスを
用いたチップ内でのしきい値分布の二次元マップを形成
することが可能となる。

【０１４７】また、ゲートアレイ構造では、トランジス
タQn1 とトランジスタQn2 に共有されたソースドレイン
電極の容量C があらかじめ一定値に決まっている。この
ため、しきい値測定の電流ステップが一定値となり、よ
り、精度良くしきい値を求めることができる。

【０１４８】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、絶縁膜の形成法として
は、熱酸化による酸化膜形成法、30keV 程度の低加速エ
ネルギーで酸素を注入した酸化膜を形成してもよいし、
絶縁膜を堆積する方法で形成してもよいし、シリコン窒
化膜を堆積する方法、これらを組み合わせてもよい。特
に膜9 については、シリコンオキシナイトライド膜を用
いても構わない。また、素子分離膜や絶縁膜形成法自身
は、シリコンをシリコン酸化膜やシリコン窒化膜に変換
するこれら以外の方法、例えば酸素イオンを堆積したシ
リコンに注入する方法や、堆積したシリコンを酸化する
方法を用いてもかまわない。また、もちろん、この絶縁
膜、特に、ゲート絶縁膜9 には、チタン酸ストロンチウ
ムやチタン酸バリウム、チタン酸ジルコニウム鉛などの
強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜
を用いることもできる。

【０１４９】実施例としては、半導体層38としてｐ型Ｓ
ｉ基板を想定したが、代わりにｎ型Ｓｉ基板やＳＯＩ基
板のSOI シリコン層、ＧａＡｓ基板、ＩｎＰ基板を用い
ても良い。また、n 型MISFETではなくp 型MISFETに適用
してもよく、その場合、上述の実施例のn 型をp 型、p
型をn 型と読み替え、さらに、ドーピング不純物種のA
s、P 、SbをIn、B のいずれかと読み替え、イオン注入
の場合にはAs、P 、SbをIn、B 、BF₂ のいずれかと読み
替えればよい。さらに、層38は ＳｉＧｅ混晶、ＳｉGe
Ｃ混晶を用いることができる。

【０１５０】ゲート電極32,35,35' は、単結晶シリコ
ン、多結晶シリコン、ポーラスシリコン、アモルファス
シリコン、ＳｉＧｅ混晶、ＳｉGeＣ混晶、ＧａＡｓ、
Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄの金属あるい
はそのシリサイドを用いることもできる。また、これら
の積層構造にしてもよい。その他、本発明の要旨を逸脱
しない範囲で、様々に変形して実施することができる。

【０１５１】

【発明の効果】以上詳述したように、本発明の構造を用
いれば、配線レイアウトの大幅な変更および回路面積の
大幅な増大なしに、しきい値を測定するトランジスタア
レイを形成することができ、さらに、しきい値補正に必
要な配線数および回路面積の増大量を減らすことができ
る。また、複数のトランジスタのしきい値のばらつきを
補正する際、ばらつき幅を効果的に抑制することが可能
となる。

【図面の簡単な説明】

【図１】 発明の動作原理を説明する図

【図２】 回路ブロック分割によるしきい値最高値の低
減を示す図

【図３】 本発明の回路図、タイミングチャート、回路
ブロックの電流成分の電圧依存性を示す図。

【図４】 本発明の電流成分の電圧依存性を示す図

【図５】 本発明のタイミングチャート、回路ブロック
の電流成分の電圧依存性を示す図

【図６】 本発明のタイミングチャート、回路ブロック
の電流成分の電圧依存性を示す図

【図７】 本発明の回路図

【図８】 本発明の回路を説明する図

【図９】 本発明の回路のヒューズアレイの回路図

【図１０】 本発明のしきい値補正の方法を説明する図

【図１１】 本発明のしきい値設定回路ダイアグラム

【図１２】 本発明の配線層下の構造図

【図１３】 本発明の配線構造図

【図１４】 本発明のｗｅｌｌ及び測定用ｗｅｌｌの構
造図

【図１５】 本発明のｗｅｌｌ及び測定用ｗｅｌｌの断
面構造図

【図１６】 本発明の配線層下の構造図

【図１７】 本発明の配線構造図

【図１８】 従来のしきい値を測定するトランジスタア
レイ

【符号の説明】

１…ノード ２…ノード ３…ノード ４…回路ブロック ５…ノード １０…ヒューズ １１…回路ブロック １２…回路ブロック １３…回路ブロック １４…基板バイアス電源 １５…基板バイアス電源 １６…基板バイアス電源 １７…しきい値モニタ回路 １８…ヒューズアレイ １９…しきい値設定ブロック ２０…active enable 出力

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV15 BB02 BG02 BG05 BG09 CA04 CA05 CD04 CD18 DF14 DT12 EZ14 EZ15 EZ20 5F048 AB02 AC03 BB06 BB07 BB14 BE02 BE09 BF06 BF07 BG14 5F064 AA03 BB01 CC10 CC12 DD22 DD35 DD39 EE34 EE35 EE51 FF08 FF26

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された、 複数個のMISFETで共有された第一の基板導電体領域と、 複数個のMISFETで共有された第二の基板導電体領域と、 複数個のMISFETで共有された第三の基板導電体領域と、 前記第一の基板導電体領域に出力を接続された第一の電
   源ノードと、 前記第二の基板導電体領域に出力を接続された第二の電
   源ノードと、 前記第三の基板導電体領域に出力を接続された第三の電
   源ノードとを具備し、 前記複数個のMISFETは同一の導電型を有し、 前記第一の基板導電体領域と、前記第二の基板導電体領
   域と、前記第三の基板導電体領域とは、互いに電気的に
   分離され、 前記第一の電源ノードの電圧は、前記第二の電源ノード
   の電圧よりも低く、前記第二の電源ノードの電圧は、前
   記第三の電源ノードの電圧よりも低く、前記第二の基板
   導電体領域の全面積は、前記第一の基板導電体領域の全
   面積よりも大きく、前記第二の基板導電体領域の全面積
   は、前記第三の基板導電体領域の全面積よりも大きいこ
   とを特徴とする半導体装置。
2. 【請求項２】前記第二の基板導電体領域は、複数個の基
   板導電体領域を含み、前記複数個の基板導電体領域は前
   記第二の電源ノードからの配線によって接続されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】前記第一の電源ノードを流れる電流の直流
   成分が、前記第二の電源ノードを流れる電流の直流成分
   よりも小さく、前記第三の電源ノードを流れる電流の直
   流成分が、前記第二の電源ノードを流れる電流の直流成
   分よりも小さいことを特徴とする請求項１に記載の半導
   体装置。
4. 【請求項４】前記MISFETは、しきい値が減少すると、ド
   レインのリーク電流が増加することを特徴とする請求項
   １に記載の半導体装置。
5. 【請求項５】半導体基板上に形成された、 複数個のMISFETで共有された第一の基板導電体領域と、 複数個のMISFETで共有された第二の基板導電体領域と、 第一の電源ノードと、 第二の電源ノードと 前記第一の基板導電体領域と前記第一の電源ノードとの
   間に形成された第一のヒューズ素子と、 前記第二の基板導電体領域と前記第二の電源ノードとの
   間に形成された第二のヒューズ素子と、 前記第一の基板導電体領域と前記第二の電源ノードとの
   間に形成された第三のヒューズ素子と、 前記第二の基板導電体領域と前記第一の電源ノードとの
   間に形成された第四のヒューズ素子とを具備し、 前記複数個のMISFETは同一の導電型を有し、 前記第一の基板導電体領域と前記第二の基板導電体領域
   とは、互いに電気的に分離され、 前記第三のヒューズ素子の抵抗は、前記第一及び第二の
   ヒューズ素子の抵抗よりも大きく、前記第四のヒューズ
   素子の抵抗は、前記第一及び第二のヒューズ素子の抵抗
   よりも大きいことを特徴とする半導体装置。
6. 【請求項６】半導体基板上に形成された、 第一のMISFETと第二のMISFETからなる回路ブロックと、 第一の電圧ノードと、 第二の電圧ノードと、 第三の電圧ノードとを具備し、 前記第一のMISFETのドレイン電極は前記第一の電圧ノー
   ドと接続され、前記第二のMISFETのソース電極と前記第
   一のMISFETのゲート電極は前記第二の電圧ノードに接続
   され、前記第二のMISFETのゲート電極は前記第三の電圧
   ノードに接続され、前記第一のMISFETのソース電極は前
   記第二のMISFETのドレイン電極に接続され、前記第一、
   第二及び第三の電圧ノードに前記回路ブロックが複数個
   接続されていることを特徴とする半導体装置。
7. 【請求項７】請求項６記載の半導体装置において、さら
   に第三の回路ブロックと、第四の電圧ノードと、第五の
   電圧ノードを具備し、 前記第四の電圧ノードの電圧は、前記第五の電圧ノード
   の電圧と異なり、前記第一の回路ブロックと前記第二の
   回路ブロックのトランジスタの基板電極は、前記第四の
   電圧ノードに接続され、前記第三の回路ブロックのトラ
   ンジスタの基板電極は、前記第五の電圧ノードに接続さ
   れることを特徴とする半導体装置。