JPH1079440A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH1079440A JPH1079440A JP8235343A JP23534396A JPH1079440A JP H1079440 A JPH1079440 A JP H1079440A JP 8235343 A JP8235343 A JP 8235343A JP 23534396 A JP23534396 A JP 23534396A JP H1079440 A JPH1079440 A JP H1079440A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＳＲＡＭのメモリセル構造を複雑化すること
なく、蓄積ノードの電荷量を増やす技術を提供する。 【解決手段】 半導体基板１の素子分離溝２の内部に多
結晶シリコン膜９などの導電膜を埋め込み、この素子分
離溝２の上部に酸化シリコン膜８を介して駆動用ＭＩＳ
ＦＥＴおよび負荷用ＭＩＳＦＥＴに共通のゲート電極１
０ｂの一部を配置することにより、多結晶シリコン膜９
と酸化シリコン膜８とゲート電極１０ｂとで容量素子Ｃ
2 を形成する。
なく、蓄積ノードの電荷量を増やす技術を提供する。 【解決手段】 半導体基板１の素子分離溝２の内部に多
結晶シリコン膜９などの導電膜を埋め込み、この素子分
離溝２の上部に酸化シリコン膜８を介して駆動用ＭＩＳ
ＦＥＴおよび負荷用ＭＩＳＦＥＴに共通のゲート電極１
０ｂの一部を配置することにより、多結晶シリコン膜９
と酸化シリコン膜８とゲート電極１０ｂとで容量素子Ｃ
2 を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＳＲＡＭ(Static
Random Access Memory) を有する半導体集積回路装置に
適用して有効な技術に関するものである。
置およびその製造方法に関し、特に、ＳＲＡＭ(Static
Random Access Memory) を有する半導体集積回路装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体記憶装置としてのＳＲＡＭは、ワ
ード線と一対の相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insul
ator Semiconductor Field Effect Transistor) とで構
成されたメモリセルを備えている。
ード線と一対の相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ(Metal Insul
ator Semiconductor Field Effect Transistor) とで構
成されたメモリセルを備えている。
【０００３】ＳＲＡＭのメモリセルのフリップフロップ
回路は、情報蓄積部として構成され、１ビットの情報を
記憶する。このメモリセルのフリップフロップ回路は、
一例として一対のＣＭＯＳ(Complementary Metal Oxide
Semiconductor) インバータで構成される。ＣＭＯＳイ
ンバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳＦ
ＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成され
る。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成さ
れる。
回路は、情報蓄積部として構成され、１ビットの情報を
記憶する。このメモリセルのフリップフロップ回路は、
一例として一対のＣＭＯＳ(Complementary Metal Oxide
Semiconductor) インバータで構成される。ＣＭＯＳイ
ンバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳＦ
ＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成され
る。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成さ
れる。
【０００４】フリップフロップ回路を構成する一対のＣ
ＭＯＳインバータの相互の入出力端子間は、一対の配線
（以下、局所配線という）を介して交差結合される。一
方のＣＭＯＳインバータの入出力端子には、一方の転送
用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯ
Ｓインバータの入出力端子には、他方の転送用ＭＩＳＦ
ＥＴのソース領域が接続される。一方の転送用ＭＩＳＦ
ＥＴのドレイン領域には相補性データ線の一方が接続さ
れ、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補
性データ線の他方が接続される。一対の転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極にはワード線が接続され、
このワード線によって転送用ＭＩＳＦＥＴの導通、非導
通が制御される。
ＭＯＳインバータの相互の入出力端子間は、一対の配線
（以下、局所配線という）を介して交差結合される。一
方のＣＭＯＳインバータの入出力端子には、一方の転送
用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯ
Ｓインバータの入出力端子には、他方の転送用ＭＩＳＦ
ＥＴのソース領域が接続される。一方の転送用ＭＩＳＦ
ＥＴのドレイン領域には相補性データ線の一方が接続さ
れ、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補
性データ線の他方が接続される。一対の転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極にはワード線が接続され、
このワード線によって転送用ＭＩＳＦＥＴの導通、非導
通が制御される。
【０００５】近年、この種のＳＲＡＭは、大容量化に伴
ってメモリセルの占有面積が縮小の一途を辿っている
が、メモリセルの占有面積が小さくなるとメモリセルの
蓄積ノード容量（蓄積ノードに寄生するｐｎ接合容量や
ゲート容量）も小さくなり、蓄積電荷量が減少する。
ってメモリセルの占有面積が縮小の一途を辿っている
が、メモリセルの占有面積が小さくなるとメモリセルの
蓄積ノード容量（蓄積ノードに寄生するｐｎ接合容量や
ゲート容量）も小さくなり、蓄積電荷量が減少する。
【０００６】その結果、半導体チップの表面に照射され
たα線に起因するメモリセルの情報反転（いわゆるα線
ソフトエラー）に対する耐性が低下し、メモリセルの安
定動作を確保することが困難となる。従って、メモリセ
ルの安定動作を低下させることなく微細化を促進するた
めには、蓄積ノードの電荷量を確保するための対策が不
可欠となる。
たα線に起因するメモリセルの情報反転（いわゆるα線
ソフトエラー）に対する耐性が低下し、メモリセルの安
定動作を確保することが困難となる。従って、メモリセ
ルの安定動作を低下させることなく微細化を促進するた
めには、蓄積ノードの電荷量を確保するための対策が不
可欠となる。
【０００７】従来、メモリセルの蓄積ノード容量を増や
す対策としては、例えばアイ・イー・ディー・エム(IED
M 1988 p.48 〜p.51 "A 25μm2 New Poly-Si PMOS Load
(PPL) SRAM Cell Having Excellent Soft Error Immuni
ty")などに記載があるように、メモリセルの上部に容量
素子を形成し、この容量素子を蓄積ノードと電気的に接
続する方式が周知である。
す対策としては、例えばアイ・イー・ディー・エム(IED
M 1988 p.48 〜p.51 "A 25μm2 New Poly-Si PMOS Load
(PPL) SRAM Cell Having Excellent Soft Error Immuni
ty")などに記載があるように、メモリセルの上部に容量
素子を形成し、この容量素子を蓄積ノードと電気的に接
続する方式が周知である。
【０００８】
【発明が解決しようとする課題】しかし、メモリセルの
上部に容量素子を形成する従来方式は、メモリセル構造
が複雑になるために、製造歩留まりが低下するといった
問題や製造コストが上昇するといった問題があることか
ら、この方式に代わる新たなソフトエラー対策が求めら
れている。
上部に容量素子を形成する従来方式は、メモリセル構造
が複雑になるために、製造歩留まりが低下するといった
問題や製造コストが上昇するといった問題があることか
ら、この方式に代わる新たなソフトエラー対策が求めら
れている。
【０００９】本発明の目的は、ＳＲＡＭのメモリセル構
造を複雑化することなく、蓄積ノードの電荷量を増やす
ことのできる技術を提供することにある。
造を複雑化することなく、蓄積ノードの電荷量を増やす
ことのできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】（１）本発明の半導体集積回路装置は、素
子分離溝を設けた半導体基板上に、一対の駆動用ＭＩＳ
ＦＥＴおよび一対の負荷用ＭＩＳＦＥＴからなるフリッ
プフロップ回路と一対の転送用ＭＩＳＦＥＴとでメモリ
セルを構成したＳＲＡＭを有しており、前記素子分離溝
の内部には導電材料が埋め込まれ、前記駆動用ＭＩＳＦ
ＥＴおよび前記負荷用ＭＩＳＦＥＴのそれぞれのゲート
電極と、前記ゲート電極の下部に設けた絶縁膜と、前記
素子分離溝の内部に埋め込まれた前記導電材料とで容量
素子が形成されている。
子分離溝を設けた半導体基板上に、一対の駆動用ＭＩＳ
ＦＥＴおよび一対の負荷用ＭＩＳＦＥＴからなるフリッ
プフロップ回路と一対の転送用ＭＩＳＦＥＴとでメモリ
セルを構成したＳＲＡＭを有しており、前記素子分離溝
の内部には導電材料が埋め込まれ、前記駆動用ＭＩＳＦ
ＥＴおよび前記負荷用ＭＩＳＦＥＴのそれぞれのゲート
電極と、前記ゲート電極の下部に設けた絶縁膜と、前記
素子分離溝の内部に埋め込まれた前記導電材料とで容量
素子が形成されている。
【００１３】（２）本発明のＳＲＡＭを有する半導体集
積回路装置の製造方法は、素子分離溝を設けた半導体基
板上に、一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用
ＭＩＳＦＥＴからなるフリップフロップ回路と一対の転
送用ＭＩＳＦＥＴとで構成されるＳＲＡＭのメモリセル
を形成する際、あらかじめ前記素子分離溝の内部に導電
材料を埋め込んだ後、前記導電材料の上部に絶縁膜を形
成し、次いで前記半導体基板上に前記駆動用ＭＩＳＦＥ
Ｔ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極を形成し、前記駆動用ＭＩ
ＳＦＥＴのゲート電極および前記負荷用ＭＩＳＦＥＴの
ゲート電極のそれぞれの一部を前記素子分離溝の上部に
配置する工程を含んでいる。
積回路装置の製造方法は、素子分離溝を設けた半導体基
板上に、一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用
ＭＩＳＦＥＴからなるフリップフロップ回路と一対の転
送用ＭＩＳＦＥＴとで構成されるＳＲＡＭのメモリセル
を形成する際、あらかじめ前記素子分離溝の内部に導電
材料を埋め込んだ後、前記導電材料の上部に絶縁膜を形
成し、次いで前記半導体基板上に前記駆動用ＭＩＳＦＥ
Ｔ、前記負荷用ＭＩＳＦＥＴおよび前記転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極を形成し、前記駆動用ＭＩ
ＳＦＥＴのゲート電極および前記負荷用ＭＩＳＦＥＴの
ゲート電極のそれぞれの一部を前記素子分離溝の上部に
配置する工程を含んでいる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものには同一の
符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものには同一の
符号を付し、その繰り返しの説明は省略する。
【００１５】図１は、本実施の形態のＳＲＡＭのメモリ
セルの等価回路図である。図示のように、本実施の形態
のＳＲＡＭのメモリセルは、一対の相補性データ線（デ
ータ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬ
との交差部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ
1,Ｑｄ2 、一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 およ
び一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 で構成されて
いる。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 はｎチャネル型で構成され、負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｐチャネル型で構成さ
れている。すなわち、このメモリセルは、４個のｎチャ
ネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴ
とを使った完全ＣＭＯＳ型で構成されている。
セルの等価回路図である。図示のように、本実施の形態
のＳＲＡＭのメモリセルは、一対の相補性データ線（デ
ータ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬ
との交差部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ
1,Ｑｄ2 、一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 およ
び一対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 で構成されて
いる。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 はｎチャネル型で構成され、負
荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 はｐチャネル型で構成さ
れている。すなわち、このメモリセルは、４個のｎチャ
ネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴ
とを使った完全ＣＭＯＳ型で構成されている。
【００１６】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 はＣＭＯＳインバータの一方を構成し、駆
動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 は
ＣＭＯＳインバータの他方を構成している。この一対の
ＣＭＯＳインバータの相互の入出力端子（蓄積ノード
Ａ、Ｂ）間は、一対の局所配線Ｌ1,Ｌ2 を介して交差結
合され、１ビットの情報を記憶する情報蓄積部としての
フリップフロップ回路を構成している。
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 はＣＭＯＳインバータの一方を構成し、駆
動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 は
ＣＭＯＳインバータの他方を構成している。この一対の
ＣＭＯＳインバータの相互の入出力端子（蓄積ノード
Ａ、Ｂ）間は、一対の局所配線Ｌ1,Ｌ2 を介して交差結
合され、１ビットの情報を記憶する情報蓄積部としての
フリップフロップ回路を構成している。
【００１７】上記フリップフロップ回路の一方の入出力
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ1 のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2 の
ドレイン領域はデータ線／ＤＬに接続されている。ま
た、フリップフロップ回路の一端は電源電圧（Ｖcc）に
接続され、他端は基準電圧（Ｖss）に接続されている。
電源電圧（Ｖcc）は例えば３Ｖであり、基準電圧（Ｖs
s）は例えば０Ｖ（ＧＮＤ電位）である。
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ1 のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2 の
ドレイン領域はデータ線／ＤＬに接続されている。ま
た、フリップフロップ回路の一端は電源電圧（Ｖcc）に
接続され、他端は基準電圧（Ｖss）に接続されている。
電源電圧（Ｖcc）は例えば３Ｖであり、基準電圧（Ｖs
s）は例えば０Ｖ（ＧＮＤ電位）である。
【００１８】上記回路の動作を説明すると、一方のＣＭ
ＯＳインバータの蓄積ノードＡが高電位（“Ｈ”）であ
るときは、駆動用ＭＩＳＦＥＴＱｄ2 がＯＮになるの
で、他方のＣＭＯＳインバータの蓄積ノードＢが低電位
（“Ｌ”）になる。従って、駆動用ＭＩＳＦＥＴＱｄ1
がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保
持される。すなわち、一対のＣＭＯＳインバータを交差
結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂ
の状態が保持され、電源電圧が印加されている間、情報
が保存される。
ＯＳインバータの蓄積ノードＡが高電位（“Ｈ”）であ
るときは、駆動用ＭＩＳＦＥＴＱｄ2 がＯＮになるの
で、他方のＣＭＯＳインバータの蓄積ノードＢが低電位
（“Ｌ”）になる。従って、駆動用ＭＩＳＦＥＴＱｄ1
がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ”）が保
持される。すなわち、一対のＣＭＯＳインバータを交差
結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂ
の状態が保持され、電源電圧が印加されている間、情報
が保存される。
【００１９】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（“Ｈ”）であるときは、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 がＯＮになり、ラッチ回路と相補性データ線
（データ線ＤＬ、／ＤＬ）とが電気的に接続されるの
で、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または
“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルの
情報として読み出される。
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（“Ｈ”）であるときは、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 がＯＮになり、ラッチ回路と相補性データ線
（データ線ＤＬ、／ＤＬ）とが電気的に接続されるの
で、蓄積ノードＡ、Ｂの電位状態（“Ｈ”または
“Ｌ”）がデータ線ＤＬ、／ＤＬに現れ、メモリセルの
情報として読み出される。
【００２０】メモリセルに情報を書き込むには、ワード
線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を
蓄積ノードＡ、Ｂに伝達する。また、メモリセルの情報
を読み出すには、同じくワード線ＷＬを“Ｈ”電位レベ
ル、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 をＯＮ状態にして
蓄積ノードＡ、Ｂの情報をデータ線ＤＬ、／ＤＬに伝達
する。
線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を
蓄積ノードＡ、Ｂに伝達する。また、メモリセルの情報
を読み出すには、同じくワード線ＷＬを“Ｈ”電位レベ
ル、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 をＯＮ状態にして
蓄積ノードＡ、Ｂの情報をデータ線ＤＬ、／ＤＬに伝達
する。
【００２１】次に、上記メモリセルの具体的な構成を図
２（メモリセル約１個分を示す半導体基板の平面図）、
図３（図２のＡ−Ａ’線に沿った半導体基板の断面図）
および図４を用いて説明する。なお、図２はメモリセル
の導電層のみを図示し、絶縁膜の図示は省略する。
２（メモリセル約１個分を示す半導体基板の平面図）、
図３（図２のＡ−Ａ’線に沿った半導体基板の断面図）
および図４を用いて説明する。なお、図２はメモリセル
の導電層のみを図示し、絶縁膜の図示は省略する。
【００２２】メモリセルを構成する６個のＭＩＳＦＥＴ
は、ｐ- 型半導体基板１の素子分離溝２で周囲を囲まれ
た活性領域ＡＲに形成されている。ｎチャネル型で構成
される駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれはｐ型ウエル３の活
性領域に形成され、ｐチャネル型で構成される負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 はｎ型ウエル４の活性領域ＡＲ
に形成されている。
は、ｐ- 型半導体基板１の素子分離溝２で周囲を囲まれ
た活性領域ＡＲに形成されている。ｎチャネル型で構成
される駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれはｐ型ウエル３の活
性領域に形成され、ｐチャネル型で構成される負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 はｎ型ウエル４の活性領域ＡＲ
に形成されている。
【００２３】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 は、ワー
ド線ＷＬと一体に構成されたゲート電極６を有してい
る。このゲート電極６（ワード線ＷＬ）は、多結晶シリ
コン膜（または多結晶シリコン膜と高融点金属シリサイ
ド膜とを積層したポリサイド膜）で構成され、ゲート酸
化膜７の上に形成されている。ゲート電極６（ワード線
ＷＬ）を構成する多結晶シリコン膜には、ｎ型の不純物
（例えばリン（Ｐ））が導入されている。転送用ＭＩＳ
ＦＥＴＱｔ1,Ｑｔ2 のそれぞれのソース領域、ドレイン
領域は、ｐ型ウエル３の活性領域ＡＲに形成されたｎ型
半導体領域（図示せず）で構成されている。
ド線ＷＬと一体に構成されたゲート電極６を有してい
る。このゲート電極６（ワード線ＷＬ）は、多結晶シリ
コン膜（または多結晶シリコン膜と高融点金属シリサイ
ド膜とを積層したポリサイド膜）で構成され、ゲート酸
化膜７の上に形成されている。ゲート電極６（ワード線
ＷＬ）を構成する多結晶シリコン膜には、ｎ型の不純物
（例えばリン（Ｐ））が導入されている。転送用ＭＩＳ
ＦＥＴＱｔ1,Ｑｔ2 のそれぞれのソース領域、ドレイン
領域は、ｐ型ウエル３の活性領域ＡＲに形成されたｎ型
半導体領域（図示せず）で構成されている。
【００２４】フリップフロップ回路のＣＭＯＳインバー
タの一方を構成する駆動用ＭＩＳＦＥＴＱｄ1 および負
荷用ＭＩＳＦＥＴＱｐ1 は、共通のゲート電極１０ａを
有しており、ＣＭＯＳインバータの他方を構成する駆動
用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2
は、共通のゲート電極１０ｂを有している。これらのゲ
ート電極１０ａ、１０ｂは、前記転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 のゲート電極６（ワード線ＷＬ）と同じく多
結晶シリコン膜（またはポリサイド膜）で構成されてお
り、その一部はゲート酸化膜７の上に、また他の一部は
素子分離溝２の上に配置されている。ゲート電極１０
ａ、１０ｂを構成する多結晶シリコン膜には、ｎ型の不
純物（例えばリン（Ｐ））が導入されている。
タの一方を構成する駆動用ＭＩＳＦＥＴＱｄ1 および負
荷用ＭＩＳＦＥＴＱｐ1 は、共通のゲート電極１０ａを
有しており、ＣＭＯＳインバータの他方を構成する駆動
用ＭＩＳＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2
は、共通のゲート電極１０ｂを有している。これらのゲ
ート電極１０ａ、１０ｂは、前記転送用ＭＩＳＦＥＴＱ
ｔ1,Ｑｔ2 のゲート電極６（ワード線ＷＬ）と同じく多
結晶シリコン膜（またはポリサイド膜）で構成されてお
り、その一部はゲート酸化膜７の上に、また他の一部は
素子分離溝２の上に配置されている。ゲート電極１０
ａ、１０ｂを構成する多結晶シリコン膜には、ｎ型の不
純物（例えばリン（Ｐ））が導入されている。
【００２５】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞ
れのソース領域、ドレイン領域は、ｐ型ウエル３の活性
領域ＡＲに形成されたｎ型半導体領域５（図３）で構成
されている。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
それぞれのソース領域、ドレイン領域は、ｎ型ウエル４
の活性領域ＡＲに形成されたｐ型半導体領域（図示せ
ず）で構成されている。
れのソース領域、ドレイン領域は、ｐ型ウエル３の活性
領域ＡＲに形成されたｎ型半導体領域５（図３）で構成
されている。また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
それぞれのソース領域、ドレイン領域は、ｎ型ウエル４
の活性領域ＡＲに形成されたｐ型半導体領域（図示せ
ず）で構成されている。
【００２６】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴが形成された半導体基板１（ｐ型ウエル３、ｎ型ウ
エル４）に設けられた前記素子分離溝２の内部には、図
４に示すように、ｎ型あるいはｐ型の不純物が導入され
た多結晶シリコン膜９が埋め込んである。この多結晶シ
リコン膜９は、素子分離溝２の側壁および底部に形成さ
れた酸化シリコン膜１１によってｐ型ウエル３（および
同図には示さないｎ型ウエル４）と電気的に分離されて
おり、かつ素子分離溝２の表面に形成された酸化シリコ
ン膜８によってその上部のゲート電極１０ｂ（および同
図には示さないゲート電極１０ａ）と電気的に分離され
ている。
ＥＴが形成された半導体基板１（ｐ型ウエル３、ｎ型ウ
エル４）に設けられた前記素子分離溝２の内部には、図
４に示すように、ｎ型あるいはｐ型の不純物が導入され
た多結晶シリコン膜９が埋め込んである。この多結晶シ
リコン膜９は、素子分離溝２の側壁および底部に形成さ
れた酸化シリコン膜１１によってｐ型ウエル３（および
同図には示さないｎ型ウエル４）と電気的に分離されて
おり、かつ素子分離溝２の表面に形成された酸化シリコ
ン膜８によってその上部のゲート電極１０ｂ（および同
図には示さないゲート電極１０ａ）と電気的に分離され
ている。
【００２７】これにより、本実施の形態のＳＲＡＭのメ
モリセルには、素子分離溝２の内部に埋め込まれた多結
晶シリコン膜９を一方の電極とし、その上部のゲート電
極１０ｂを他方の電極とし、それらの間の酸化シリコン
膜８を容量絶縁膜とする容量素子Ｃ2 、および多結晶シ
リコン膜９を一方の電極とし、その上部のゲート電極１
０ａを他方の電極とし、それらの間の酸化シリコン膜８
を容量絶縁膜とする容量素子Ｃ1 が形成される。
モリセルには、素子分離溝２の内部に埋め込まれた多結
晶シリコン膜９を一方の電極とし、その上部のゲート電
極１０ｂを他方の電極とし、それらの間の酸化シリコン
膜８を容量絶縁膜とする容量素子Ｃ2 、および多結晶シ
リコン膜９を一方の電極とし、その上部のゲート電極１
０ａを他方の電極とし、それらの間の酸化シリコン膜８
を容量絶縁膜とする容量素子Ｃ1 が形成される。
【００２８】すなわち、本実施の形態のＳＲＡＭのメモ
リセルは、ＣＭＯＳインバータの一方を構成する駆動用
ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 に
共通のゲート電極１０ａに容量素子Ｃ1 を接続し、この
容量素子Ｃ1 の電荷を蓄積ノードＡに供給すると共に、
ＣＭＯＳインバータの他方を構成する駆動用ＭＩＳＦＥ
ＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 に共通のゲー
ト電極１０ｂに容量素子Ｃ2 を接続し、この容量素子Ｃ
2 の電荷を蓄積ノードＢに供給する構成になっている。
リセルは、ＣＭＯＳインバータの一方を構成する駆動用
ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 に
共通のゲート電極１０ａに容量素子Ｃ1 を接続し、この
容量素子Ｃ1 の電荷を蓄積ノードＡに供給すると共に、
ＣＭＯＳインバータの他方を構成する駆動用ＭＩＳＦＥ
ＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 に共通のゲー
ト電極１０ｂに容量素子Ｃ2 を接続し、この容量素子Ｃ
2 の電荷を蓄積ノードＢに供給する構成になっている。
【００２９】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴのゲート電極（６、１０ａ、１０ｂ）の上部には窒
化シリコン膜（キャップ絶縁膜）１２が形成されてお
り、側壁には窒化シリコン膜のサイドウォールスペーサ
１３が形成されている。
ＥＴのゲート電極（６、１０ａ、１０ｂ）の上部には窒
化シリコン膜（キャップ絶縁膜）１２が形成されてお
り、側壁には窒化シリコン膜のサイドウォールスペーサ
１３が形成されている。
【００３０】上記窒化シリコン膜（キャップ絶縁膜）１
２およびサイドウォールスペーサ１３の上部には窒化シ
リコン膜１４が形成されており、その上部には表面が平
坦化された厚い酸化シリコン膜１５とが形成されてい
る。この酸化シリコン膜１５のさらに上部には、前記一
対のＣＭＯＳインバータ間を交差結合する一対の局所配
線Ｌ1,Ｌ2 が形成されている。局所配線Ｌ1,Ｌ2 は、例
えばＴｉＮ（チタンナイトライド）膜で構成されてい
る。
２およびサイドウォールスペーサ１３の上部には窒化シ
リコン膜１４が形成されており、その上部には表面が平
坦化された厚い酸化シリコン膜１５とが形成されてい
る。この酸化シリコン膜１５のさらに上部には、前記一
対のＣＭＯＳインバータ間を交差結合する一対の局所配
線Ｌ1,Ｌ2 が形成されている。局所配線Ｌ1,Ｌ2 は、例
えばＴｉＮ（チタンナイトライド）膜で構成されてい
る。
【００３１】一方の局所配線Ｌ1 は、酸化シリコン膜１
５、窒化シリコン膜１４およびゲート酸化膜７に開孔さ
れた接続孔１６、１７を通じて駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域（ｎ型半導体領域５）および負荷用Ｍ
ＩＳＦＥＴＱｐ1 のドレイン領域に接続され、かつ酸化
シリコン膜１５、窒化シリコン膜１４および窒化シリコ
ン膜１２に開孔された接続孔１８を通じて駆動用ＭＩＳ
ＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 に共通の
ゲート電極１０ｂに接続されている。他方の局所配線Ｌ
2 は、酸化シリコン膜１５、窒化シリコン膜１４および
ゲート酸化膜７に開孔された接続孔１９、２０を通じて
駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ型半導体
領域５）および負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領
域に接続され、かつ酸化シリコン膜１５、窒化シリコン
膜１４および窒化シリコン膜１２に開孔された接続孔２
１を通じて駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩ
ＳＦＥＴＱｐ1 に共通のゲート電極１０ａに接続されて
いる。局所配線Ｌ1,Ｌ2 とＭＩＳＦＥＴとを接続する上
記接続孔１６〜２１の内部にはプラグ２２が埋め込まれ
ている。プラグ２２は、例えばＴｉＮ膜とＣｕ膜との積
層膜で構成されている。
５、窒化シリコン膜１４およびゲート酸化膜７に開孔さ
れた接続孔１６、１７を通じて駆動用ＭＩＳＦＥＴＱｄ
1 のドレイン領域（ｎ型半導体領域５）および負荷用Ｍ
ＩＳＦＥＴＱｐ1 のドレイン領域に接続され、かつ酸化
シリコン膜１５、窒化シリコン膜１４および窒化シリコ
ン膜１２に開孔された接続孔１８を通じて駆動用ＭＩＳ
ＦＥＴＱｄ2 および負荷用ＭＩＳＦＥＴＱｐ2 に共通の
ゲート電極１０ｂに接続されている。他方の局所配線Ｌ
2 は、酸化シリコン膜１５、窒化シリコン膜１４および
ゲート酸化膜７に開孔された接続孔１９、２０を通じて
駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域（ｎ型半導体
領域５）および負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領
域に接続され、かつ酸化シリコン膜１５、窒化シリコン
膜１４および窒化シリコン膜１２に開孔された接続孔２
１を通じて駆動用ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩ
ＳＦＥＴＱｐ1 に共通のゲート電極１０ａに接続されて
いる。局所配線Ｌ1,Ｌ2 とＭＩＳＦＥＴとを接続する上
記接続孔１６〜２１の内部にはプラグ２２が埋め込まれ
ている。プラグ２２は、例えばＴｉＮ膜とＣｕ膜との積
層膜で構成されている。
【００３２】局所配線Ｌ1,Ｌ2 の上部には表面が平坦化
された酸化シリコン膜２３が堆積されており、酸化シリ
コン膜２３の上部には電源電圧（Ｖcc）線２４および基
準電圧（Ｖss）線２５が形成されている。電源電圧（Ｖ
cc）線２４は、酸化シリコン膜２３、酸化シリコン膜１
５、窒化シリコン膜１４およびゲート酸化膜７に開孔さ
れた接続孔２６、２７を通じて負荷用ＭＩＳＦＥＴＱｐ
1 のソース領域および負荷用ＭＩＳＦＥＴＱｐ2 のソー
ス領域に接続されており、基準電圧（Ｖss）線２５は、
酸化シリコン膜２３、酸化シリコン膜１５、窒化シリコ
ン膜１４およびゲート酸化膜７に開孔された接続孔２
８、２９を通じて駆動用ＭＩＳＦＥＴＱｄ1 のソース領
域および駆動用ＭＩＳＦＥＴＱｄ2 のソース領域に接続
されている。
された酸化シリコン膜２３が堆積されており、酸化シリ
コン膜２３の上部には電源電圧（Ｖcc）線２４および基
準電圧（Ｖss）線２５が形成されている。電源電圧（Ｖ
cc）線２４は、酸化シリコン膜２３、酸化シリコン膜１
５、窒化シリコン膜１４およびゲート酸化膜７に開孔さ
れた接続孔２６、２７を通じて負荷用ＭＩＳＦＥＴＱｐ
1 のソース領域および負荷用ＭＩＳＦＥＴＱｐ2 のソー
ス領域に接続されており、基準電圧（Ｖss）線２５は、
酸化シリコン膜２３、酸化シリコン膜１５、窒化シリコ
ン膜１４およびゲート酸化膜７に開孔された接続孔２
８、２９を通じて駆動用ＭＩＳＦＥＴＱｄ1 のソース領
域および駆動用ＭＩＳＦＥＴＱｄ2 のソース領域に接続
されている。
【００３３】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのソース領域の上部には、上記電源電圧（Ｖcc）線２
４および基準電圧（Ｖss）線２５と同一工程で形成され
たパッド層３０、３１が形成されている。パッド層３０
は、酸化シリコン膜２３、酸化シリコン膜１５、窒化シ
リコン膜１４およびゲート酸化膜７に開孔された接続孔
３２を通じて転送用ＭＩＳＦＥＴＱｔ1 のソース領域に
接続されており、パッド層３１は、酸化シリコン膜２
３、酸化シリコン膜１５、窒化シリコン膜１４およびゲ
ート酸化膜７に開孔された接続孔３３を通じて転送用Ｍ
ＩＳＦＥＴＱｔ2のソース領域に接続されている。
れのソース領域の上部には、上記電源電圧（Ｖcc）線２
４および基準電圧（Ｖss）線２５と同一工程で形成され
たパッド層３０、３１が形成されている。パッド層３０
は、酸化シリコン膜２３、酸化シリコン膜１５、窒化シ
リコン膜１４およびゲート酸化膜７に開孔された接続孔
３２を通じて転送用ＭＩＳＦＥＴＱｔ1 のソース領域に
接続されており、パッド層３１は、酸化シリコン膜２
３、酸化シリコン膜１５、窒化シリコン膜１４およびゲ
ート酸化膜７に開孔された接続孔３３を通じて転送用Ｍ
ＩＳＦＥＴＱｔ2のソース領域に接続されている。
【００３４】メモリセルの一部には、上記電源電圧（Ｖ
cc）線２４、基準電圧（Ｖss）線２５およびパッド層３
０、３１と同一工程で形成された電圧（Ｖp)線３４が形
成されている。電圧（Ｖp)線３４は、酸化シリコン膜２
３、酸化シリコン膜１５、窒化シリコン膜１４および酸
化シリコン膜８に開孔された接続孔３５を通じて素子分
離溝２の内部に埋め込まれた多結晶シリコン膜９に接続
されている。多結晶シリコン膜９には、この電圧（Ｖp)
線３４を通じて電源電圧（Ｖcc）線２４と同電位、また
は基準電圧（Ｖss）線と同電位を供給してもよいが、本
実施の形態では多結晶シリコン膜９に供給する電位を可
変とすることによって、前記容量素子Ｃ1,Ｃ2 の電荷量
を制御し、ソフトエラーマージンを調整することができ
るようにしている。
cc）線２４、基準電圧（Ｖss）線２５およびパッド層３
０、３１と同一工程で形成された電圧（Ｖp)線３４が形
成されている。電圧（Ｖp)線３４は、酸化シリコン膜２
３、酸化シリコン膜１５、窒化シリコン膜１４および酸
化シリコン膜８に開孔された接続孔３５を通じて素子分
離溝２の内部に埋め込まれた多結晶シリコン膜９に接続
されている。多結晶シリコン膜９には、この電圧（Ｖp)
線３４を通じて電源電圧（Ｖcc）線２４と同電位、また
は基準電圧（Ｖss）線と同電位を供給してもよいが、本
実施の形態では多結晶シリコン膜９に供給する電位を可
変とすることによって、前記容量素子Ｃ1,Ｃ2 の電荷量
を制御し、ソフトエラーマージンを調整することができ
るようにしている。
【００３５】上記電源電圧（Ｖcc）線２４、基準電圧
（Ｖss）線２５、パッド層３０、３１および電圧（Ｖp)
線３４は、例えばＴｉＮ膜、Ｃｕ膜、ＴｉＮ膜の積層膜
で構成されている。また、接続孔２６〜２９、３２、３
３、３５の内部には、例えばＷ膜で構成されたプラグ３
６が埋め込まれている。
（Ｖss）線２５、パッド層３０、３１および電圧（Ｖp)
線３４は、例えばＴｉＮ膜、Ｃｕ膜、ＴｉＮ膜の積層膜
で構成されている。また、接続孔２６〜２９、３２、３
３、３５の内部には、例えばＷ膜で構成されたプラグ３
６が埋め込まれている。
【００３６】電源電圧（Ｖcc）線２４、基準電圧（Ｖs
s）線２５、パッド層３０、３１および電圧（Ｖp)線３
４の上部には、表面が平坦化された酸化シリコン膜３７
が堆積されており、酸化シリコン膜３７の上部には相補
性データ線（データ線ＤＬ、データ線／ＤＬ）が形成さ
れている。データ線ＤＬは、酸化シリコン膜３７に開孔
された接続孔３８を通じて前記パッド層３０に接続さ
れ、このパッド層３０を介して転送用ＭＩＳＦＥＴＱｔ
1 のソース領域に接続されている。データ線／ＤＬは、
酸化シリコン膜３７に開孔された接続孔３９を通じて前
記パッド層３１に接続され、このパッド層３１を介して
転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続されてい
る。データ線ＤＬおよびデータ線／ＤＬは、例えばＴｉ
Ｎ膜、Ｃｕ膜、ＴｉＮ膜の積層膜で構成されている。
s）線２５、パッド層３０、３１および電圧（Ｖp)線３
４の上部には、表面が平坦化された酸化シリコン膜３７
が堆積されており、酸化シリコン膜３７の上部には相補
性データ線（データ線ＤＬ、データ線／ＤＬ）が形成さ
れている。データ線ＤＬは、酸化シリコン膜３７に開孔
された接続孔３８を通じて前記パッド層３０に接続さ
れ、このパッド層３０を介して転送用ＭＩＳＦＥＴＱｔ
1 のソース領域に接続されている。データ線／ＤＬは、
酸化シリコン膜３７に開孔された接続孔３９を通じて前
記パッド層３１に接続され、このパッド層３１を介して
転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続されてい
る。データ線ＤＬおよびデータ線／ＤＬは、例えばＴｉ
Ｎ膜、Ｃｕ膜、ＴｉＮ膜の積層膜で構成されている。
【００３７】次に、上記のように構成された本実施の形
態のＳＲＡＭのメモリセルの製造方法を説明する。
態のＳＲＡＭのメモリセルの製造方法を説明する。
【００３８】まず、図５および図６に示すように、活性
領域ＡＲの半導体基板１上に形成した窒化シリコン膜４
０をマスクにして素子分離領域の半導体基板１をエッチ
ングすることにより溝４１を形成する。
領域ＡＲの半導体基板１上に形成した窒化シリコン膜４
０をマスクにして素子分離領域の半導体基板１をエッチ
ングすることにより溝４１を形成する。
【００３９】次に、図７に示すように、半導体基板１を
熱処理して溝４１の側壁および底部に酸化シリコン膜１
１を形成した後、溝４１の内部に多結晶シリコン膜９を
埋め込んで素子分離溝２を形成する。多結晶シリコン膜
９を埋め込むには、半導体基板１上にＣＶＤ法で多結晶
シリコン膜９を堆積した後、活性領域ＡＲの半導体基板
１上の多結晶シリコン膜９をエッチバックあるいは化学
的機械研磨（ＣＭＰ）法で除去する。その後、半導体基
板１を熱処理して多結晶シリコン膜９の表面に酸化シリ
コン膜８を形成すると共に、活性領域ＡＲの半導体基板
１の表面にゲート酸化膜７を形成する。
熱処理して溝４１の側壁および底部に酸化シリコン膜１
１を形成した後、溝４１の内部に多結晶シリコン膜９を
埋め込んで素子分離溝２を形成する。多結晶シリコン膜
９を埋め込むには、半導体基板１上にＣＶＤ法で多結晶
シリコン膜９を堆積した後、活性領域ＡＲの半導体基板
１上の多結晶シリコン膜９をエッチバックあるいは化学
的機械研磨（ＣＭＰ）法で除去する。その後、半導体基
板１を熱処理して多結晶シリコン膜９の表面に酸化シリ
コン膜８を形成すると共に、活性領域ＡＲの半導体基板
１の表面にゲート酸化膜７を形成する。
【００４０】次に、図８および図９に示すように、駆動
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 を形成する領域の半導体基板１にｐ型不純
物（Ｂ）をイオン打ち込みしてｐ型ウエル３を形成し、
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を形成する領域の半導
体基板１にｎ型不純物（Ｐ）をイオン打ち込みしてｎ型
ウエル４を形成した後、半導体基板１上にＣＶＤ法で多
結晶シリコン膜（またはポリサイド膜）と窒化シリコン
膜１２とを堆積し、次いでフォトレジストをマスクにし
てこれらの膜をパターニングすることにより、駆動用Ｍ
ＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 に共
通のゲート電極１０ａ、駆動用ＭＩＳＦＥＴＱｄ2 およ
び負荷用ＭＩＳＦＥＴＱｐ2 に共通のゲート電極１０
ｂ、転送用ＭＩＳＦＥＴＱｔ1 および転送用ＭＩＳＦＥ
ＴＱｔ2 に共通のゲート電極６（ワード線ＷＬ）をそれ
ぞれ形成する。
用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 を形成する領域の半導体基板１にｐ型不純
物（Ｂ）をイオン打ち込みしてｐ型ウエル３を形成し、
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 を形成する領域の半導
体基板１にｎ型不純物（Ｐ）をイオン打ち込みしてｎ型
ウエル４を形成した後、半導体基板１上にＣＶＤ法で多
結晶シリコン膜（またはポリサイド膜）と窒化シリコン
膜１２とを堆積し、次いでフォトレジストをマスクにし
てこれらの膜をパターニングすることにより、駆動用Ｍ
ＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 に共
通のゲート電極１０ａ、駆動用ＭＩＳＦＥＴＱｄ2 およ
び負荷用ＭＩＳＦＥＴＱｐ2 に共通のゲート電極１０
ｂ、転送用ＭＩＳＦＥＴＱｔ1 および転送用ＭＩＳＦＥ
ＴＱｔ2 に共通のゲート電極６（ワード線ＷＬ）をそれ
ぞれ形成する。
【００４１】このとき、図１０に示すように、ゲート電
極１０ａ、１０ｂの素子分離溝２の上に位置する部分の
面積をメモリセルのレイアウトが許容する範囲内ででき
るだけ大きくすることにより、素子分離溝２に埋め込ま
れた多結晶シリコン膜９とゲート電極１０ａ、１０ｂと
が重なり合う面積を大きくすることができ、容量素子Ｃ
1,Ｃ2 を大容量化することができる。
極１０ａ、１０ｂの素子分離溝２の上に位置する部分の
面積をメモリセルのレイアウトが許容する範囲内ででき
るだけ大きくすることにより、素子分離溝２に埋め込ま
れた多結晶シリコン膜９とゲート電極１０ａ、１０ｂと
が重なり合う面積を大きくすることができ、容量素子Ｃ
1,Ｃ2 を大容量化することができる。
【００４２】次に、図１１に示すように、ｐ型ウエル３
にｎ型不純物（Ｐ）をイオン打ち込みして駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2 のソース領域、ドレイン領域（ｎ型
半導体領域５）を形成すると共に、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 のソース領域、ドレイン領域（図示せず）
を形成した後、ｎ型ウエル４にｐ型不純物（Ｂ）をイオ
ン打ち込みして負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソー
ス領域、ドレイン領域（図示せず）を形成する。その
後、半導体基板１上にＣＶＤ法で堆積した窒化シリコン
膜を異方性エッチングしてゲート電極１０ａ、１０ｂ
（および同図には示さないゲート電極６）の側壁にサイ
ドウォールスペーサ１３を形成する。
にｎ型不純物（Ｐ）をイオン打ち込みして駆動用ＭＩＳ
ＦＥＴＱｄ1,Ｑｄ2 のソース領域、ドレイン領域（ｎ型
半導体領域５）を形成すると共に、転送用ＭＩＳＦＥＴ
Ｑｔ1,Ｑｔ2 のソース領域、ドレイン領域（図示せず）
を形成した後、ｎ型ウエル４にｐ型不純物（Ｂ）をイオ
ン打ち込みして負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のソー
ス領域、ドレイン領域（図示せず）を形成する。その
後、半導体基板１上にＣＶＤ法で堆積した窒化シリコン
膜を異方性エッチングしてゲート電極１０ａ、１０ｂ
（および同図には示さないゲート電極６）の側壁にサイ
ドウォールスペーサ１３を形成する。
【００４３】次に、図１２および図１３に示すように、
半導体基板１上にＣＶＤ法で窒化シリコン膜１４と酸化
シリコン膜１５とを堆積し、化学的機械研磨（ＣＭＰ）
法で酸化シリコン膜１５の表面を平坦化した後、酸化シ
リコン膜１５、窒化シリコン膜１４およびゲート酸化膜
７をエッチングして接続孔１６、１７、１９、２０を形
成する。また、酸化シリコン膜１５、窒化シリコン膜１
４および窒化シリコン膜１２をエッチングして接続孔１
８、２１を形成する。その後、酸化シリコン膜１５上に
ＣＶＤ法で堆積したＴｉＮ膜、Ｗ膜を化学的機械研磨
（ＣＭＰ）法で研磨することにより、接続孔１６〜２１
の内部にプラグ２２を形成する。
半導体基板１上にＣＶＤ法で窒化シリコン膜１４と酸化
シリコン膜１５とを堆積し、化学的機械研磨（ＣＭＰ）
法で酸化シリコン膜１５の表面を平坦化した後、酸化シ
リコン膜１５、窒化シリコン膜１４およびゲート酸化膜
７をエッチングして接続孔１６、１７、１９、２０を形
成する。また、酸化シリコン膜１５、窒化シリコン膜１
４および窒化シリコン膜１２をエッチングして接続孔１
８、２１を形成する。その後、酸化シリコン膜１５上に
ＣＶＤ法で堆積したＴｉＮ膜、Ｗ膜を化学的機械研磨
（ＣＭＰ）法で研磨することにより、接続孔１６〜２１
の内部にプラグ２２を形成する。
【００４４】次に、図１４および図１５に示すように、
酸化シリコン膜１５上にスパッタリング法で堆積したＴ
ｉＮ膜をパターニングして局所配線Ｌ1,Ｌ2 を形成した
後、図１６および図１７に示すように、局所配線Ｌ1,Ｌ
2 の上部にＣＶＤ法で酸化シリコン膜２３を堆積し、化
学的機械研磨（ＣＭＰ）法で酸化シリコン膜２３の表面
を平坦化した後、酸化シリコン膜２３、酸化シリコン膜
１５、窒化シリコン膜１４およびゲート酸化膜７をエッ
チングして接続孔２６〜２９および接続孔３２、３３、
３５を形成する。
酸化シリコン膜１５上にスパッタリング法で堆積したＴ
ｉＮ膜をパターニングして局所配線Ｌ1,Ｌ2 を形成した
後、図１６および図１７に示すように、局所配線Ｌ1,Ｌ
2 の上部にＣＶＤ法で酸化シリコン膜２３を堆積し、化
学的機械研磨（ＣＭＰ）法で酸化シリコン膜２３の表面
を平坦化した後、酸化シリコン膜２３、酸化シリコン膜
１５、窒化シリコン膜１４およびゲート酸化膜７をエッ
チングして接続孔２６〜２９および接続孔３２、３３、
３５を形成する。
【００４５】次に、図１８および図１９に示すように、
酸化シリコン膜２３上にＣＶＤ法で堆積したＴｉＮ膜、
Ｗ膜を化学的機械研磨（ＣＭＰ）法で研磨して接続孔２
６〜２９および接続孔３２、３３、３５の内部にプラグ
２３を形成した後、酸化シリコン膜２３上にスパッタリ
ング法で堆積したＴｉＮ膜、Ｃｕ膜、ＴｉＮ膜の積層膜
をパターニングして電源電圧（Ｖcc）線２４、基準電圧
（Ｖss）線２５、パッド層３０、３１および電圧（Ｖp)
線３４を形成する。
酸化シリコン膜２３上にＣＶＤ法で堆積したＴｉＮ膜、
Ｗ膜を化学的機械研磨（ＣＭＰ）法で研磨して接続孔２
６〜２９および接続孔３２、３３、３５の内部にプラグ
２３を形成した後、酸化シリコン膜２３上にスパッタリ
ング法で堆積したＴｉＮ膜、Ｃｕ膜、ＴｉＮ膜の積層膜
をパターニングして電源電圧（Ｖcc）線２４、基準電圧
（Ｖss）線２５、パッド層３０、３１および電圧（Ｖp)
線３４を形成する。
【００４６】その後、電源電圧（Ｖcc）線２４、基準電
圧（Ｖss）線２５、パッド層３０、３１および電圧（Ｖ
p)線３４の上部にＣＶＤ法で酸化シリコン膜３７を堆積
し、酸化シリコン膜３７をエッチングして接続孔３８、
３９を形成した後、酸化シリコン膜３７上にスパッタリ
ング法で堆積したＴｉＮ膜、Ｃｕ膜、ＴｉＮ膜の積層膜
をパターニングしてデータ線ＤＬおよびデータ線／ＤＬ
を形成することにより、前記図２、図３に示すＳＲＡＭ
のメモリセルが略完成する。
圧（Ｖss）線２５、パッド層３０、３１および電圧（Ｖ
p)線３４の上部にＣＶＤ法で酸化シリコン膜３７を堆積
し、酸化シリコン膜３７をエッチングして接続孔３８、
３９を形成した後、酸化シリコン膜３７上にスパッタリ
ング法で堆積したＴｉＮ膜、Ｃｕ膜、ＴｉＮ膜の積層膜
をパターニングしてデータ線ＤＬおよびデータ線／ＤＬ
を形成することにより、前記図２、図３に示すＳＲＡＭ
のメモリセルが略完成する。
【００４７】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【００４８】例えば半導体基板の素子分離溝に埋め込む
導電膜として、Ｗなどの高融点金属やＴｉＮ膜などの高
融点金属化合物を用いることもできる。
導電膜として、Ｗなどの高融点金属やＴｉＮ膜などの高
融点金属化合物を用いることもできる。
【００４９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５０】半導体基板の素子分離溝に埋め込んだ導電
膜と、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴの
それぞれのゲート電極と、それらの間の絶縁膜とで容量
素子を形成し、この容量素子をメモリセルの蓄積ノード
に接続する本発明のＳＲＡＭによれば、メモリセル構造
を複雑化することなく、蓄積ノードの電荷量を増やすこ
とができ、ＳＲＡＭの微細化、高集積化を推進すること
ができる。
膜と、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴの
それぞれのゲート電極と、それらの間の絶縁膜とで容量
素子を形成し、この容量素子をメモリセルの蓄積ノード
に接続する本発明のＳＲＡＭによれば、メモリセル構造
を複雑化することなく、蓄積ノードの電荷量を増やすこ
とができ、ＳＲＡＭの微細化、高集積化を推進すること
ができる。
【００５１】また、素子分離溝の上に位置する上記ゲー
ト電極の面積をメモリセルのレイアウトが許容する範囲
内でできるだけ大きくすることにより、上記容量素子を
大容量化することができる。
ト電極の面積をメモリセルのレイアウトが許容する範囲
内でできるだけ大きくすることにより、上記容量素子を
大容量化することができる。
【００５２】さらに、上記導電膜に供給する電位を可変
とすることにより、メモリセルのソフトエラーマージン
を調整することが可能となる。
とすることにより、メモリセルのソフトエラーマージン
を調整することが可能となる。
【図１】本発明の実施の形態であるＳＲＡＭのメモリセ
ルの等価回路図である。
ルの等価回路図である。
【図２】本発明の実施の形態であるＳＲＡＭのメモリセ
ルの平面図である。
ルの平面図である。
【図３】図２のＡ−Ａ’線に沿った半導体基板の断面図
である。
である。
【図４】本発明の実施の形態であるＳＲＡＭのメモリセ
ルの要部を示す説明図である。
ルの要部を示す説明図である。
【図５】本発明の実施の形態であるＳＲＡＭのメモリセ
ルの製造方法を示す平面図である。
ルの製造方法を示す平面図である。
【図６】本発明の実施の形態であるＳＲＡＭのメモリセ
ルの製造方法を示す断面図である。
ルの製造方法を示す断面図である。
【図７】本発明の実施の形態であるＳＲＡＭのメモリセ
ルの製造方法を示す断面図である。
ルの製造方法を示す断面図である。
【図８】本発明の実施の形態であるＳＲＡＭのメモリセ
ルの製造方法を示す平面図である。
ルの製造方法を示す平面図である。
【図９】本発明の実施の形態であるＳＲＡＭのメモリセ
ルの製造方法を示す断面図である。
ルの製造方法を示す断面図である。
【図１０】本発明の実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す平面図である。
セルの製造方法を示す平面図である。
【図１１】本発明の実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
セルの製造方法を示す断面図である。
【図１２】本発明の実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す平面図である。
セルの製造方法を示す平面図である。
【図１３】本発明の実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
セルの製造方法を示す断面図である。
【図１４】本発明の実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す平面図である。
セルの製造方法を示す平面図である。
【図１５】本発明の実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
セルの製造方法を示す断面図である。
【図１６】本発明の実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す平面図である。
セルの製造方法を示す平面図である。
【図１７】本発明の実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
セルの製造方法を示す断面図である。
【図１８】本発明の実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す平面図である。
セルの製造方法を示す平面図である。
【図１９】本発明の実施の形態であるＳＲＡＭのメモリ
セルの製造方法を示す断面図である。
セルの製造方法を示す断面図である。
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｎ型半導体領域（ソース領域、ドレイン領域） ６ ゲート電極 ７ ゲート酸化膜 ８ 酸化シリコン膜 ９ 多結晶シリコン膜 １０ａ ゲート電極 １０ｂ ゲート電極 １１ 酸化シリコン膜 １２ 窒化シリコン膜 １３ サイドウォールスペーサ １４ 窒化シリコン膜 １５ 酸化シリコン膜 １６ 接続孔 １７ 接続孔 １８ 接続孔 １９ 接続孔 ２０ 接続孔 ２１ 接続孔 ２２ プラグ ２３ 酸化シリコン膜 ２４ 電源電圧（Ｖcc）線 ２５ 基準電圧（Ｖss）線 ２６ 接続孔 ２７ 接続孔 ２８ 接続孔 ２９ 接続孔 ３０ パッド層 ３１ パッド層 ３２ 接続孔 ３３ 接続孔 ３４ 電圧（Ｖp)線 ３５ 接続孔 ３６ プラグ ３７ 酸化シリコン膜 ３８ 接続孔 ３９ 接続孔 ４０ 窒化シリコン膜 ４１ 溝 ＡＲ 活性領域 ＤＬ、／ＤＬ データ線 Ｌ1,Ｌ2 局所配線 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｄ1,Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1,Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1,Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線
Claims (7)
- 【請求項１】 素子分離溝を設けた半導体基板上に、一
対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥ
Ｔからなるフリップフロップ回路と一対の転送用ＭＩＳ
ＦＥＴとでメモリセルを構成したＳＲＡＭを有する半導
体集積回路装置であって、前記素子分離溝の内部に導電
材料を埋め込み、前記駆動用ＭＩＳＦＥＴおよび前記負
荷用ＭＩＳＦＥＴのそれぞれのゲート電極と、前記ゲー
ト電極の下部に設けた絶縁膜と、前記素子分離溝の内部
に埋め込んだ前記導電材料とで容量素子を形成したこと
を特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥ
Ｔのそれぞれのゲート電極の前記素子分離溝の上に位置
する部分の面積を、レイアウトが許容する範囲で可能な
限り大きくすることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記素子分離溝の一部に設けた接続部を
通じて前記導電材料に所定の電位を給電することを特徴
とする半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置であ
って、前記導電材料に給電する前記電位を変えることに
より、前記容量素子の電荷量を制御することを特徴とす
る半導体集積回路装置。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置であって、前記導電材料は、ｎ型また
はｐ型の不純物が導入された多結晶シリコンであること
を特徴とする半導体集積回路装置。 - 【請求項６】 一対の駆動用ＭＩＳＦＥＴおよび一対の
負荷用ＭＩＳＦＥＴからなるフリップフロップ回路と一
対の転送用ＭＩＳＦＥＴとでメモリセルを構成したＳＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の素子分離領域に素子分離溝を設け、
前記素子分離溝の内部に導電材料を埋め込む工程、
（ｂ）前記導電材料の上部に絶縁膜を形成した後、前記
半導体基板上に駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥ
Ｔおよび転送用ＭＩＳＦＥＴのそれぞれのゲート電極を
形成し、前記駆動用ＭＩＳＦＥＴのゲート電極および前
記負荷用ＭＩＳＦＥＴのゲート電極のそれぞれの一部を
前記素子分離溝の上部に配置する工程、を含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法であって、前記素子分離溝の上部の絶縁膜に接続
孔を形成する工程と、前記接続孔を通じて前記導電材料
に所定の電位を給電するための配線を形成する工程とを
さらに含むことを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235343A JPH1079440A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8235343A JPH1079440A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079440A true JPH1079440A (ja) | 1998-03-24 |
Family
ID=16984696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8235343A Pending JPH1079440A (ja) | 1996-09-05 | 1996-09-05 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078774B2 (en) | 2003-12-25 | 2006-07-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a shallow trench isolation structure |
-
1996
- 1996-09-05 JP JP8235343A patent/JPH1079440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078774B2 (en) | 2003-12-25 | 2006-07-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a shallow trench isolation structure |
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