JP2000036542A

JP2000036542A - 半導体集積回路装置およびその製造方法

Info

Publication number: JP2000036542A
Application number: JP10203848A
Authority: JP
Inventors: Masataka Minami; 正隆南; Hideo Miwa; 秀郎三輪; Kazuhiro Tsuruoka; 一浩鶴岡
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-07-17
Filing date: 1998-07-17
Publication date: 2000-02-02

Abstract

(57)【要約】【課題】完全ＣＭＯＳ型ＳＲＡＭのメモリセルサイズ
を縮小する。【解決手段】６個のＭＩＳＦＥＴでメモリセルを構成
した完全ＣＭＯＳ型ＳＲＡＭにおいて、ｎチャネル型Ｍ
ＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂および駆
動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂）の左右の中心線（３０
０）をメモリセルＭＣの左右の中心線（１００）よりも
左側にずらし、これに伴って駆動用ＭＩＳＦＥＴＱｄ₂
のゲート電極１１ｂを左側にずらす。また、ｐチャネル
型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂）の
左右の中心線（４００）をメモリセルＭＣの左右の中心
線（４００）よりも右側にずらし、これに伴って負荷用
ＭＩＳＦＥＴＱｐ₁のゲート電極１１ａを右側にずら
す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、６個のＭＩＳＦＥ
Ｔ(Metal Insulator Semiconductor Field Effect Tran
sistor) を使ってメモリセルを構成した完全ＣＭＯＳ(C
omplementary Metal Oxide Semiconductor) 型ＳＲＡＭ
(Static Random Access Memory) を有する半導体集積回
路装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】パソコンやワークステーション用のキャ
ッシュメモリには、６個のＭＩＳＦＥＴを使ってメモリ
セルを構成した完全ＣＭＯＳ型ＳＲＡＭが主として使用
されている。この種の完全ＣＭＯＳ型ＳＲＡＭについて
は、例えば特開平９−１２９７５３号公報、特開平９−
５５４４０号公報、特開平９−３６２５２号公報などに
記載がある。

【０００３】上記完全ＣＭＯＳ型ＳＲＡＭは、一対の相
補性データ線とワード線との交差部に配置された２個の
駆動用ＭＩＳＦＥＴ、２個の負荷用ＭＩＳＦＥＴおよび
２個の転送用ＭＩＳＦＥＴにより構成されている。駆動
用ＭＩＳＦＥＴおよび転送用ＭＩＳＦＥＴはｎチャネル
型で構成され、負荷用ＭＩＳＦＥＴはｐチャネル型で構
成されている。

【０００４】メモリセルを構成する上記６個のＭＩＳＦ
ＥＴのうち、第１駆動用ＭＩＳＦＥＴおよび第１負荷用
ＭＩＳＦＥＴは、第１ＣＭＯＳインバータを構成し、第
２駆動用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴ
は、第２ＣＭＯＳインバータを構成している。これら一
対のＣＭＯＳインバータの相互の入出力端子（蓄積ノー
ド）は、一対の局所配線を介して交差結合し、１ビット
の情報を記憶する情報蓄積部としてのフリップフロップ
回路を構成している。

【０００５】上記フリップフロップ回路の一方の入出力
端子は、第１転送用ＭＩＳＦＥＴのソース領域に接続さ
れ、他方の入出力端子は、第２転送用ＭＩＳＦＥＴのソ
ース領域に接続されている。第１転送用ＭＩＳＦＥＴの
ドレイン領域は一対の相補性データ線の一方に接続さ
れ、第２転送用ＭＩＳＦＥＴのドレイン領域は相補性デ
ータ線の他方に接続されている。第１および第２転送用
ＭＩＳＦＥＴのそれぞれのゲート電極にはワード線が接
続され、このワード線によって第１および第２転送用Ｍ
ＩＳＦＥＴの導通、非導通が制御されるようになってい
る。

【０００６】ｎチャネル型で構成された第１および第２
駆動用ＭＩＳＦＥＴと第１および第２転送用ＭＩＳＦＥ
Ｔとはｐ型ウエルの活性領域に形成され、ｐチャネル型
で構成された第１および第２負荷用ＭＩＳＦＥＴは、ｎ
型ウエルの活性領域に形成されている。

【０００７】上記第１駆動用ＭＩＳＦＥＴおよび第１負
荷用ＭＩＳＦＥＴは、ｐ型ウエルとｎ型ウエルとに跨っ
て直線状に延在する共通の第１ゲート電極を有してお
り、この第１ゲート電極の一部には、第２駆動用ＭＩＳ
ＦＥＴのドレイン領域の上部に延在する分岐部が形成さ
れている。同様に、第２駆動用ＭＩＳＦＥＴおよび第２
負荷用ＭＩＳＦＥＴは、ｐ型ウエルとｎ型ウエルとに跨
って直線状に延在する共通の第２ゲート電極を有してお
り、この第２ゲート電極の一部には、第１負荷用ＭＩＳ
ＦＥＴのドレイン領域の上部に延在する分岐部が形成さ
れている。すなわち、第１および第２ゲート電極のそれ
ぞれは、直線状に延在する部分と分岐部とからなる略Ｔ
字状のパターンでレイアウトされている。

【０００８】

【発明が解決しようとする課題】キャッシュメモリなど
に使用される上記完全ＣＭＯＳ型ＳＲＡＭは、大容量化
および高速化のためにメモリセルサイズの微細化が要求
されている。

【０００９】しかし、従来のメモリセルのレイアウト
は、セルフアラインコンタクト技術やトレンチアイソレ
ーション技術などを使ってメモリセルサイズを縮小しよ
うとしても、前述した第１駆動用ＭＩＳＦＥＴおよび第
１負荷用ＭＩＳＦＥＴに共通の第１ゲート電極と、第２
駆動用ＭＩＳＦＥＴおよび第２負荷用ＭＩＳＦＥＴに共
通の第２ゲート電極とのスペースの最小値（フォトリソ
グラフィの解像限界で決まる最小寸法）が制約となり、
メモリセルサイズをある程度までしか縮小することがで
きないという問題がある。

【００１０】本発明の目的は、完全ＣＭＯＳ型ＳＲＡＭ
のメモリセルサイズを縮小することのできる技術を提供
することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。

【００１３】（１）本発明の半導体集積回路装置は、半
導体基板の主面に形成された第１、第２駆動用ＭＩＳＦ
ＥＴ、第１、第２転送用ＭＩＳＦＥＴおよび第１、第２
負荷用ＭＩＳＦＥＴによってメモリセルが構成され、前
記第１駆動用ＭＩＳＦＥＴ、前記第１転送用ＭＩＳＦＥ
Ｔおよび前記第１負荷用ＭＩＳＦＥＴと、前記第２駆動
用ＭＩＳＦＥＴ、前記第２転送用ＭＩＳＦＥＴおよび前
記第２負荷用ＭＩＳＦＥＴとが前記メモリセルの左右の
中心線を挟んで対向するように配置されたＳＲＡＭを有
し、前記第１、第２駆動用ＭＩＳＦＥＴの左右の中心線
は、前記メモリセルの左右の中心線よりも左右の一方側
にずれて位置しており、前記第１、第２負荷用ＭＩＳＦ
ＥＴの左右の中心線は、前記メモリセルの左右の中心線
よりも左右の他方側にずれて位置している。

【００１４】（２）本発明の半導体集積回路装置の製造
方法は、前記（１）の半導体集積回路装置の製造方法で
あって、（ａ）半導体基板の主面上に堆積した第１層目
の導電膜をエッチングすることによって、前記第１駆動
用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴに共
通の第１ゲート電極と、前記第２駆動用ＭＩＳＦＥＴお
よび前記第２負荷用ＭＩＳＦＥＴに共通の第２ゲート電
極と、前記第１転送用ＭＩＳＦＥＴおよび前記第２転送
用ＭＩＳＦＥＴに共通の第３ゲート電極とを形成する工
程、（ｂ）前記第１層目の導電膜の上部に堆積した第１
層間絶縁膜をエッチングすることによって、前記第１ゲ
ート電極の上部および前記第２駆動用ＭＩＳＦＥＴのド
レイン領域の上部に跨る第１コンタクトホールを形成
し、前記第２ゲート電極の上部および前記第１負荷用Ｍ
ＩＳＦＥＴのドレイン領域の上部に跨る第２コンタクト
ホールを形成する工程、（ｃ）前記第１層間絶縁膜をエ
ッチングすることによって、前記第１駆動用ＭＩＳＦＥ
Ｔのドレイン領域の上部に第３コンタクトホールを形成
し、前記第１駆動用ＭＩＳＦＥＴのソース領域の上部に
第４コンタクトホールを形成し、前記第２駆動用ＭＩＳ
ＦＥＴのソース領域の上部に第５コンタクトホールを形
成し、前記第２負荷用ＭＩＳＦＥＴのドレイン領域の上
部に第６コンタクトホールを形成し、前記第２負荷用Ｍ
ＩＳＦＥＴのソース領域の上部に第７コンタクトホール
を形成し、前記第１負荷用ＭＩＳＦＥＴのソース領域の
上部に第８コンタクトホールを形成し、前記第１転送用
ＭＩＳＦＥＴのドレイン領域の上部に第９コンタクトホ
ールを形成し、前記第２転送用ＭＩＳＦＥＴのドレイン
領域の上部に第１０コンタクトホールを形成する工程、
（ｄ）前記第１層間絶縁膜の上部に堆積した第２層目の
導電膜をエッチングすることによって、一端部が前記第
３コンタクトホールを通じて前記第１駆動用ＭＩＳＦＥ
Ｔのドレイン領域と電気的に接続され、他端部が前記第
２コンタクトホールを通じて前記第２ゲート電極および
前記第１負荷用ＭＩＳＦＥＴのドレイン領域と電気的に
接続される第１局所配線を形成し、一端部が前記第１コ
ンタクトホールを通じて前記第１ゲート電極および前記
第２駆動用ＭＩＳＦＥＴのドレイン領域と電気的に接続
され、他端部が前記第６コンタクトホールを通じて前記
第２負荷用ＭＩＳＦＥＴのドレイン領域と電気的に接続
される第２局所配線を形成し、一端部が前記第４コンタ
クトホールを通じて前記第１駆動用ＭＩＳＦＥＴのソー
ス領域と電気的に接続され、他端部が前記第５コンタク
トホールを通じて前記第２駆動用ＭＩＳＦＥＴのソース
領域と電気的に接続される基準電圧線を形成し、一端部
が前記第７コンタクトホールを通じて前記第２負荷用Ｍ
ＩＳＦＥＴのソース領域と電気的に接続され、他端部が
前記第８コンタクトホールを通じて前記第１負荷用ＭＩ
ＳＦＥＴのソース領域と電気的に接続される電源電圧線
を形成し、前記第９コンタクトホールを通じて前記第１
転送用ＭＩＳＦＥＴのドレイン領域と電気的に接続され
る第１パッド層を形成し、前記第１０コンタクトホール
を通じて前記第２転送用ＭＩＳＦＥＴのドレイン領域と
電気的に接続される第２パッド層を形成する工程、
（ｅ）前記第２目の導電膜の上部に堆積した第２層間絶
縁膜をエッチングすることによって、前記第１パッド層
の上部に第１スルーホールを形成し、前記第２パッド層
の上部に第２スルーホールを形成する工程、（ｆ）前記
第２層間絶縁膜の上部に堆積した第３層目の導電膜をエ
ッチングすることによって、前記第１スルーホールを通
じて前記第１パッド層と電気的に接続される相補性デー
タ線の一方を形成し、前記第２スルーホールを通じて前
記第２パッド層と電気的に接続される相補性データ線の
他方を形成する工程、を含んでいる。

【００１５】上記した手段によれば、第１駆動用ＭＩＳ
ＦＥＴおよび第１負荷用ＭＩＳＦＥＴに共通の第１ゲー
ト電極と、第２駆動用ＭＩＳＦＥＴおよび第２負荷用Ｍ
ＩＳＦＥＴに共通の第２ゲート電極とのスペースの最小
値が制約となって生じるメモリセル内の無駄なスペース
を無くすことができるので、メモリセルサイズを縮小す
ることが可能となる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

【００１７】（実施の形態１）図１は、本実施の形態の
ＳＲＡＭのメモリセルを示す等価回路図である。図示の
ように、このメモリセルＭＣは、一対の相補性データ線
（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線
ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴ
Ｑｄ₁,Ｑｄ₂、一対の負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂
および一対の転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂により構
成されている。駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂および
転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂はｎチャネル型ＭＩＳ
ＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂は
ｐチャネル型ＭＩＳＦＥＴで構成されている。すなわ
ち、このメモリセルＭＣは、４個のｎチャネル型ＭＩＳ
ＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完
全ＣＭＯＳ型で構成されている。

【００１８】メモリセルＭＣを構成する上記６個のＭＩ
ＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ₁および負荷
用ＭＩＳＦＥＴＱｐ₁は、ＣＭＯＳインバータＩＮＶ₁
を構成し、駆動用ＭＩＳＦＥＴＱｄ₂および負荷用ＭＩ
ＳＦＥＴＱｐ₂は、ＣＭＯＳインバータＩＮＶ₂を構成
している。これら一対のＣＭＯＳインバータＩＮＶ₁,Ｉ
ＮＶ₂の相互の入出力端子（蓄積ノードＡ、Ｂ）は、後
述する一対の局所配線Ｌ₁,Ｌ₂を介して交差結合し、１
ビットの情報を記憶する情報蓄積部としてのフリップフ
ロップ回路を構成している。このフリップフロップ回路
の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳ
ＦＥＴＱｔ₁のソース、ドレイン領域の一方に接続さ
れ、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩ
ＳＦＥＴＱｔ₂のソース、ドレイン領域の一方に接続さ
れている。

【００１９】転送用ＭＩＳＦＥＴＱｔ₁のソース、ドレ
イン領域の他方はデータ線ＤＬに接続され、転送用ＭＩ
ＳＦＥＴＱｔ₂のソース、ドレイン領域の他方はデータ
線／ＤＬに接続されている。また、フリップフロップ回
路の一端（負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂の各ソース
領域）は電源電圧（Ｖcc) に接続され、他端（駆動用Ｍ
ＩＳＦＥＴＱｄ₁,Ｑｄ₂の各ソース領域）は基準電圧
（Ｖss) に接続されている。電源電圧（Ｖcc) は例えば
３Ｖであり、基準電圧（Ｖss) は電源電圧（Ｖcc) より
も低く、例えば０Ｖ（ＧＮＤ）である。

【００２０】上記回路の動作を説明すると、一方のＣＭ
ＯＳインバータＩＮＶ₁の蓄積ノードＡが高電位
（“Ｈ" ）であるときには、駆動用ＭＩＳＦＥＴＱｄ₂
がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ₂
の蓄積ノードＢが低電位（“Ｌ" ）になる。従って、駆
動用ＭＩＳＦＥＴＱｄ₁がＯＦＦになり、蓄積ノードＡ
の高電位（“Ｈ" ）が保持される。すなわち、一対のＣ
ＭＯＳインバータＩＮＶ₁,ＩＮＶ₂を交差結合させたラ
ッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持
され、電源電圧が印加されている間、情報が保存され
る。

【００２１】転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のそれぞ
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（“Ｈ" ）であるときには、転送用ＭＩＳＦＥＴＱ
ｔ₁,Ｑｔ₂がＯＮになり、ラッチ回路と相補性データ線
（データ線ＤＬ，バーＤＬ）とが電気的に接続されるの
で、蓄積ノードＡ、Ｂの電位状態（“Ｈ" または“Ｌ"
）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの
情報として読み出される。

【００２２】メモリセルＭＣに情報を書き込むには、ワ
ード線ＷＬを“Ｈ" 電位レベル、転送用ＭＩＳＦＥＴＱ
ｔ₁,Ｑｔ₂をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情
報を蓄積ノードＡ、Ｂに伝達する。また、メモリセルＭ
Ｃの情報を読み出すには、同じくワード線ＷＬを“Ｈ"
電位レベル、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂をＯＮ状
態にして蓄積ノードＡ、Ｂの情報をデータ線ＤＬ、／Ｄ
Ｌに伝達する。

【００２３】次に、本実施の形態のメモリセルの具体的
な構成を図２（メモリセル約１個分の領域を示す半導体
基板の平面図）および図３（図２のIII −III'線に沿っ
た半導体基板の断面図）を用いて説明する。なお、図２
には、メモリセルを構成する各導電層とこれらの導電層
を接続する接続孔のみを示し、各導電層間に形成された
絶縁膜や素子分離用絶縁膜は図示しない。

【００２４】メモリセルＭＣを構成する６個のＭＩＳＦ
ＥＴは、例えば単結晶シリコンからなる半導体基板１の
主面のフィールド酸化膜２で周囲を囲まれた活性領域
５、６に形成されている。ｎチャネル型で構成された駆
動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂および転送用ＭＩＳＦＥ
ＴＱｔ₁,Ｑｔ₂は、ｐ型ウエル３の活性領域５に形成さ
れ、ｐチャネル型で構成された負荷用ＭＩＳＦＥＴＱｐ
₁,Ｑｐ₂は、ｎ型ウエル４の活性領域６に形成されてい
る。

【００２５】一対の転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ
₂は、主としてｐ型ウエル３の活性領域５に形成された
ｎ型半導体領域７（ソース領域、ドレイン領域）、活性
領域５の表面に形成された酸化シリコン膜からなるゲー
ト酸化膜８およびゲート酸化膜８上に形成された第１層
目のｎ型多結晶シリコン膜（または多結晶シリコン膜と
高融点金属シリサイド膜とを積層したポリサイド膜）か
らなるゲート電極９により構成されている。転送用ＭＩ
ＳＦＥＴＱｔ₁,Ｑｔ₂のゲート電極９は、行方向（Ｘ方
向）に延在するワード線ＷＬと一体に構成されており、
その上部および側壁は、窒化シリコン膜１３および窒化
シリコン膜からなるサイドウォールスペーサ１４によっ
て覆われている。

【００２６】一対の駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ
₂は、主としてｐ型ウエル３の活性領域５に形成された
ｎ型半導体領域１０（ソース領域、ドレイン領域）、活
性領域５の表面に形成された酸化シリコン膜からなるゲ
ート酸化膜８およびゲート酸化膜８上に形成された第１
層目のｎ型多結晶シリコン膜（またはポリサイド膜）か
らなるゲート電極１１ａ、１１ｂにより構成されてい
る。駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のゲート電極１１
ａ、１１ｂの上部および側壁は、窒化シリコン膜１３お
よび窒化シリコン膜からなるサイドウォールスペーサ１
４によって覆われている。また、駆動用ＭＩＳＦＥＴＱ
ｄ₁のドレイン領域（ｎ型半導体領域１０）と転送用Ｍ
ＩＳＦＥＴＱｔ₁のソース領域（ｎ型半導体領域７）と
は、共通の活性領域５に形成され、駆動用ＭＩＳＦＥＴ
Ｑｄ₂のドレイン領域（ｎ型半導体領域１０）と転送用
ＭＩＳＦＥＴＱｔ₂のソース領域（ｎ型半導体領域７）
とは、共通の活性領域５に形成されている。

【００２７】一対の負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ
₂は、主としてｎ型ウエル４の活性領域６に形成された
ｐ型半導体領域１２（ソース領域、ドレイン領域）、活
性領域６の表面に形成された酸化シリコン膜からなるゲ
ート酸化膜８およびゲート酸化膜８上に形成された第１
層目のｎ型多結晶シリコン膜（またはポリサイド膜）か
らなるゲート電極１１ａ、１１ｂにより構成されてい
る。負荷用ＭＩＳＦＥＴＱｐ₁のゲート電極１１ａは、
前記駆動用ＭＩＳＦＥＴＱｄ₁のゲート電極１１ａと一
体に構成され、その上部および側壁は、窒化シリコン膜
１３および窒化シリコン膜からなるサイドウォールスペ
ーサ１４によって覆われている。同様に、負荷用ＭＩＳ
ＦＥＴＱｐ₂のゲート電極１１ｂは、前記駆動用ＭＩＳ
ＦＥＴＱｄ₂のゲート電極１１ｂと一体に構成され、そ
の上部および側壁は、窒化シリコン膜１３および窒化シ
リコン膜からなるサイドウォールスペーサ１４によって
覆われている。

【００２８】メモリセルＭＣを構成する上記６個のＭＩ
ＳＦＥＴの上部には、酸化シリコン膜からなる第１層目
の層間絶縁膜１５を介してアルミニウム（Ａｌ）合金膜
からなる一対の局所配線Ｌ₁,Ｌ₂、電源電圧線１６Ａ、
基準電圧線１６Ｂおよび一対のパッド層１６Ｃ、１６Ｃ
が形成されている。

【００２９】上記一対の局所配線Ｌ₁,Ｌ₂のうち、局所
配線Ｌ₂の一端部は、層間絶縁膜１５に形成されたコン
タクトホール２０を通じて駆動用ＭＩＳＦＥＴＱｄ₂の
ドレイン領域（ｎ型半導体領域１０）と電気的に接続さ
れ、かつ駆動用ＭＩＳＦＥＴＱｄ₁、負荷用ＭＩＳＦＥ
ＴＱｐ₁に共通のゲート電極１１ａと電気的に接続され
ている。また、局所配線Ｌ₂の他端部は、層間絶縁膜１
５に形成されたコンタクトホール２５を通じて負荷用Ｍ
ＩＳＦＥＴＱｐ₂のドレイン領域（ｐ型半導体領域１
２）と電気的に接続されている。つまり、駆動用ＭＩＳ
ＦＥＴＱｄ₂のドレイン領域（ｎ型半導体領域１０、蓄
積ノードＢ）、負荷用ＭＩＳＦＥＴＱｐ₂のドレイン領
域（ｐ型半導体領域１２）および駆動用ＭＩＳＦＥＴＱ
ｄ₁、負荷用ＭＩＳＦＥＴＱｐ₁に共通のゲート電極１
１ａのそれぞれは、局所配線Ｌ₂を介して互いに接続さ
れている。

【００３０】他方、局所配線Ｌ₁の一端部は、層間絶縁
膜１５に形成されたコンタクトホール２１を通じて負荷
用ＭＩＳＦＥＴＱｐ₁のドレイン領域（ｐ型半導体領域
１２）と電気的に接続され、かつ駆動用ＭＩＳＦＥＴＱ
ｄ₂、負荷用ＭＩＳＦＥＴＱｐ₂に共通のゲート電極１
１ｂと電気的に接続されている。また、局所配線Ｌ_１の
他端部は、層間絶縁膜１５に形成されたコンタクトホー
ル２２を通じて駆動用ＭＩＳＦＥＴＱｄ_１のドレイン
領域（ｎ型半導体領域１０）と電気的に接続されてい
る。つまり、駆動用ＭＩＳＦＥＴＱｄ₁のドレイン領域
（ｎ型半導体領域１０、蓄積ノードＡ）、負荷用ＭＩＳ
ＦＥＴＱｐ₁のドレイン領域（ｐ型半導体領域１２）お
よび駆動用ＭＩＳＦＥＴＱｄ₂、負荷用ＭＩＳＦＥＴＱ
ｐ₂に共通のゲート電極１１ｂのそれぞれは、局所配線
Ｌ₁を介して互いに接続されている。

【００３１】上記局所配線Ｌ₁,Ｌ₂と同じ配線層に形成
された電源電圧線１６Ａ、基準電圧線１６Ｂおよびパッ
ド層１６Ｃ、１６Ｃのうち、電源電圧線１６Ａは、層間
絶縁膜１５に形成されたコンタクトホール２７を通じて
負荷用ＭＩＳＦＥＴＱｐ₁のソース領域（ｐ型半導体領
域１２）と電気的に接続され、層間絶縁膜１５に形成さ
れたコンタクトホール２６を通じて負荷用ＭＩＳＦＥＴ
Ｑｐ₂のソース領域（ｐ型半導体領域１２）と電気的に
接続されている。電源電圧線１６Ａは、上記コンタクト
ホール２６、２７を通じて負荷用ＭＩＳＦＥＴＱｐ₁,Ｑ
ｐ₂の各ソース領域（ｐ型半導体領域１２）に回路の電
源電圧（Ｖcc）を供給する。

【００３２】基準電圧線１６Ｂは、層間絶縁膜１５に形
成されたコンタクトホール２３を通じて駆動用ＭＩＳＦ
ＥＴＱｄ₁のソース領域（ｎ型半導体領域１０）と電気
的に接続され、層間絶縁膜１５に形成されたコンタクト
ホール２４を通じて駆動用ＭＩＳＦＥＴＱｄ₂のソース
領域（ｎ型半導体領域１０）と電気的に接続されてい
る。基準電圧線１６Ｂは、上記コンタクトホール２３、
２４を通じて駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂の各ソー
ス領域（ｎ型半導体領域１０）に回路の基準電圧（Ｖs
s) を供給する。

【００３３】一対のパッド層１６Ｃ、１６Ｃの一方は、
層間絶縁膜１５に形成されたコンタクトホール２８を通
じて転送用ＭＩＳＦＥＴＱｔ₁のドレイン領域（ｎ型半
導体領域７）と電気的に接続され、他方は、層間絶縁膜
１５に形成されたコンタクトホール２９を通じて転送用
ＭＩＳＦＥＴＱｔ₂のドレイン領域（ｎ型半導体領域
７）と電気的に接続されている。

【００３４】上記局所配線Ｌ₁,Ｌ₂、電源電圧線１６
Ａ、基準電圧線１６Ｂおよびパッド層１６Ｃ、１６Ｃの
上部には、酸化シリコン膜からなる第２層目のを介して
Ａｌ合金膜からなる一対の相補性データ線（データ線Ｄ
Ｌ、データ線／ＤＬ）が形成されている。データ線Ｄ
Ｌ、／ＤＬは、層間絶縁膜１７上を行方向に直交する列
方向（Ｙ方向）に延在して構成される。データ線ＤＬ
は、層間絶縁膜１７に形成されたスルーホール３０を通
じてパッド層１６Ｃと電気的に接続され、さらに前記コ
ンタクトホール２８を通じて転送用ＭＩＳＦＥＴＱｔ₁
のソース、ドレイン領域（ｎ型半導体領域７）の一方と
電気的に接続されている。また、データ線／ＤＬは、層
間絶縁膜１７に形成されたスルーホール３１を通じてパ
ッド層１６Ｃと電気的に接続され、さらに前記コンタク
トホール２９を通じて転送用ＭＩＳＦＥＴＱｔ₂のソー
ス、ドレイン領域（ｎ型半導体領域７）の一方と電気的
に接続されている。

【００３５】上記相補性データ線（データ線ＤＬ、／Ｄ
Ｌ）の上部には、酸化シリコン膜と窒化シリコン膜との
積層膜などからなるファイナルパッシベーション膜が形
成されているが、その図示は省略する。

【００３６】図４は、上記したメモリセルＭＣの構成部
分のうち、ｐ型ウエル３の活性領域５とｎ型ウエル４の
活性領域６とに形成された６個のＭＩＳＦＥＴおよびコ
ンタクトホール２０〜２９の各レイアウトを示す半導体
基板１の平面図である。

【００３７】図中の破線で囲まれた矩形の領域は、メモ
リセルＭＣ１個分の占有領域を示している。このメモリ
セルＭＣを図５に示すような繰り返しパターンで配置す
ることにより、後述する図２３（Ａ）〜（Ｃ）に示すよ
うなメモリセルアレイが構成される。また、図中の符号
（１００）で示す一点鎖線は、この領域の左右（行方
向）の中心線を示しており、この中心線（１００）の左
側部分の距離ＬＭ₁は、中心線（１００）の右側部分の
距離ＬＭ₂に等しくなるように構成されている（ＬＭ₁
＝ＬＭ₂）。すなわち、行方向におけるメモリセルＭＣ
の占有領域の幅Ｌは、２×ＬＭ₁＝２×ＬＭ₂＝ＬＭ₁
＋ＬＭ₂となる。

【００３８】上記中心線（１００）の左側部分には、転
送用ＭＩＳＦＥＴＱｔ₁、駆動用ＭＩＳＦＥＴＱｄ₁お
よび負荷用ＭＩＳＦＥＴＱｐ₁が配置され、右側部分に
は転送用ＭＩＳＦＥＴＱｔ₂、駆動用ＭＩＳＦＥＴＱｄ
₂および負荷用ＭＩＳＦＥＴＱｐ₂が配置されている。

【００３９】符号（２００）で示す一点鎖線は、ｐ型ウ
エル３とｎ型ウエル４との境界線を示しており、この境
界線（２００）の上側部分に４個のｎチャネル型ＭＩＳ
ＦＥＴ（転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂および駆動用
ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂）が配置され、下側部分に２
個のｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱ
ｐ₁,Ｑｐ₂）が配置されている。

【００４０】符号（３００）で示す一点鎖線は、４個の
ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ₁,
Ｑｔ₂および駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂）の左右
（行方向）の中心線、すなわちメモリセルＭＣの中心線
（１００）の左側部分に配置された２個のｎチャネル型
ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ₁および駆動用
ＭＩＳＦＥＴＱｄ₁）と右側部分に配置された２個のｎ
チャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ₂お
よび駆動用ＭＩＳＦＥＴＱｄ₂）との中心線を示してい
る。

【００４１】行方向において、中心線（３００）と駆動
用ＭＩＳＦＥＴＱｄ₁の中心線Ｃｎ₁との距離Ｌｎ
₁は、中心線（３００）と駆動用ＭＩＳＦＥＴＱｄ₂の
中心線Ｃｎ₂との距離Ｌｎ₂に等しく構成されている
（Ｌｎ₁＝Ｌｎ₂）。ここで、駆動用ＭＩＳＦＥＴＱｄ
₁,Ｑｄ₂の中心線Ｃｎ₁、Ｃｎ₂は、それぞれチャネル
長の１／２の個所をチャネル幅方向に延在する仮想線を
示している。また、行方向において、中心線（３００）
と転送用ＭＩＳＦＥＴＱｔ₁の中心線Ｃｔ₁との距離Ｌ
ｔ₁は、中心線（３００）と転送用ＭＩＳＦＥＴＱｔ₂
の中心線Ｃｔ₂との距離Ｌｔ₂に等しく構成されている
（Ｌｔ₁＝Ｌｔ₂）。ここで、転送用ＭＩＳＦＥＴＱｔ
₁,Ｑｔ₂の中心線Ｃｔ₁、Ｃｔ₂は、それぞれチャネル
長の１／２の個所をチャネル幅方向に延在する仮想線を
示している。

【００４２】符号（４００）で示す一点鎖線は、２個の
ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ₁,
Ｑｐ₂）の左右（行方向）の中心線、すなわちメモリセ
ルＭＣの中心線（１００）の左側部分に配置されたｐチ
ャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ₁）と
右側部分に配置されたｐチャネル型ＭＩＳＦＥＴ（負荷
用ＭＩＳＦＥＴＱｐ₂）との中心線を示している。

【００４３】行方向において、中心線（４００）と負荷
用ＭＩＳＦＥＴＱｐ₁の中心線Ｃｐ₁との距離Ｌｐ
₁は、中心線（４００）と負荷用ＭＩＳＦＥＴＱｐ₂の
中心線Ｃｐ₂との距離Ｌｐ₂に等しく構成されている
（Ｌｐ₁＝Ｌｐ₂）。ここで、負荷用ＭＩＳＦＥＴＱｐ
₁、Ｑｐ₂の中心線Ｃｐ₁、Ｃｐ₂は、それぞれチャネ
ル長の１／２の個所をチャネル幅方向に延在する仮想線
を示している。

【００４４】図４に示すように、本実施の形態のメモリ
セルＭＣは、行方向において、４個のｎチャネル型ＭＩ
ＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂および駆動
用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂）の左右の中心線（３０
０）がメモリセルＭＣの左右の中心線（１００）よりも
左側にずれており、ｐチャネル型ＭＩＳＦＥＴ（負荷用
ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂）の左右の中心線（４００）
がメモリセルＭＣの左右の中心線（１００）よりも右側
にずれている。すなわち、行方向において、中心線（３
００）と中心線（４００）とが互いに左右の反対側にず
れるように構成されている。また、行方向において、負
荷用ＭＩＳＦＥＴＱｐ₁の中心線Ｃｐ₁は、駆動用ＭＩ
ＳＦＥＴＱｄ₁の中心線Ｃｎ₁よりも中心線（１００）
に近くなるように構成され、駆動用ＭＩＳＦＥＴＱｄ₂
の中心線Ｃｎ₂は、負荷用ＭＩＳＦＥＴＱｐ₂の中心線
Ｃｐ₂よりも中心線（１００）に近くなるように構成さ
れている。

【００４５】またこれに伴って、駆動用ＭＩＳＦＥＴＱ
ｄ₁のゲート電極１１ａは、これと一体に構成された負
荷用ＭＩＳＦＥＴＱｐ₁のゲート電極１１ａよりも左側
にずれている。そのため、ゲート電極１１ａは、全体が
略Ｙ字型となるようなパターンでレイアウトされてい
る。同様に、負荷用ＭＩＳＦＥＴＱｐ₂のゲート電極１
１ｂは、これと一体に構成された駆動用ＭＩＳＦＥＴＱ
ｄ₂のゲート電極１１ｂよりも右側にずれているため、
全体が略Ｙ字型となるようなパターンでレイアウトされ
ている。

【００４６】図６は、ｎチャネル型ＭＩＳＦＥＴ（転送
用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂および駆動用ＭＩＳＦＥＴ
Ｑｄ₁,Ｑｄ₂）の左右の中心線およびｐチャネル型ＭＩ
ＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂）の左右の
中心線をメモリセルＭＣの中心線（１００）と一致させ
た比較例のレイアウトを示す半導体基板１の平面図であ
る。すなわちこの比較例は、行方向において、メモリセ
ルＭＣの中心線（１００）の左側部分の距離ＬＭ₁＝中
心線（１００）の右側部分の距離ＬＭ₂、負荷用ＭＩＳ
ＦＥＴＱｐ₁の中心線Ｃｐ₁＝駆動用ＭＩＳＦＥＴＱｄ
₁の中心線Ｃｎ₁、負荷用ＭＩＳＦＥＴＱｐ₂の中心線
Ｃｐ₂＝駆動用ＭＩＳＦＥＴＱｄ₂の中心線Ｃｎ₂とな
るように構成されている。

【００４７】図４に示す本実施の形態のレイアウトおよ
び図６に示す比較例のレイアウトでは、後述する自己整
合（セルフアライン）技術を用いてゲート電極１１ａと
コンタクトホール２２、２３、２７との合わせ余裕、お
よびゲート電極１１ｂとコンタクトホール２４、２５、
２６との合わせ余裕を無くすことが可能である。

【００４８】しかし、このようにすると、図６に示す比
較例のレイアウトでは、ゲート電極１１ａとゲート電極
１１ｂとのスペース（Ｘ）をフォトリソグラフィの解像
限界で決まる最小寸法まで縮小しても、ゲート電極１１
ｂとコンタクトホール２０との間およびゲート電極１１
ａとコンタクトホール２１との間に無駄なスペース
（Ｙ、Ｚ）が生じてしまう。すなわち、ゲート電極１１
ｂとコンタクトホール２０とのスペース（Ｙ）およびゲ
ート電極１１ａとコンタクトホール２１とのスペース
（Ｚ）をある程度まで縮小すると、ゲート電極１１ａと
ゲート電極１１ｂとのスペース（Ｘ）の最小値が制約と
なって、それ以上縮小することができなくなる。

【００４９】これに対し、図４に示す本実施の形態のレ
イアウトは、ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳ
ＦＥＴＱｔ₁,Ｑｔ₂および駆動用ＭＩＳＦＥＴＱｄ₁,Ｑ
ｄ₂）の左右の中心線（３００）をメモリセルＭＣの中
心線（１００）よりも左側にずらし、これに伴って駆動
用ＭＩＳＦＥＴＱｄ₂のゲート電極１１ｂを左側にずら
すことにより、ゲート電極１１ｂとコンタクトホール２
０との間の無駄なスペース（Ｙ）を無くすことができ
る。また同様に、ｐチャネル型ＭＩＳＦＥＴ（負荷用Ｍ
ＩＳＦＥＴＱｐ₁,Ｑｐ₂）の左右の中心線（４００）を
メモリセルＭＣの中心線（１００）よりも右側にずら
し、これに伴って負荷用ＭＩＳＦＥＴＱｐ₁のゲート電
極１１ａを右側にずらすことにより、ゲート電極１１ａ
とコンタクトホール２１との間の間の無駄なスペース
（Ｚ）を無くすことができる。すなわち、本実施の形態
のレイアウトによれば、比較例のレイアウトにおいては
不可避的に生じるメモリセルＭＣ内の無駄なスペース
（Ｙ、Ｚ）を無くすことができるので、このスペース
（Ｙ、Ｚ）に相当する分、メモリセルサイズを縮小する
ことができる。

【００５０】また、本実施の形態のレイアウトは、駆動
用ＭＩＳＦＥＴＱｄ₁と行方向に隣接するメモリセルＭ
Ｃの駆動用ＭＩＳＦＥＴＱｄ₂との間に形成されるコン
タクトホール２４を行方向において左側にずらし、負荷
用ＭＩＳＦＥＴＱｐ₂と行方向に隣接するメモリセルＭ
Ｃの負荷用ＭＩＳＦＥＴＱｐ₁との間に形成されるコン
タクトホール２７を行方向において右側にずらして、メ
モリセルＭＣを図５に示すような繰り返しパターンで配
置している。すなわち、メモリセルＭＣは、行方向にお
いてメモリセルＭＣを平行移動した繰り返しパターンで
配置されている。

【００５１】また、本実施の形態のレイアウトは、図４
に示すように、メモリセルＭＣの行方向の幅（＝２×Ｌ
Ｍ₁＝２×ＬＭ₂＝ＬＭ₁＋ＬＭ₂）が、駆動用ＭＩＳ
ＦＥＴＱｄ₁のゲート電極１１ａと行方向に隣接するメ
モリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ₂のゲート電極
１１ｂとの間の中間（行方向における間隔（２×Ｗｎ）
の１／２の個所）の仮想線Ｃｎ₁₂と、負荷用ＭＩＳＦＥ
ＴＱｐ₂のゲート電極１１ｂと行方向に隣接するメモリ
セルＭＣの負荷用ＭＩＳＦＥＴＱｐ₁のゲート電極１１
ａとの間の中間の仮想線Ｃｐ₁₂との間の幅Ｌｃよりも小
さくなるように構成されている。これにより、行方向に
おけるメモリセルサイズを縮小することができる。

【００５２】次に、上記のように構成された本実施の形
態のＳＲＡＭの製造方法を図７〜図１７を用いて説明す
る。

【００５３】まず、図７（メモリセル約１個分の領域を
示す半導体基板の平面図）および図８（メモリセル約１
個分の領域を示す半導体基板の断面図）に示すように、
窒化シリコン膜を熱酸化のマスクに用いた周知のＬＯＣ
ＯＳ（選択酸化）法によって、ｐ型単結晶シリコンから
なる半導体基板１の主面に素子分離用のフィールド酸化
膜２を形成する。次に、フォトレジスト膜をマスクにし
て半導体基板１の一部にｐ型不純物（例えばホウ素
（Ｂ））、他の一部にｎ型不純物（例えばリン（Ｐ））
をイオン打ち込みしてｐ型ウエル３およびｎ型ウエル４
を形成した後、ｐ型ウエル３の活性領域５およびｎ型ウ
エル４の活性領域６の表面を熱酸化してゲート酸化膜８
を形成する。

【００５４】次に、図９および図１０に示すように、転
送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のゲート電極９（ワード
線ＷＬ）、負荷用ＭＩＳＦＥＴＱｐ₁、駆動用ＭＩＳＦ
ＥＴＱｄ₁に共通のゲート電極１１ａおよび負荷用ＭＩ
ＳＦＥＴＱｐ₂、駆動用ＭＩＳＦＥＴＱｄ₂に共通のゲ
ート電極１１ｂを形成する。ゲート電極９（ワード線Ｗ
Ｌ）およびゲート電極１１ａ、１１ｂは、半導体基板１
上にＣＶＤ（ChemicalVapor Deposition ）法でｎ型不
純物（例えばリン）をドープしたｎ型多結晶シリコン膜
（またはｎ型多結晶シリコン膜とタングステンシリサイ
ド（ＷＳｉ）膜との積層膜からなるポリサイド膜）を堆
積し、次いでその上部にＣＶＤ法で窒化シリコン膜１３
を堆積した後、フォトレジスト膜をマスクにしたエッチ
ングで窒化シリコン膜１３およびｎ型多結晶シリコン膜
（またはポリサイド膜）をパターニングして形成する。

【００５５】次に、図１１に示すように、半導体基板１
上にＣＶＤ法で堆積した窒化シリコン膜をＲＩＥ(React
ive Ion Etching)法で異方的にエッチングすることによ
り、ゲート電極９（ワード線ＷＬ）およびゲート電極１
１ａ、１１ｂの側壁にサイドウォールスペーサ１４を形
成する。続いて、ｎ型ウエル４を覆うフォトレジスト膜
をマスクにしてｐ型ウエル３にｎ型不純物（リンまたは
ヒ素（Ａｓ））をイオン打ち込みすることにより、ｎ型
半導体領域７（転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂のソー
ス、ドレイン領域）およびｎ型半導体領域１０（駆動用
ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂のソース、ドレイン領域）を
形成する。また、ｐ型ウエル３を覆うフォトレジスト膜
をマスクにしてｎ型ウエル４にｐ型不純物（ホウ素）を
イオン打ち込みすることにより、ｐ型半導体領域１２
（負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース、ドレイン
領域）を形成する。なお、これら６個のＭＩＳＦＥＴの
ソース、ドレイン領域は、高不純物濃度の半導体領域と
低不純物濃度の半導体領域とからなるＬＤＤ(Lightly D
oped Drain) 構造にしてもよい。この場合は、上記サイ
ドウォールスペーサ１４を形成する工程の前後にｐ型ウ
エル３およびｎ型ウエル４に不純物のイオン打ち込みを
それぞれ１回ずつ行う。

【００５６】ここまでの工程で、メモリセルＭＣを構成
する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ₁,Ｑ
ｄ₂、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂および負荷用Ｍ
ＩＳＦＥＴＱｐ₁,Ｑｐ₂）が完成する。

【００５７】次に、図１２および図１３に示すように、
半導体基板１上にＣＶＤ法で酸化シリコン膜を堆積して
層間絶縁膜１５を形成した後、フォトレジスト膜をマス
クにして層間絶縁膜１５およびその下部の窒化シリコン
膜（窒化シリコン膜１３およびサイドウォールスペーサ
１４）を順次エッチングすることにより、駆動用ＭＩＳ
ＦＥＴＱｄ₂のドレイン領域（ｎ型半導体領域１０）お
よび駆動用ＭＩＳＦＥＴＱｄ₁、負荷用ＭＩＳＦＥＴＱ
ｐ₁に共通のゲート電極１１ａの上部にコンタクトホー
ル２０を形成し、負荷用ＭＩＳＦＥＴＱｐ₁のドレイン
領域（ｐ型半導体領域１２）および駆動用ＭＩＳＦＥＴ
Ｑｄ₂、負荷用ＭＩＳＦＥＴＱｐ₂に共通のゲート電極
１１ｂの上部にコンタクトホール２１を形成する。

【００５８】次に、図１４および図１５に示すように、
フォトレジスト膜をマスクにして層間絶縁膜１５をエッ
チングすることにより、駆動用ＭＩＳＦＥＴＱｄ₁のソ
ース、ドレイン領域（ｎ型半導体領域１０）の上部にコ
ンタクトホール２２、２３を形成し、駆動用ＭＩＳＦＥ
ＴＱｄ₂のソース領域（ｎ型半導体領域１０）の上部に
コンタクトホール２４を形成する。また、このとき同時
に負荷用ＭＩＳＦＥＴＱｐ₂のソース、ドレイン領域
（ｐ型半導体領域１２）の上部にコンタクトホール２
５、２６を形成し、負荷用ＭＩＳＦＥＴＱｐ₁のソース
領域（ｐ型半導体領域１２）の上部にコンタクトホール
２７を形成し、転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂の各ド
レイン領域（ｎ型半導体領域７）の上部にコンタクトホ
ール２８、２９を形成する。

【００５９】上記コンタクトホール２２〜２９を形成す
るためのエッチングは、窒化シリコン膜（窒化シリコン
膜１３およびサイドウォールスペーサ１４）が除去され
るのを防ぐために、酸化シリコン膜（層間絶縁膜１５）
を高い選択比でエッチングするガスを使用して行い、コ
ンタクトホール２２〜２９をゲート電極（ゲート電極
９、ゲート電極１１ａ、１１ｂ）に対して自己整合（セ
ルフアライン）で形成する。これにより、コンタクトホ
ール２２〜２９とゲート電極（ゲート電極９、ゲート電
極１１ａ、１１ｂ）との合わせ余裕が不要となり、コン
タクトホール２２〜２９とゲート電極（ゲート電極９、
ゲート電極１１ａ、１１ｂ）との間隔を縮小することが
できるので、その分、メモリセルサイズを縮小すること
が可能となる。なお、上記コンタクトホール２２〜２９
を形成した後に、前記コンタクトホール２０、２１を形
成してもよい。

【００６０】次に、図１６および図１７に示すように、
層間絶縁膜１５の上部にスパッタリング法でＡｌ合金膜
を堆積した後、フォトレジスト膜をマスクにしたエッチ
ングでこのＡｌ合金膜をパターニングすることにより、
局所配線Ｌ₁,Ｌ₂、電源電圧線１６Ａ、基準電圧線１６
Ｂおよびパッド層１６Ｃを形成する。

【００６１】次に、半導体基板１上にＣＶＤ法で酸化シ
リコン膜からなる層間絶縁膜１７を堆積し、フォトレジ
スト膜をマスクにしたエッチングでパッド層１６Ｃの上
部の層間絶縁膜１７にスルーホール３０、３１を形成し
た後、層間絶縁膜１７の上部にスパッタリング法でＡｌ
合金膜を堆積し、フォトレジスト膜をマスクにしたエッ
チングでこのＡｌ合金膜をパターニングしてデータ線Ｄ
Ｌ、／ＤＬを形成することにより、前記図２および図３
に示す本実施の形態のメモリセルＭＣが完成する。

【００６２】（実施の形態２）図１８は、本実施の形態
のメモリセルを示す半導体基板の平面図、図１９は、同
じく断面図である。本実施の形態のメモリセルＭＣは、
前記実施の形態１と同様、メモリセルＭＣを構成する６
個のＭＩＳＦＥＴのうち、４個のｎチャネル型ＭＩＳＦ
ＥＴ（転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂および駆動用Ｍ
ＩＳＦＥＴＱｄ₁,Ｑｄ₂）の左右の中心線（３００）が
メモリセルＭＣの左右の中心線（１００）よりも左側に
ずれており、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳ
ＦＥＴＱｐ₁,Ｑｐ₂）の左右の中心線（４００）がメモ
リセルＭＣの左右の中心線（１００）よりも右側にずれ
ている。

【００６３】またこれに伴って、駆動用ＭＩＳＦＥＴＱ
ｄ₁、負荷用ＭＩＳＦＥＴＱｐ₁に共通のゲート電極１
１ａおよび駆動用ＭＩＳＦＥＴＱｄ₂、負荷用ＭＩＳＦ
ＥＴＱｐ₂に共通のゲート電極１１ｂは、それぞれ略Ｙ
字型のパターンでレイアウトされている。すなわち、駆
動用ＭＩＳＦＥＴＱｄ₁のゲート電極１１ａは、これと
一体に構成された負荷用ＭＩＳＦＥＴＱｐ₁のゲート電
極１１ａよりも左側にずれており、負荷用ＭＩＳＦＥＴ
Ｑｐ₂のゲート電極１１ｂは、これと一体に構成された
駆動用ＭＩＳＦＥＴＱｄ₂のゲート電極１１ｂよりも右
側にずれている。

【００６４】メモリセルＭＣを構成する６個のＭＩＳＦ
ＥＴが形成された活性領域５、６は、前記実施の形態１
と異なり、半導体基板１の主面に形成された素子分離溝
４０によって周囲を囲まれている。素子分離溝４０は、
素子分離領域の半導体基板１をエッチングして溝を形成
した後、半導体基板１上にＣＶＤ法で酸化シリコン膜４
１を堆積し、この酸化シリコン膜４１をＣＭＰ（化学的
機械的研磨）法で研磨して溝の内部に残すことにより形
成する。その後のメモリセル形成工程は、前記実施の形
態１と同じである。

【００６５】メモリセルＭＣを構成する６個のＭＩＳＦ
ＥＴが形成される活性領域５、６を上記のような素子分
離溝４０によって分離する本実施の形態によれば、前記
実施の形態１のようなＬＯＣＯＳ法で形成された活性領
域５、６に比べて、活性領域５、６の端部にバーズビー
ク(bird's beak) が生じない分、ｐ型ウエル３の活性領
域５とｎ型ウエル４の活性領域６とのスペースを縮小す
ることができる。すなわち、本実施の形態によれば、ｐ
型ウエル３に形成される４個のｎチャネル型ＭＩＳＦＥ
Ｔ（転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂および駆動用ＭＩ
ＳＦＥＴＱｄ₁,Ｑｄ₂）とｎ型ウエル４に形成される２
個のｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱ
ｐ₁,Ｑｐ₂）とのスペースを縮小することができるの
で、メモリセルサイズを縮小することができる。

【００６６】他方、前記図６に示した比較例のように、
ｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ₁,
Ｑｔ₂および駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂）の左右
の中心線およびｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩ
ＳＦＥＴＱｐ₁,Ｑｐ₂）の左右の中心線をメモリセルＭ
Ｃの中心線（１００）と一致させたレイアウトでは、本
実施の形態のような素子分離技術を使ってｐ型ウエル３
の活性領域５とｎ型ウエル４の活性領域６とのスペース
を縮小しようとすると、ゲート電極１１ａとゲート電極
１１ｂとのスペース（Ｘ）の最小値が制約となって、あ
る程度までしか縮小することができない。従って、本実
施の形態のレイアウトによれば、比較例のレイアウトに
比べてメモリセルサイズをより一層縮小することができ
る。

【００６７】（実施の形態３）図２０は、本実施の形態
のメモリセルの構成を示す半導体基板の平面図、図２１
（ａ）は、図２０のＡ−Ａ' 線に沿った半導体基板の断
面図、図２１（ｂ）は、図２０のＢ−Ｂ' 線に沿った半
導体基板の断面図である。

【００６８】図示のように、本実施の形態のメモリセル
ＭＣは、前記実施の形態１、２と同様、メモリセルＭＣ
を構成する６個のＭＩＳＦＥＴのうち、４個のｎチャネ
ル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ₁,Ｑｔ₂お
よび駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂）の左右の中心線
（３００）がメモリセルＭＣの左右の中心線（１００）
よりも左側にずれており、ｐチャネル型ＭＩＳＦＥＴ
（負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂）の左右の中心線
（４００）がメモリセルＭＣの左右の中心線（１００）
よりも右側にずれている。

【００６９】またこれに伴って、駆動用ＭＩＳＦＥＴＱ
ｄ₁のゲート電極１１ａは、これと一体に構成された負
荷用ＭＩＳＦＥＴＱｐ₁のゲート電極１１ａよりも左側
にずれており、負荷用ＭＩＳＦＥＴＱｐ₂のゲート電極
１１ｂは、これと一体に構成された駆動用ＭＩＳＦＥＴ
Ｑｄ₂のゲート電極１１ｂよりも右側にずれている。す
なわち、駆動用ＭＩＳＦＥＴＱｄ₁、負荷用ＭＩＳＦＥ
ＴＱｐ₁に共通のゲート電極１１ａおよび駆動用ＭＩＳ
ＦＥＴＱｄ₂、負荷用ＭＩＳＦＥＴＱｐ₂に共通のゲー
ト電極１１ｂは、略Ｙ字型のパターンでレイアウトされ
ている。

【００７０】一方、メモリセルＭＣの一対の蓄積ノード
間を交差結合する一対の局所配線Ｌ₁,Ｌ₂は、前記実施
の形態１、２と異なり、コンタクトホール５０、５１の
内部に埋め込まれたＷ（タングステン）プラグ５２によ
って構成されている。

【００７１】上記局所配線Ｌ₁,Ｌ₂を形成するには、ま
ず前記実施の形態１と同様の方法でｐ型ウエル３に４個
のｎチャネル型ＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴＱｔ
₁,Ｑｔ₂および駆動用ＭＩＳＦＥＴＱｄ₁,Ｑｄ₂）を形
成し、ｎ型ウエル４に２個のｐチャネル型ＭＩＳＦＥＴ
（負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂）を形成する。この
とき、ゲート電極１１ａ、１１ｂの上部を覆う窒化シリ
コン膜１３および側壁のサイドウォールスペーサ１４
は、酸化シリコン膜で構成してもよい。

【００７２】次に、図２２に示すように、ゲート電極１
１ａ、１１ｂを覆う窒化シリコン膜１３の一部をエッチ
ングすることにより、局所配線Ｌ₂と接続される領域の
ゲート電極１１ｂおよび同図には示さない局所配線Ｌ₁
と接続される領域のゲート電極１１ａを露出させた後、
半導体基板１上にＣＶＤ法で窒化シリコン膜５３を堆積
する。

【００７３】次に、半導体基板１上にＣＶＤ法で酸化シ
リコン膜を堆積して層間絶縁膜１５を形成した後、フォ
トレジスト膜をマスクにして層間絶縁膜１５をエッチン
グすることにより、局所配線Ｌ₁を形成する領域の層間
絶縁膜１５にコンタクトホール５０を形成し、局所配線
Ｌ₂を形成する領域の層間絶縁膜１５コンタクトホール
５１を形成する。またこのとき同時に、駆動用ＭＩＳＦ
ＥＴＱｄ₁,Ｑｄ₂のソース領域（ｎ型半導体領域１０）
の上部にコンタクトホール２３、２４を形成し、同図に
は示さない負荷用ＭＩＳＦＥＴＱｐ₁,Ｑｐ₂のソース領
域（ｐ型半導体領域１２）の上部にコンタクトホール２
７、２６を形成する。

【００７４】上記コンタクトホール５０、５１、２３〜
２７を形成するためのエッチングは、酸化シリコン膜
（層間絶縁膜１５）を高い選択比でエッチングするガス
を使用して行い、コンタクトホール５０、５１、２３〜
２７の内部の酸化シリコン膜（層間絶縁膜１５）をオー
バーエッチングで完全に除去しても、それらの底部の窒
化シリコン膜５３が除去されないようにする。

【００７５】次に、図２３に示すように、コンタクトホ
ール５０、５１、２３〜２７の底部の窒化シリコン膜５
３をエッチングして除去する。その後、半導体基板１上
にＣＶＤ法でＷ膜（図示せず）を堆積し、このＷ膜をエ
ッチバック（または化学的機械的研磨法で研磨）するこ
とにより、コンタクトホール５０の内部にＷプラグ５２
からなる局所配線Ｌ₁を形成し、コンタクトホール５０
の内部にＷプラグ５２からなる局所配線Ｌ₂を形成す
る。またこのとき同時に、コンタクトホール２３〜２７
の内部にＷプラグ５２を形成する。

【００７６】次に、半導体基板１にスパッタリング法で
Ａｌ合金膜を堆積し、フォトレジスト膜をマスクにした
エッチングでこのＡｌ合金膜をパターニングして電源電
圧線１６Ａ、基準電圧線１６Ｂおよびパッド層１６Ｃを
形成することにより、前記図２０、図２１に示すメモリ
セルＭＣが得られる。なお、Ａｌ合金膜をパターニング
する際は、Ｗプラグ５２の表面もエッチング雰囲気に晒
されるが、Ａｌ合金膜は、Ｗ膜に対するエッチング選択
比を十分に確保することができるので、Ｗプラグ５２が
削られる虞れはない。

【００７７】前記実施の形態１のように、局所配線Ｌ₁,
Ｌ₂を電源電圧線１６Ａや基準電圧線１６Ｂと同じ配線
層に形成する場合は、局所配線Ｌ₁,Ｌ₂と電源電圧線１
６Ａおよび基準電圧線１６Ｂとのスペースは、フォトリ
ソグラフィの解像限界で決まる最小寸法以下に縮小する
ことができない。これに対し、局所配線Ｌ₁,Ｌ₂をＷプ
ラグ５２で構成する本実施の形態によれば、局所配線Ｌ
₁,Ｌ₂と電源電圧線１６Ａおよび基準電圧線１６Ｂとの
スペースを、局所配線Ｌ₁,Ｌ₂とコンタクトホール５
０、５１との合わせ精度で決まる最小寸法まで縮小する
ことができる。一般に、合わせ精度で決まる最小寸法
は、フォトリソグラフィの解像限界で決まる最小寸法よ
りも小さいので、本実施の形態によれば、メモリセルサ
イズをさらに縮小することができる。

【００７８】（実施の形態４）図２４は、本実施の形態
のメモリセルの構成を示す半導体基板の平面図である。

【００７９】前記実施の形態３では、局所配線Ｌ₁,Ｌ₂
をＷプラグ５２で構成したが、本実施の形態では、前記
実施の形態１と同様、局所配線Ｌ₁,Ｌ₂を電源電圧線１
６Ａや基準電圧線１６Ｂと同じ配線層に形成している。
ただし、局所配線Ｌ₁,Ｌ₂と電源電圧線１６Ａおよび基
準電圧線１６Ｂとのスペースによってメモリセルサイズ
が律速されないよう、局所配線Ｌ₁,Ｌ₂は、それらの両
端部がコンタクトホール２０、２１、２２、２５の端部
よりも中央よりに縮小されたパターンとなっている。コ
ンタクトホール２０、２１、２２、２５は、局所配線Ｌ
₁,Ｌ₂と広い面積でオーバーラップしており、これによ
り、局所配線Ｌ₁とコンタクトホール２１、２２との間
および局所配線Ｌ₂とコンタクトホール２０、２５との
間に十分な導通が確保されるようになっている。

【００８０】また、前記実施の形態３の局所配線Ｌ₁,Ｌ
₂は、ｐ型ウエル３からｎ型ウエル４に跨って延在する
細長いコンタクトホール５０、５１に埋め込まれたＷプ
ラグ５２によって構成されている。このような細長いコ
ンタクトホール５０、５１をフォトリソグラフィ技術に
よって形成すると、コンタクトホール５０、５１の中央
部の幅が両端部に比べて太くなってしまうため、局所配
線Ｌ₁,Ｌ₂間のショートが懸念される。特に、メモリセ
ルの微細化が進んだ場合、略正方形のコンタクトホール
２３〜２９と細長いコンタクトホール５０、５１とを同
時に形成しようとすると、露光条件の最適化が困難とな
る。

【００８１】本実施の形態では、コンタクトホール２
０、２１、２２、２５の形状が同時に形成する他のコン
タクトホール２３、２４、２６〜２９の形状に近いの
で、露光条件の最適化は容易である。

【００８２】（実施の形態５）図２５および図２６は、
本発明のメモリセルをメモリセルアレイ内で配置する方
法の第１の例を示す平面図である。図２５は、図２６に
示すメモリセルパターンのうち、活性領域５、６とゲー
ト電極９（ワード線ＷＬ）およびゲート電極１１ａ、１
１ｂのパターンのみを示している。

【００８３】図示のように、この第１の例では、メモリ
セルＭＣを図の横方向（ワード線ＷＬの延在方向）には
同じ繰り返しパターンで配置し、縦方向（相補性データ
線ＤＬ、／ＤＬの延在方向）には隣接するメモリセルＭ
Ｃとの境界に対して線対称となるように配置している。

【００８４】一方、図２７および図２８は、本発明のメ
モリセルをメモリセルアレイ内で配置する方法の第２の
例を示す平面図である。図２７は、図２８に示すメモリ
セルパターンのうち、活性領域５、６とゲート電極９
（ワード線ＷＬ）およびゲート電極１１ａ、１１ｂのパ
ターンのみを示している。

【００８５】図示のように、この第２の例では、メモリ
セルＭＣを図の横方向（ワード線ＷＬの延在方向）には
同じ繰り返しパターンで配置し、縦方向（相補性データ
線ＤＬ、／ＤＬの延在方向）には隣接するメモリセルＭ
Ｃと点対称となるように回転させて配置し、相補性デー
タ線と活性領域５、６とが縦方向に接続されるようにし
ている。そのため、縦方向に沿ったメモリセルＭＣの配
置は、１セルおきにメモリセルＭＣの中心が左右（行方
向）にずれた配置になっている。この第２の例は、前記
第１の例に比べてメモリセルＭＣの配置が複雑となる
が、データ線に付く容量が左右のデータ線（データ線Ｄ
Ｌ、データ線／ＤＬ）で同じになり、バランスが取れる
という利点がある。

【００８６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００８７】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００８８】本発明によれば、メモリセルを構成する６
個のＭＩＳＦＥＴのうち、４個のｎチャネル型ＭＩＳＦ
ＥＴの左右の中心をメモリセルの左右の中心よりも左右
の一方側にずらし、２個のｐチャネル型ＭＩＳＦＥＴの
左右の中心をメモリセルの左右の中心よりも左右の他方
側にずらすことにより、メモリセル内の無駄なスペース
を無くすことができ、メモリセルサイズを縮小すること
ができる。

【図面の簡単な説明】

【図１】本発明のＳＲＡＭのメモリセルを示す等価回路
図である。

【図２】本発明の一実施の形態であるＳＲＡＭのメモリ
セルを示す平面図である。

【図３】図３のIII −III'線に沿った半導体基板の断面
図である。

【図４】本発明の一実施の形態であるＳＲＡＭのメモリ
セルを示す平面図である。

【図５】本発明の一実施の形態であるＳＲＡＭのメモリ
セルアレイの繰り返しパターンを示す平面図である。

【図６】比較例のメモリセルを示す平面図である。

【図７】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す半導体基板の平面図である。

【図８】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す半導体基板の断面図である。

【図９】本発明の一実施の形態であるＳＲＡＭの製造方
法を示す半導体基板の平面図である。

【図１０】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の断面図である。

【図１１】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の断面図である。

【図１２】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の平面図である。

【図１３】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の断面図である。

【図１４】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の平面図である。

【図１５】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の断面図である。

【図１６】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の平面図である。

【図１７】本発明の一実施の形態であるＳＲＡＭの製造
方法を示す半導体基板の断面図である。

【図１８】本発明の他の実施の形態であるＳＲＡＭのメ
モリセルを示す平面図である。

【図１９】本発明の他の実施の形態であるＳＲＡＭのメ
モリセルを示す断面図である。

【図２０】本発明の他の実施の形態であるＳＲＡＭのメ
モリセルを示す平面図である。

【図２１】（ａ）は、図２０のＡ−Ａ' 線に沿った半導
体基板の断面図、（ｂ）は、図２０のＢ−Ｂ' 線に沿っ
た半導体基板の断面図である。

【図２２】（ａ）、（ｂ）は、本発明の他の実施の形態
であるＳＲＡＭの製造方法を示す半導体基板の断面図で
ある。

【図２３】（ａ）、（ｂ）は、本発明の他の実施の形態
であるＳＲＡＭの製造方法を示す半導体基板の断面図で
ある。

【図２４】本発明の他の実施の形態であるＳＲＡＭのメ
モリセルを示す平面図である。

【図２５】本発明のメモリセルをメモリセルアレイ内で
配置する方法の第１の例を示す平面図である。

【図２６】本発明のメモリセルをメモリセルアレイ内で
配置する方法の第１の例を示す要部平面図である。

【図２７】本発明のメモリセルをメモリセルアレイ内で
配置する方法の第２の例を示す平面図である。

【図２８】本発明のメモリセルをメモリセルアレイ内で
配置する方法の第２の例を示す要部平面図である。

【符号の説明】

１半導体基板２フィールド酸化膜３ｐ型ウエル４ｎ型ウエル５活性領域６活性領域７ｎ型半導体領域（ソース領域、ドレイン領域）８ゲート酸化膜９ゲート電極１０ｎ型半導体領域（ソース領域、ドレイン領域）１１ａゲート電極１１ｂゲート電極１２ｐ型半導体領域（ソース領域、ドレイン領域）１３窒化シリコン膜１４サイドウォールスペーサ１５層間絶縁膜１６Ａ電源電圧線１６Ｂ基準電圧線１６Ｃパッド層１７層間絶縁膜２０〜２９コンタクトホール３０、３１スルーホール４０素子分離溝４１酸化シリコン膜５０、５１コンタクトホール５２Ｗプラグ（局所配線）５３窒化シリコン膜１００中心線２００中心線３００中心線４００中心線ＤＬデータ線／ＤＬデータ線ＩＮＶ₁,ＩＮＶ₂ＣＭＯＳインバータＬ₂局所配線ＭＣメモリセルＱｄ₁駆動用ＭＩＳＦＥＴＱｄ₂駆動用ＭＩＳＦＥＴＱｐ₁負荷用ＭＩＳＦＥＴＱｐ₂負荷用ＭＩＳＦＥＴＱｔ₁転送用ＭＩＳＦＥＴＱｔ₂転送用ＭＩＳＦＥＴＷＬワード線

フロントページの続き (72)発明者三輪秀郎東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者鶴岡一浩東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5F083 BS27 BS48 GA09 JA36 JA39 JA53 JA56 KA20 LA01 LA21 MA02 MA06 MA16 MA19 MA20 NA01 PR06 PR39 PR40

Claims

【特許請求の範囲】

【請求項１】半導体基板の主面に形成された第１、第
２駆動用ＭＩＳＦＥＴ、第１、第２転送用ＭＩＳＦＥＴ
および第１、第２負荷用ＭＩＳＦＥＴによってメモリセ
ルが構成され、前記第１駆動用ＭＩＳＦＥＴ、前記第１
転送用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴ
と、前記第２駆動用ＭＩＳＦＥＴ、前記第２転送用ＭＩ
ＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴとが前記メ
モリセルの左右の中心線を挟んで対向するように配置さ
れたＳＲＡＭを有する半導体集積回路装置であって、前
記第１、第２駆動用ＭＩＳＦＥＴの左右の中心線は、前
記メモリセルの左右の中心線よりも左右の一方側にずれ
て位置しており、前記第１、第２負荷用ＭＩＳＦＥＴの
左右の中心線は、前記メモリセルの左右の中心線よりも
左右の他方側にずれて位置していることを特徴とする半
導体集積回路装置。
【請求項２】半導体基板の主面に形成された第１、第
２駆動用ＭＩＳＦＥＴ、第１、第２転送用ＭＩＳＦＥＴ
および第１、第２負荷用ＭＩＳＦＥＴによってメモリセ
ルが構成され、前記第１駆動用ＭＩＳＦＥＴ、前記第１
転送用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴ
と、前記第２駆動用ＭＩＳＦＥＴ、前記第２転送用ＭＩ
ＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴとが前記メ
モリセルの左右の中心線を挟んで対向するように配置さ
れたＳＲＡＭを有する半導体集積回路装置であって、前
記第１負荷用ＭＩＳＦＥＴの中心線は、前記第１駆動用
ＭＩＳＦＥＴの中心線よりも前記対向する第２駆動用お
よび第２負荷用ＭＩＳＦＥＴ側に近くなるように配置さ
れ、前記第２駆動用ＭＩＳＦＥＴの中心線は、前記第２
負荷用ＭＩＳＦＥＴの中心線よりも前記対向する第１駆
動用および第１負荷用ＭＩＳＦＥＴ側に近くなるように
配置されていることを特徴とする半導体集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、前記第１駆動用ＭＩＳＦＥＴおよび前記
第１負荷用ＭＩＳＦＥＴに共通の第１ゲート電極は、前
記第１駆動用ＭＩＳＦＥＴのゲート電極を構成する第１
領域、前記第１負荷用ＭＩＳＦＥＴのゲート電極を構成
する第２領域および前記第２駆動用ＭＩＳＦＥＴのドレ
イン領域上に延在する第３領域からなり、前記第２駆動
用ＭＩＳＦＥＴおよび前記第２負荷用ＭＩＳＦＥＴに共
通の第２ゲート電極は、前記第２駆動用ＭＩＳＦＥＴの
ゲート電極を構成する第１領域、前記第２負荷用ＭＩＳ
ＦＥＴのゲート電極を構成する第２領域および前記第１
負荷用ＭＩＳＦＥＴのドレイン領域上に延在する第３領
域からなり、前記第１ゲート電極および前記第２ゲート
電極のそれぞれの前記第１領域、前記第２領域および前
記第３領域は、略Ｙ字型のパターンでレイアウトされて
いることを特徴とする半導体集積回路装置。
【請求項４】請求項１、２または３記載の半導体集積
回路装置であって、前記第１、第２駆動用ＭＩＳＦＥＴ
が形成されたｐ型ウエルの活性領域と、前記第１、第２
負荷用ＭＩＳＦＥＴが形成されたｎ型ウエルの活性領域
とは、前記半導体基板の主面に形成された素子分離溝に
よって互いに分離されていることを特徴とする半導体集
積回路装置。
【請求項５】請求項１〜４のいずれか一項に記載の半
導体集積回路装置であって、前記第１駆動用ＭＩＳＦＥ
Ｔおよび前記第１負荷用ＭＩＳＦＥＴに共通の第１ゲー
ト電極と、前記第２駆動用ＭＩＳＦＥＴおよび前記第２
負荷用ＭＩＳＦＥＴに共通の第２ゲート電極とは、前記
半導体基板の主面上に形成された第１層目の導電膜によ
って構成され、前記第１駆動用ＭＩＳＦＥＴのドレイン
領域、前記第１負荷用ＭＩＳＦＥＴのドレイン領域およ
び前記第２ゲート電極を電気的に接続する第１局所配線
と、前記第２駆動用ＭＩＳＦＥＴのドレイン領域、前記
第２負荷用ＭＩＳＦＥＴのドレイン領域および前記第１
ゲート電極を電気的に接続する第２局所配線とは、前記
第１層目の導電膜の上部に形成された第２層目の導電膜
によって構成され、前記第１局所配線の一端部は、前記
第１駆動用ＭＩＳＦＥＴのドレイン領域の上部に形成さ
れた第１コンタクトホールの端部よりも中央側に配置さ
れ、他端部は、前記第１負荷用ＭＩＳＦＥＴのドレイン
領域の上部および前記第２ゲート電極の上部に跨って形
成された第２コンタクトホールの端部よりも中央側に配
置され、前記第２局所配線の一端部は、前記第２駆動用
ＭＩＳＦＥＴのドレイン領域の上部および前記第１ゲー
ト電極の上部に跨って形成された第３コンタクトホール
の端部よりも中央側に配置され、前記第２負荷用ＭＩＳ
ＦＥＴのドレイン領域の上部に形成された第４コンタク
トホールの端部よりも中央側に配置されていることを特
徴とする半導体集積回路装置。
【請求項６】請求項１〜５のいずれか一項に記載の半
導体集積回路装置であって、前記メモリセルの左右の幅
は、前記第１駆動用ＭＩＳＦＥＴのゲート電極およびそ
れに左右方向に隣接するメモリセルの駆動用ＭＩＳＦＥ
Ｔのゲート電極の中間位置と、前記第２負荷用ＭＩＳＦ
ＥＴのゲート電極およびそれに左右方向に隣接するメモ
リセルの負荷用ＭＩＳＦＥＴのゲート電極の中間位置と
の間の幅よりも小さくなるように構成され、前記メモリ
セルが左右方向に繰り返しパターンで配置されているこ
とを特徴とする半導体集積回路装置。
【請求項７】請求項１〜６のいずれか一項に記載の半
導体集積回路装置であって、前記第１駆動用ＭＩＳＦＥ
Ｔおよび前記第１負荷用ＭＩＳＦＥＴに共通の第１ゲー
ト電極と、前記第２駆動用ＭＩＳＦＥＴおよび前記第２
負荷用ＭＩＳＦＥＴに共通の第２ゲート電極とは、前記
半導体基板の主面上に形成された第１層目の導電膜によ
って構成され、前記第１駆動用ＭＩＳＦＥＴのドレイン
領域、前記第１負荷用ＭＩＳＦＥＴのドレイン領域およ
び前記第２ゲート電極を電気的に接続する第１局所配線
は、一端部が前記第１駆動用ＭＩＳＦＥＴのドレイン領
域の上部に延在し、他端部が前記第１負荷用ＭＩＳＦＥ
Ｔのドレイン領域の上部および前記第２ゲート電極の上
部に跨って延在する第１コンタクトホールの内部に形成
された第２層目の導電膜によって構成され、前記第２駆
動用ＭＩＳＦＥＴのドレイン領域、前記第２負荷用ＭＩ
ＳＦＥＴのドレイン領域および前記第１ゲート電極を電
気的に接続する第２局所配線は、一端部が前記第２駆動
用ＭＩＳＦＥＴのドレイン領域の上部に延在し、他端部
が前記第２負荷用ＭＩＳＦＥＴのドレイン領域の上部お
よび前記第１ゲート電極の上部に跨って延在する第２コ
ンタクトホールの内部に形成された第２層目の導電膜に
よって構成され、前記第１、第２駆動用ＭＩＳＦＥＴの
ソース領域と電気的に接続された基準電圧線と、前記第
１、第２負荷用ＭＩＳＦＥＴのソース領域と電気的に接
続された電源電圧線とは、前記第２層目の導電膜の上部
に形成された第３層目の導電膜によって構成されている
ことを特徴とする半導体集積回路装置。
【請求項８】請求項７記載の半導体集積回路装置であ
って、前記第２層目の導電膜と前記第３層目の導電膜と
は、エッチング速度が互いに異なる異種の導電材料によ
って構成されていることを特徴とする半導体集積回路装
置。
【請求項９】請求項１〜８のいずれか一項に記載の半
導体集積回路装置であって、メモリセルアレイ内に配置
された複数個の前記メモリセルは、ワード線の延在方向
には、前記メモリセルのパターンを平行移動した繰り返
しパターンで配置され、相補性データ線の延在方向に
は、隣接するメモリセルとの境界に対して線対称となる
ように配置されていることを特徴とする半導体集積回路
装置。
【請求項１０】請求項１〜８のいずれか一項に記載の
半導体集積回路装置であって、メモリセルアレイ内に配
置された複数個の前記メモリセルは、ワード線の延在方
向には、前記メモリセルのパターンを平行移動した繰り
返しパターンで配置され、相補性データ線の延在方向に
は、隣接するメモリセルと点対称となるように配置され
ていることを特徴とする半導体集積回路装置。
【請求項１１】請求項１〜１０のいずれか一項に記載
の半導体集積回路装置であって、前記第１負荷用ＭＩＳ
ＦＥＴと左右方向に隣接するメモリセルの負荷用ＭＩＳ
ＦＥＴとの間に形成されるコンタクトホールは、前記第
１駆動用ＭＩＳＦＥＴと左右方向に隣接するメモリセル
の駆動用ＭＩＳＦＥＴとの間に形成されるコンタクトホ
ールよりも、前記対向する第２駆動用および第２負荷用
ＭＩＳＦＥＴ側に近くなるように配置され、前記第２駆
動用ＭＩＳＦＥＴと左右方向に隣接するメモリセルの駆
動用ＭＩＳＦＥＴとの間に形成されるコンタクトホール
は、前記第２負荷用ＭＩＳＦＥＴと左右方向に隣接する
メモリセルの負荷用ＭＩＳＦＥＴとの間に形成されるコ
ンタクトホールよりも、前記対向する第１駆動用および
第１負荷用ＭＩＳＦＥＴ側に近くなるように配置され、
前記メモリセルは、左右方向に繰り返しパターンで配置
されていることを特徴とする半導体集積回路装置。
【請求項１２】半導体基板の主面のｐ型ウエルに形成
された第１、第２駆動用ＭＩＳＦＥＴおよび第１、第２
転送用ＭＩＳＦＥＴからなる４個のｎチャネル型ＭＩＳ
ＦＥＴと、前記半導体基板の主面のｎ型ウエルに形成さ
れた第１、第２負荷用ＭＩＳＦＥＴからなる２個のｐチ
ャネル型ＭＩＳＦＥＴとによってメモリセルが構成さ
れ、前記第１駆動用ＭＩＳＦＥＴ、前記第１転送用ＭＩ
ＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴと、前記第
２駆動用ＭＩＳＦＥＴ、前記第２転送用ＭＩＳＦＥＴお
よび前記第２負荷用ＭＩＳＦＥＴとが前記メモリセルの
左右の中心線を挟んで対向するように配置され、前記４
個のｎチャネル型ＭＩＳＦＥＴの左右の中心線は、前記
メモリセルの左右の中心線よりも左右の一方側に位置
し、前記２個のｐチャネル型ＭＩＳＦＥＴの左右の中心
線は、前記メモリセルの左右の中心線よりも左右の他方
側に位置している半導体集積回路装置の製造方法であっ
て、（ａ）前記半導体基板の主面上に堆積した第１層目
の導電膜をエッチングすることによって、前記第１駆動
用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴに共
通の第１ゲート電極と、前記第２駆動用ＭＩＳＦＥＴお
よび前記第２負荷用ＭＩＳＦＥＴに共通の第２ゲート電
極と、前記第１転送用ＭＩＳＦＥＴおよび前記第２転送
用ＭＩＳＦＥＴに共通の第３ゲート電極とを形成する工
程、（ｂ）前記第１層目の導電膜の上部に堆積した第１
層間絶縁膜をエッチングすることによって、前記第１ゲ
ート電極の上部および前記第２駆動用ＭＩＳＦＥＴのド
レイン領域の上部に跨る第１コンタクトホールを形成
し、前記第２ゲート電極の上部および前記第１負荷用Ｍ
ＩＳＦＥＴのドレイン領域の上部に跨る第２コンタクト
ホールを形成する工程、（ｃ）前記第１層間絶縁膜をエ
ッチングすることによって、前記第１駆動用ＭＩＳＦＥ
Ｔのドレイン領域の上部に第３コンタクトホールを形成
し、前記第１駆動用ＭＩＳＦＥＴのソース領域の上部に
第４コンタクトホールを形成し、前記第２駆動用ＭＩＳ
ＦＥＴのソース領域の上部に第５コンタクトホールを形
成し、前記第２負荷用ＭＩＳＦＥＴのドレイン領域の上
部に第６コンタクトホールを形成し、前記第２負荷用Ｍ
ＩＳＦＥＴのソース領域の上部に第７コンタクトホール
を形成し、前記第１負荷用ＭＩＳＦＥＴのソース領域の
上部に第８コンタクトホールを形成し、前記第１転送用
ＭＩＳＦＥＴのドレイン領域の上部に第９コンタクトホ
ールを形成し、前記第２転送用ＭＩＳＦＥＴのドレイン
領域の上部に第１０コンタクトホールを形成する工程、
（ｄ）前記第１層間絶縁膜の上部に堆積した第２層目の
導電膜をエッチングすることによって、一端部が前記第
３コンタクトホールを通じて前記第１駆動用ＭＩＳＦＥ
Ｔのドレイン領域と電気的に接続され、他端部が前記第
２コンタクトホールを通じて前記第２ゲート電極および
前記第１負荷用ＭＩＳＦＥＴのドレイン領域と電気的に
接続される第１局所配線を形成し、一端部が前記第１コ
ンタクトホールを通じて前記第１ゲート電極および前記
第２駆動用ＭＩＳＦＥＴのドレイン領域と電気的に接続
され、他端部が前記第６コンタクトホールを通じて前記
第２負荷用ＭＩＳＦＥＴのドレイン領域と電気的に接続
される第２局所配線を形成し、一端部が前記第４コンタ
クトホールを通じて前記第１駆動用ＭＩＳＦＥＴのソー
ス領域と電気的に接続され、他端部が前記第５コンタク
トホールを通じて前記第２駆動用ＭＩＳＦＥＴのソース
領域と電気的に接続される基準電圧線を形成し、一端部
が前記第７コンタクトホールを通じて前記第２負荷用Ｍ
ＩＳＦＥＴのソース領域と電気的に接続され、他端部が
前記第８コンタクトホールを通じて前記第１負荷用ＭＩ
ＳＦＥＴのソース領域と電気的に接続される電源電圧線
を形成し、前記第９コンタクトホールを通じて前記第１
転送用ＭＩＳＦＥＴのドレイン領域と電気的に接続され
る第１パッド層を形成し、前記第１０コンタクトホール
を通じて前記第２転送用ＭＩＳＦＥＴのドレイン領域と
電気的に接続される第２パッド層を形成する工程、
（ｅ）前記第２層目の導電膜の上部に堆積した第２層間
絶縁膜をエッチングすることによって、前記第１パッド
層の上部に第１スルーホールを形成し、前記第２パッド
層の上部に第２スルーホールを形成する工程、（ｆ）前
記第２層間絶縁膜の上部に堆積した第３層目の導電膜を
エッチングすることによって、前記第１スルーホールを
通じて前記第１パッド層と電気的に接続される相補性デ
ータ線の一方を形成し、前記第２スルーホールを通じて
前記第２パッド層と電気的に接続される前記相補性デー
タ線の他方を形成する工程、を含むことを特徴とする半
導体集積回路装置の製造方法。
【請求項１３】請求項１２記載の半導体集積回路装置
の製造方法であって、前記第１および第２コンタクトホ
ールを形成した後、前記第３〜第１０コンタクトホール
を形成するか、または前記第３〜第１０コンタクトホー
ルを形成した後、前記第１および第２コンタクトホール
を形成することを特徴とする半導体集積回路装置の製造
方法。
【請求項１４】請求項１２記載の半導体集積回路装置
の製造方法であって、前記第３コンタクトホール、前記
第４コンタクトホールおよび前記第８コンタクトホール
を前記第１ゲート電極に対してセルフアラインで形成
し、前記第５コンタクトホール、前記第６コンタクトホ
ールおよび前記第７コンタクトホールを前記第２ゲート
電極に対してセルフアラインで形成し、前記第９コンタ
クトホールおよび前記第１０コンタクトホールを前記第
３ゲート電極に対してセルフアラインで形成することを
特徴とする半導体集積回路装置の製造方法。
【請求項１５】半導体基板の主面のｐ型ウエルに形成
された第１、第２駆動用ＭＩＳＦＥＴおよび第１、第２
転送用ＭＩＳＦＥＴからなる４個のｎチャネル型ＭＩＳ
ＦＥＴと、前記半導体基板の主面のｎ型ウエルに形成さ
れた第１、第２負荷用ＭＩＳＦＥＴからなる２個のｐチ
ャネル型ＭＩＳＦＥＴとによってメモリセルが構成さ
れ、前記第１駆動用ＭＩＳＦＥＴ、前記第１転送用ＭＩ
ＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴと、前記第
２駆動用ＭＩＳＦＥＴ、前記第２転送用ＭＩＳＦＥＴお
よび前記第２負荷用ＭＩＳＦＥＴとが前記メモリセルの
左右の中心線を挟んで対向するように配置され、前記４
個のｎチャネル型ＭＩＳＦＥＴの左右の中心線は、前記
メモリセルの左右の中心線よりも左右の一方側に位置
し、前記２個のｐチャネル型ＭＩＳＦＥＴの左右の中心
線は、前記メモリセルの左右の中心線よりも左右の他方
側に位置している半導体集積回路装置の製造方法であっ
て、（ａ）前記半導体基板の主面上に第１層目の導電膜
を堆積し、次いで前記第１層目の導電膜の上部に第１絶
縁膜を堆積した後、前記第１絶縁膜および前記第１層目
の導電膜をパターニングすることによって、前記第１駆
動用ＭＩＳＦＥＴおよび前記第１負荷用ＭＩＳＦＥＴに
共通の第１ゲート電極と、前記第２駆動用ＭＩＳＦＥＴ
および前記第２負荷用ＭＩＳＦＥＴに共通の第２ゲート
電極と、前記第１転送用ＭＩＳＦＥＴおよび前記第２転
送用ＭＩＳＦＥＴに共通の第３ゲート電極とを形成する
工程、（ｂ）前記第１ゲート電極の上部の前記第１絶縁
膜の一部をエッチングすることによって、前記第１ゲー
ト電極の一部を露出し、前記第２ゲート電極の上部の前
記第１絶縁膜の一部をエッチングすることによって、前
記第２ゲート電極の一部を露出する工程、（ｃ）前記半
導体基板の主面上に第２絶縁膜を堆積し、次いで前記第
２絶縁膜の上部に前記第２絶縁膜とはエッチング速度が
異なる第３絶縁膜を堆積した後、前記第２絶縁膜をエッ
チングのストッパに用いて、一端部が前記第１駆動用Ｍ
ＩＳＦＥＴのドレイン領域の上部に延在し、他端部が前
記第１負荷用ＭＩＳＦＥＴのドレイン領域の上部および
前記第２ゲート電極の上部に延在する第１領域、一端部
が前記第２駆動用ＭＩＳＦＥＴのドレイン領域の上部に
延在し、他端部が前記第２負荷用ＭＩＳＦＥＴのドレイ
ン領域の上部および前記第１ゲート電極の上部に延在す
る第２領域、前記第１駆動用ＭＩＳＦＥＴのソース領域
の上部の第３領域、前記第２駆動用ＭＩＳＦＥＴのソー
ス領域の上部の第４領域、前記第２負荷用ＭＩＳＦＥＴ
のソース領域の上部の第５領域、前記第１負荷用ＭＩＳ
ＦＥＴのソース領域の上部の第６領域、前記第１転送用
ＭＩＳＦＥＴのドレイン領域の上部の第７領域および前
記第２転送用ＭＩＳＦＥＴのドレイン領域の上部の第８
領域の前記第３絶縁膜をエッチングする工程、（ｄ）前
記第１〜第８領域の前記第２絶縁膜をエッチングするこ
とによって、前記第１領域に第１コンタクトホールを形
成し、前記第２領域に第２コンタクトホールを形成し、
前記第３領域に第４コンタクトホールを形成し、前記第
４領域に第５コンタクトホールを形成し、前記第５領域
に第７コンタクトホールを形成し、前記第６領域に第８
コンタクトホールを形成し、前記第７領域に第９コンタ
クトホールを形成し、前記第８領域に第１０コンタクト
ホールを形成する工程、（ｅ）前記半導体基板の主面上
に第２層目の導電膜を堆積した後、前記第３絶縁膜の上
部の前記第２層目の導電膜を除去して前記第１、第２、
第４、第５および第７〜第１０コンタクトホールの内部
に残すことによって、前記第１コンタクトホールの内部
に前記第１駆動用ＭＩＳＦＥＴのドレイン領域、前記第
１負荷用ＭＩＳＦＥＴのドレイン領域および前記第２ゲ
ート電極を電気的に接続する第１局所配線を形成し、前
記第２コンタクトホールの内部に前記第２駆動用ＭＩＳ
ＦＥＴのドレイン領域、前記第２負荷用ＭＩＳＦＥＴの
ドレイン領域および前記第１ゲート電極を電気的に接続
する第２局所配線を形成し、前記第４、第５および第７
〜第１０コンタクトホールの内部にプラグを形成する工
程、（ｆ）前記半導体基板の主面上に第３層目の導電膜
を堆積した後、前記第３層目の導電膜をエッチングする
ことによって、一端部が前記第４コンタクトホールを通
じて前記第１駆動用ＭＩＳＦＥＴのソース領域と電気的
に接続され、他端部が前記第５コンタクトホールを通じ
て前記第２駆動用ＭＩＳＦＥＴのソース領域と電気的に
接続される基準電圧線を形成し、一端部が前記第７コン
タクトホールを通じて前記第２負荷用ＭＩＳＦＥＴのソ
ース領域と電気的に接続され、他端部が前記第８コンタ
クトホールを通じて前記第１負荷用ＭＩＳＦＥＴのソー
ス領域と電気的に接続される電源電圧線を形成し、前記
第９コンタクトホールを通じて前記第１転送用ＭＩＳＦ
ＥＴのドレイン領域と電気的に接続される第１パッド層
を形成し、前記第１０コンタクトホールを通じて前記第
２転送用ＭＩＳＦＥＴのドレイン領域と電気的に接続さ
れる第２パッド層を形成する工程、（ｇ）前記半導体基
板の主面上に堆積した第４絶縁膜をエッチングすること
によって、前記第１パッド層の上部に第１スルーホール
を形成し、前記第２パッド層の上部に第２スルーホール
を形成する工程、（ｈ）前記半導体基板の主面上に堆積
した第４層目の導電膜をエッチングすることによって、
前記第１スルーホールを通じて前記第１パッド層と電気
的に接続される相補性データ線の一方を形成し、前記第
２スルーホールを通じて前記第２パッド層と電気的に接
続される前記相補性データ線の他方を形成する工程、を
含むことを特徴とする半導体集積回路装置の製造方法。