KR100464941B1 - 풀 씨모스 에스램 셀 제조 방법 - Google Patents

풀 씨모스 에스램 셀 제조 방법 Download PDF

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Abstract

본 발명은 전도층의 수를 감소시켜 공정 단계 및 제조 비용을 감소시킬 수 있는 풀 씨모스 에스램 셀 제조 방법에 관한 것으로, 본 발명은 풀 씨모스 에스램 셀 제조 공정을 단순화하기 위하여, 공급전원선 및 접지전원선을 이루는 제1 금속막으로, 에스램 셀 구성에 있어서 핵심적인 요소인 트랜지스터의 게이트와 활성영역(노드)을 국부적으로 연결하는 국부연결콘택을 형성하여 금속층의 수를 줄이는데 그 특징이 있다.

Description

풀 씨모스 에스램 셀 제조 방법
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 풀 씨모스 에스램 셀(full CMOS SRAM cell)에 관한 것이다.
도1에 도시한 바와 같이 SRAM 소자의 셀은 기본적으로 6개의 트랜지스터가 서로 연결된 구조를 가진다. 도1에서 도면부호 W/L은 워드라인, Bit는 비트라인, /Bit는 비트바라인, Q1 및 Q2는 PMOS 트랜지스터, Q3 및 Q4는 드라이버 트랜지스터(driver transistor), Q5 및 Q6은 억세스 트랜지스터(access transistor), Vcc는 공급전원선, Vss는 접지전원선을 각각 나타낸다. 상기 드라이버 트랜지스터 및 억세스 트랜지스터는 모두 NMOS 트랜지스터이다.
도1에 도시한 Q1 및 Q2를 PMOS 트랜지스터를 대신하여 저항으로 SRAM을 구성할 수 있는데 이러한 SRAM을 HLR(High Resistor Load) 셀이라하고, 박막 트랜지스터로 SRAM을 구성하는 경우는 TFT(thin film transistor) 셀이라 하며, 도1과 같이 실리콘 기판 상에 PMOS 트랜지스터를 형성한 경우를 풀 씨모스 셀(full CMOS cell)이라 한다.
이 중 풀 씨모스 셀은 6개의 트랜지스터가 모두 실리콘 기판 상에 위치하기 때문에 다른 형태의 셀에 비하여 성능은 우수한데 반하여, 하나의 셀이 차지하는 면적이 커서 소자의 집적도를 향상시키는 것이 어렵다.
셀 크기가 커지면서 발생되는 제품의 단가 상승을 억제하기 위해서는 셀 면적의 축소 또는 공정의 단순화가 필요하다. 에스램 셀에서 가장 핵심적인 요소는 트랜지스터의 게이트와 활성영역(노드)을 국부적으로 연결하는 국부연결콘택(local interconnection contact)이 있다.
또한, SRAM 셀을 이루는 전도층의 구성을 보면, 트랜지스터의 게이트 전극 및 워드라인으로 사용되는 제1 폴리실리콘막(P1), 공급전원선(Vcc) 및 접지전원선(Vss)으로 사용되는 제1 금속막, 그리고 비트라인으로 사용되는 제2 금속막이 있다. 그리고, 셀의 특성과는 직접 연관성이 없지만 전체 회로의 동작 특성을 향상시키기 위해서 셀 지역을 통과하는 워드라인 스트랩핑(word line strapping) 또는 글로벌 워드라인(global word line) 등을 위한 제3 금속층이 있다. 따라서, 전체적으로 1층의 폴리실리콘막 및 3층의 금속막으로 이루어지는 다층 구조로 형성되는데, 금속층의 수가 많을수록 공정이 길어져서 제품 비용이 증가하고 금속층의 신뢰도를 확보하는데 어려움이 많기 때문에 전도층의 수를 줄여 비용절감 및 수율 향상에 기여할 수 있는 에스램 제조 방법이 필요한 실정이다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 전도층의 수를 감소시켜 공정 단계 및 제조 비용을 감소시킬 수 있는 풀 씨모스 에스램 셀 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 내에 n웰 및 p웰을 형성하고, 소자분리막을 형성하는 제1 단계; 상기 제1 단계가 완료된 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 형성하고, 폴리실리콘막을 선택적으로 식각하여 트랜지스터의 게이트 및 워드라인을 이루는 폴리실리콘막 패턴을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제1 층간절연막을 형성하는 제3 단계; 상기 제1 층간절연막을 선택적으로 식각하여 트랜지스터의 게이트 및 활성영역을 노출시키는 국부연결콘택홀과 제1 금속콘택홀을 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 제1 금속막을 형성하고, 상기 제1 금속막을 선택적으로 식각하여 공급전원선 및 접지전원선을 형성함과 동시에 상기 국부연결콘택홀 내에 제1 금속막을 잔류시켜 국부연결배선을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 제2 층간절연막 및 비트라인을 이룰 제2 금속막을 형성하는 제6 단계를 포함하는 풀 씨모스 에스램 셀 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 내에 n웰 및 p웰을 형성하고, 소자분리막을 형성하는 제1 단계; 상기 제1 단계가 완료된 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 형성하고, 폴리실리콘막을 선택적으로 식각하여 트랜지스터의 게이트 및 워드라인을 이루는 폴리실리콘막 패턴을 형성하고, 저농도 소오스 및 드레인 형성을 위한 이온주입공정을 실시하는 제2 단계; 상기 폴리실리콘막 패턴 측벽에 절연막 스페이서를 형성하고, 고농도 소오스 및 드레인형성을 위한 이온주입 공정을 실시하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 식각정지막 및 제1 층간절연막을 형성하는 제4 단계; 상기 제1 층간절연막 및 상기 식각정지막을 선택적으로 식각하여 트랜지스터의 게이트 및 활성영역을 노출시키는 국부연결콘택홀과 제1 금속콘택홀을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 제1 금속막을 형성하고, 상기 제1 금속막을 선택적으로 식각하여 공급전원선 및 접지전원선을 형성함과 동시에 상기 국부연결콘택홀 내에 제1 금속막을 잔류시켜 국부연결배선을 형성하는 제6 단계; 상기 제6 단계가 완료된 전체 구조 상에 제2 층간절연막 및 비트라인을 이룰 제2 금속막을 형성하는 제7 단계를 포함하는 풀 씨모스 에스램 셀 제조 방법을 제공한다.
본 발명은 풀 씨모스 에스램 셀 제조 공정을 단순화하기 위하여, 공급전원선 및 접지전원선을 이루는 제1 금속막으로, 에스램 셀 구성에 있어서 핵심적인 요소인 트랜지스터의 게이트와 활성영역(노드)을 국부적으로 연결하는 국부연결콘택을 형성하여 금속층의 수를 줄이는데 그 특징이 있다.
본 발명의 일실시예에 따른 풀 씨모스 에스램 셀 제조 방법은, 트랜지스터의 게이트 및 워드라인을 제1 폴리실리콘막으로 형성하고, 공급전원선, 접지전원선 및 워드라인 스트랩핑 및 글로벌 워드라인을 제1 금속막으로 형성하는 과정에서 국부연결배선을 형성하고, 비트라인을 제2 금속막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 풀 씨모스 에스램 셀 제조 방법을 설명한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 풀 씨모스 에스램 셀의 레이아웃(layout)이고, 도3a 내지 도3g는 도2a 내지 도2d의 X-X' 선을 따른 풀 씨모스 에스램 셀 제조 공정 단면도이다.
먼저, 도2a 및 도3a에 도시한 바와 같이 실리콘 기판 내에 n웰 및 p웰을 형성하고, 소자분리(isolation) 공정을 실시하여 필드산화막(11)을 형성한다.
다음으로, 도2b 및 도3b에 도시한 바와 같이 실리콘 기판 상에 게이트 산화막(13) 및 제1 폴리실리콘막을 형성하고, 제1 폴리실리콘막을 선택적으로 식각하여 트랜지스터의 게이트(Q3) 및 워드라인을 이루는 제1 폴리실리콘막 패턴을 형성한 다음, 소오스 및 드레인 형성을 위한 이온주입공정을 실시한다.
다음으로, 도3c에 도시한 바와 같이 제1 폴리실리콘막 패턴 측벽에 절연막 스페이서(14)를 형성하고, 고농도 소오스 및 드레인(12) 형성을 위한 이온주입 공정을 실시한다.
다음으로, 도3d에 도시한 바와 같이 콘택홀 형성을 위한 식각시 식각정지막으로 사용하기 위하여 질화막(15)을 전체 구조 상에 형성하고, 질화막(15) 상에 제1 층간절연막(16)을 형성한다.
다음으로, 도2b 및 도3e에 도시한 바와 같이 제1 층간절연막(16) 및 질화막(15)을 선택적으로 식각하여 국부연결콘택홀(17A)을 형성하고, 제1 층간절연막(16), 질화막(15) 및 게이트 산화막(13)을 선택적으로 식각하여 제1 금속콘택홀(17B)을 형성한다. 이때, 제1 층간절연막(16) 하부의 질화막(15)에 의해 식각이 정지되고, 절연막 스페이서(14)는 손상되지 않는다. 만약 질화막(15)을 형성하지 않고 국부연결콘택홀(17A) 및 제1 금속콘택홀(17B) 형성을 위한 제1 층간절연막 식각을 실시할 경우 절연막 스페이서(13)도 식각되어 국부연결콘택홀(17A) 및 제1 금속콘택홀(17B)이 활성영역이 아닌 실리콘 기판까지 노출시켜 콘택누설을 유발시킨다. 이러한 콘택누설을 감소시키기 위하여 고농도 불순물 이온주입 공정을 별도로 실시하는데, 질화막 식각정지막을 형성하는 경우는 활성영역의 콘택누설을 감소시키기 위한 이온주입 공정을 생략할 수 있어 공정의 단순화를 도모할 수 있다.
다음으로, 도2c 및 도3f에 도시한 바와 같이 전체 구조 상에 제1 금속막으로 텅스텐막을 형성하고, 제1 금속막 상에 공급전원선, 접지전원선 및 워드라인 스트랩핑 및 글로벌 워드라인을 정의하는 감광막 패턴(도시하지 않음)을 형성하고, 감광막 패턴을 식각마스크로 제1 금속막을 식각하여 공급전원선(18B), 접지전원선 및 워드라인 스트랩핑 및 글로벌 워드라인을 형성함과 동시에 국부연결콘택홀(17A)에 제1 금속막이 잔류되도록하여 국부연결배선(18A)을 형성한다. 이어서, 감광막 패턴을 제거한다.
다음으로, 도2d 및 도3g에 도시한 바와 같이 전체 구조 상에 제2 층간절연막(19)을 형성하고, 비트라인을 제2 금속막(20)으로 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 공급전원선 및 접지전원선을 이루는 제1 금속막으로, 에스램 셀 구성에 있어서 핵심적인 요소인 트랜지스터의 게이트와 활성영역(노드)을 국부적으로 연결하는 국부연결콘택을 형성하여 금속층의 수를 줄일 수 있으며, 공정 단계를 감소시킬 수 있으며, 각종 불량 발생 가능성을 감소시킬 수 있다.
또한, 제1 층간절연막 하부에 식각정지막인 질화막을 형성하여 국부연결콘택홀 및 제1 금속콘택홀 형성을 위한 제1 층간절연막 식각 공정에서 제1 폴리실리콘막 패턴 측벽에 형성된 절연막 스페이서가 손상되는 것을 방지할 수 있어 콘택누설 증가를 억제할 수 있다.
도1은 풀 씨모스 SRAM 셀 회로도,
도2a 내지 도2d는 본 발명에 따른 에스램 셀 레이아웃,
도3a 내지 도3g는 본 발명의 일실시예에 따른 에스램 셀 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
active: 활성영역 P1: 제1 폴리실리콘막
Metal1: 제1 금속막 Metal2: 제2 금속막
M1C: 제1 금속콘택 M2C: 제2 금속콘택
11: 필드산화막 12: 고농도 소오스 및 드레인
13: 게이트 산화막 14: 절연막 스페이서
15: 질화막 16: 제1 층간절연막
17A: 국부연결콘택홀 17B: 제1 금속콘택홀
18A: 국부연결배선 18B: 공급전원선
19: 제2 층간절연막 20: 제2 금속막

Claims (4)

  1. 풀 씨모스 에스램 셀(full CMOS SRAM cell) 제조 방법에 있어서,
    반도체 기판 내에 n웰 및 p웰을 형성하고, 소자분리막을 형성하는 제1 단계;
    상기 제1 단계가 완료된 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 형성하고, 폴리실리콘막을 선택적으로 식각하여 트랜지스터의 게이트 및 워드라인을 이루는 폴리실리콘막 패턴을 형성하는 제2 단계;
    상기 제2 단계가 완료된 전체 구조 상에 제1 층간절연막을 형성하는 제3 단계;
    상기 제1 층간절연막을 선택적으로 식각하여 트랜지스터의 게이트 및 활성영역을 노출시키는 국부연결콘택홀과 제1 금속콘택홀을 형성하는 제4 단계;
    상기 제4 단계가 완료된 전체 구조 상에 제1 금속막을 형성하고, 상기 제1 금속막을 선택적으로 식각하여 공급전원선 및 접지전원선을 형성함과 동시에 상기 국부연결콘택홀 내에 제1 금속막을 잔류시켜 국부연결배선을 형성하는 제5 단계;및
    상기 제5 단계가 완료된 전체 구조 상에 제2 층간절연막 및 비트라인을 이룰 제2 금속막을 형성하는 제6 단계
    를 포함하는 풀 씨모스 에스램 셀 제조 방법.
  2. 폴 씨모스 에스램 셀(full CMOS SRAM cell) 제조 방법에 있어서,
    반도체 기판 내에 n웰 및 p웰을 형성하고, 소자분리막을 형성하는 제1 단계;
    상기 제1 단계가 완료된 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 형성하고, 폴리실리콘막을 선택적으로 식각하여 트랜지스터의 게이트 및 워드라인을 이루는 폴리실리콘막 패턴을 형성하고, 저농도 소오스 및 드레인 형성을 위한 이온주입공정을 실시하는 제2 단계;
    상기 폴리실리콘막 패턴 측벽에 절연막 스페이서를 형성하고, 고농도 소오스 및 드레인형성을 위한 이온주입 공정을 실시하는 제3 단계;
    상기 제3 단계가 완료된 전체 구조 상에 식각정지막 및 제1 층간절연막을 형성하는 제4 단계;
    상기 제1 층간절연막 및 상기 식각정지막을 선택적으로 식각하여 트랜지스터의 게이트 및 활성영역을 노출시키는 국부연결콘택홀과 제1 금속콘택홀을 형성하는 제5 단계;
    상기 제5 단계가 완료된 전체 구조 상에 제1 금속막을 형성하고, 상기 제1 금속막을 선택적으로 식각하여 공급전원선 및 접지전원선을 형성함과 동시에 상기 국부연결콘택홀 내에 제1 금속막을 잔류시켜 국부연결배선을 형성하는 제6 단계; 및
    상기 제6 단계가 완료된 전체 구조 상에 제2 층간절연막 및 비트라인을 이룰 제2 금속막을 형성하는 제7 단계
    를 포함하는 풀 씨모스 에스램 셀 제조 방법.
  3. 제 2 항에 있어서,
    상기 제6 단계에서
    워드라인 스트랩핑(word line strapping) 및 글로벌 워드라인(global word line)을 형성하는 것을 특징으로 하는 풀 씨모스 에스램 셀 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제1 금속막을 텅스텐막으로 형성하는 것을 특징으로 하는 풀 씨모스 에스램 셀 제조 방법.
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