JPH0955440A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
- Publication number
- JPH0955440A JPH0955440A JP7209796A JP20979695A JPH0955440A JP H0955440 A JPH0955440 A JP H0955440A JP 7209796 A JP7209796 A JP 7209796A JP 20979695 A JP20979695 A JP 20979695A JP H0955440 A JPH0955440 A JP H0955440A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- tungsten
- layer
- adhesion layer
- connection hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 26
- 239000010937 tungsten Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000009792 diffusion process Methods 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 12
- 238000002955 isolation Methods 0.000 abstract description 8
- 230000001464 adherent effect Effects 0.000 abstract 2
- 230000004888 barrier function Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 57
- 238000000034 method Methods 0.000 description 12
- 238000000151 deposition Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 238000001459 lithography Methods 0.000 description 7
- 238000000137 annealing Methods 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000004913 activation Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】製造工程を簡略化できる半導体装置及び半導体
装置の製造方法を提供する。 【解決手段】タングステン埋込電極により金属配線層と
基板とを接続する構造を有する半導体装置において、近
接する相互を接続する局所配線用接続孔をもタングステ
ン埋込電極によって構成する。特にＳＲＡＭに有効。金
属配線層と接続すべきプラグ接続孔と、近接する相互を
接続する局所配線用接続孔とをそれぞれ開口する工程
と、開口したそれぞれの接続孔内面を覆う金属又はその
化合物からなる密着層を形成する工程と、密着層を形成
した接続孔をタングステンで埋め込む工程とでかかる半
導体装置を製造する。
装置の製造方法を提供する。 【解決手段】タングステン埋込電極により金属配線層と
基板とを接続する構造を有する半導体装置において、近
接する相互を接続する局所配線用接続孔をもタングステ
ン埋込電極によって構成する。特にＳＲＡＭに有効。金
属配線層と接続すべきプラグ接続孔と、近接する相互を
接続する局所配線用接続孔とをそれぞれ開口する工程
と、開口したそれぞれの接続孔内面を覆う金属又はその
化合物からなる密着層を形成する工程と、密着層を形成
した接続孔をタングステンで埋め込む工程とでかかる半
導体装置を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭのような
半導体装置及びその製造方法に関する。
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】例えば、完全ＣＭＯＳ型ＳＲＡＭでは、
多数の接続孔（コンタクトホール）が形成される。図４
は、完全ＣＭＯＳ型セルの平面パターン図であり、図５
は、これに対応する等価回路図である。完全ＣＭＯＳ型
のＳＲＡＭでは、シリコン基板上に４つのＮＭＯＳと２
つのＰＭＯＳが形成され、これらが混在している。図
４、５において、トランジスタＴｒ２とＴｒ４とがＰＭ
ＯＳであり、その他のトランジスタはＮＭＯＳである。
トランジスタＴｒ２とＴｒ３と、Ｔｒ４とＴｒ５とがそ
れぞれインバータを構成し、図４中、Ｇ１（図中、網点
を付した箇所）が、Ｔｒ２とＴｒ３とのゲートとコンタ
クトＣ１とを接続するゲート電極である。この接続孔Ｃ
１は、トランジスタＴｒ４とＴｒ５との拡散層を接続す
るインターコネクトＬ２と接続されている。同様に、ト
ランジスタＴｒ４とＴｒ５のゲート電極とトランジスタ
Ｔｒ３とＴｒ２との拡散層とは同様にインターコネクト
Ｌ１と接続孔Ｃ２で接続されている。なお、本明細書に
おいて、インターコネクト（局所配線）はトランジスタ
相互の拡散層を接続する配線のみならず、近接する相互
を接続する配線全てを意味し、例えばインバータ相互を
接続する配線も含むものとする。
多数の接続孔（コンタクトホール）が形成される。図４
は、完全ＣＭＯＳ型セルの平面パターン図であり、図５
は、これに対応する等価回路図である。完全ＣＭＯＳ型
のＳＲＡＭでは、シリコン基板上に４つのＮＭＯＳと２
つのＰＭＯＳが形成され、これらが混在している。図
４、５において、トランジスタＴｒ２とＴｒ４とがＰＭ
ＯＳであり、その他のトランジスタはＮＭＯＳである。
トランジスタＴｒ２とＴｒ３と、Ｔｒ４とＴｒ５とがそ
れぞれインバータを構成し、図４中、Ｇ１（図中、網点
を付した箇所）が、Ｔｒ２とＴｒ３とのゲートとコンタ
クトＣ１とを接続するゲート電極である。この接続孔Ｃ
１は、トランジスタＴｒ４とＴｒ５との拡散層を接続す
るインターコネクトＬ２と接続されている。同様に、ト
ランジスタＴｒ４とＴｒ５のゲート電極とトランジスタ
Ｔｒ３とＴｒ２との拡散層とは同様にインターコネクト
Ｌ１と接続孔Ｃ２で接続されている。なお、本明細書に
おいて、インターコネクト（局所配線）はトランジスタ
相互の拡散層を接続する配線のみならず、近接する相互
を接続する配線全てを意味し、例えばインバータ相互を
接続する配線も含むものとする。
【０００３】図４中、Ａ−Ｂ−Ｃに沿った断面図を図６
に示す。図６中、点線Ｂが屈曲部である。図６に示す断
面構造での素子分離技術としては、トレンチアイソレー
ションＴＩを用いている。この構造では、トランジスタ
Ｔｒ３の拡散層とアルミニウム配線層１Ａｌとの接続
は、接続孔ＣＶSSの内面を被覆する密着層Ａｄを介して
タングステンブランケットＢＬで行っている。また、イ
ンターコネクトＬ１、Ｌ２は、それぞれシェアードコン
タクトＣ１、Ｃ２でゲート電極Ｇ１、Ｇ２と接続されて
いる。
に示す。図６中、点線Ｂが屈曲部である。図６に示す断
面構造での素子分離技術としては、トレンチアイソレー
ションＴＩを用いている。この構造では、トランジスタ
Ｔｒ３の拡散層とアルミニウム配線層１Ａｌとの接続
は、接続孔ＣＶSSの内面を被覆する密着層Ａｄを介して
タングステンブランケットＢＬで行っている。また、イ
ンターコネクトＬ１、Ｌ２は、それぞれシェアードコン
タクトＣ１、Ｃ２でゲート電極Ｇ１、Ｇ２と接続されて
いる。
【０００４】図６に示すような従来の完全ＣＭＯＳ型に
おけるインターコネクト周りのプロセスを、図７、図８
で説明する。まず、図７（Ａ）に至る工程は、はじめに
一般的なＭＯＳ製造工程に従って、素子分離、ゲート電
極形成、ソースドレインなどのイオン注入、層間絶縁膜
を堆積した後、インターコネクトＬ１、Ｌ２用のコンタ
クトホールＣ１〜Ｃ４を開口する。この時、ゲート電極
Ｇ１、Ｇ２の一部が露出する。なお、図７、図８では、
図面を簡単にするため、基板内の構造は省略してある。
おけるインターコネクト周りのプロセスを、図７、図８
で説明する。まず、図７（Ａ）に至る工程は、はじめに
一般的なＭＯＳ製造工程に従って、素子分離、ゲート電
極形成、ソースドレインなどのイオン注入、層間絶縁膜
を堆積した後、インターコネクトＬ１、Ｌ２用のコンタ
クトホールＣ１〜Ｃ４を開口する。この時、ゲート電極
Ｇ１、Ｇ２の一部が露出する。なお、図７、図８では、
図面を簡単にするため、基板内の構造は省略してある。
【０００５】次に、Ｎ+ 拡散層、Ｐ+ 拡散層それぞれに
コンタクト補償用のイオン注入を行った後、活性化のア
ニールを例えば８００℃、１０ｍｉｎ程度施す。そし
て、図７（Ｂ）に示すように、ＴｉＮなどの高融点金属
でインターコネクト配線パターンＬ１、Ｌ２を形成す
る。
コンタクト補償用のイオン注入を行った後、活性化のア
ニールを例えば８００℃、１０ｍｉｎ程度施す。そし
て、図７（Ｂ）に示すように、ＴｉＮなどの高融点金属
でインターコネクト配線パターンＬ１、Ｌ２を形成す
る。
【０００６】その後、図８（Ｃ）に示すように、層間絶
縁膜ＩＳを堆積してコンタクトホールＣ１〜Ｃ４を埋め
た後、アルミニウム配線用のコンタクトホールＣＶSSを
開口し、再びＮ+ 拡散層、Ｐ+ 拡散層それぞれにコンタ
クト補償用のイオン注入を行う。次に、密着層Ａｄとな
るＴｉとＴｉＮをそれぞれ例えば３０ｎｍと７０ｎｍ堆
積した後、タングステンを約６００ｎｍ程度堆積した
後、エッチバックを行ってコンタクトホールＣＶSSをタ
ングステンブラケットＢＬで埋める。
縁膜ＩＳを堆積してコンタクトホールＣ１〜Ｃ４を埋め
た後、アルミニウム配線用のコンタクトホールＣＶSSを
開口し、再びＮ+ 拡散層、Ｐ+ 拡散層それぞれにコンタ
クト補償用のイオン注入を行う。次に、密着層Ａｄとな
るＴｉとＴｉＮをそれぞれ例えば３０ｎｍと７０ｎｍ堆
積した後、タングステンを約６００ｎｍ程度堆積した
後、エッチバックを行ってコンタクトホールＣＶSSをタ
ングステンブラケットＢＬで埋める。
【０００７】次いで、図８（Ｄ）に示すように、アルミ
ニウム配線層１Ａｌを配線して、アルミニウム配線層１
ＡｌとトランジスタＴｒ３の拡散層とを接続する。
ニウム配線層１Ａｌを配線して、アルミニウム配線層１
ＡｌとトランジスタＴｒ３の拡散層とを接続する。
【０００８】
【発明が解決しようとする課題】このようなプロセスで
は、接続孔を開口した状態でＮ+ 拡散層とＰ+ 拡散層そ
れぞれにイオン注入を行う。それぞれ一方にイオン注入
を行うときには他方の拡散領域をレジストで保護する必
要があり、結局リソグラフィを４回行うことになり、リ
ソグラフィ工程数が多い。また、コンタクトホールを形
成してインターコネクト配線を行った後、層間絶縁膜で
コンタクトホールを埋め込んで平坦化する工程では、接
続孔の段差がかなりあるので、手間がかかるという問題
もある。
は、接続孔を開口した状態でＮ+ 拡散層とＰ+ 拡散層そ
れぞれにイオン注入を行う。それぞれ一方にイオン注入
を行うときには他方の拡散領域をレジストで保護する必
要があり、結局リソグラフィを４回行うことになり、リ
ソグラフィ工程数が多い。また、コンタクトホールを形
成してインターコネクト配線を行った後、層間絶縁膜で
コンタクトホールを埋め込んで平坦化する工程では、接
続孔の段差がかなりあるので、手間がかかるという問題
もある。
【０００９】本発明は、上記事情に鑑みなされたもの
で、製造工程を簡略化できる半導体装置及び半導体装置
の製造方法を提供することを目的とする。
で、製造工程を簡略化できる半導体装置及び半導体装置
の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の半導体装置及び半導体装置の製造方法
を提供する。 （１）タングステン埋込電極により金属配線層と基板と
を接続する構造を有する半導体装置において、近接する
相互を接続する局所配線用接続孔をもタングステン埋込
電極によって構成したことを特徴とする半導体装置。 （２）半導体装置が、ＮＭＯＳとＰＭＯＳとが混在する
ものである上記（１）記載の半導体装置。 （３）半導体装置がＳＲＡＭであり、タングステン埋込
電極が局所配線用接続孔の一部又は全部に適用されてい
るものである上記（１）記載の半導体装置。 （４）タングステン埋込電極と基板間に密着層を介して
なる上記（１）乃至（３）いずれか記載の半導体装置。 （５）密着層がチタン及び窒化チタンのいずれか一方の
層又はこれらの２層以上の積層体である上記（４）記載
の半導体装置。 （６）密着層が局所配線層を構成する上記（１）乃至
（５）いずれかに記載の半導体装置。 （７）金属配線層と接続すべきプラグ接続孔と、近接す
る相互を接続する局所配線用接続孔とをそれぞれ開口す
る工程と、開口したそれぞれの接続孔内面を覆う金属又
はその化合物からなる密着層を形成する工程と、密着層
を形成した接続孔をタングステンで埋め込む工程とを有
することを特徴とする半導体装置の製造方法。 （８）半導体装置がＳＲＡＭであって、ＳＲＡＭを構成
する金属配線層と接続すべき拡散層に対するプラグ接続
孔、ＳＲＡＭを構成する一方のインバータのゲート電極
とＳＲＡＭを構成する他方のインバータの拡散層とを接
続するための局所配線用接続孔それぞれを開口する工程
と、開口したそれぞれの接続孔の少なくとも内面を覆う
金属又はその化合物からなる密着層を形成する工程と、
密着層を形成した接続孔をタングステンで埋め込む工程
と、接続配線パターンに沿って密着層をパターニングす
る工程とを有することを特徴とする半導体装置の製造方
法。 （９）密着層がチタン及び窒化チタンのいずれか一方の
層又はこれらの２層以上の積層体である上記（８）記載
の半導体装置の製造方法。
成するため、次の半導体装置及び半導体装置の製造方法
を提供する。 （１）タングステン埋込電極により金属配線層と基板と
を接続する構造を有する半導体装置において、近接する
相互を接続する局所配線用接続孔をもタングステン埋込
電極によって構成したことを特徴とする半導体装置。 （２）半導体装置が、ＮＭＯＳとＰＭＯＳとが混在する
ものである上記（１）記載の半導体装置。 （３）半導体装置がＳＲＡＭであり、タングステン埋込
電極が局所配線用接続孔の一部又は全部に適用されてい
るものである上記（１）記載の半導体装置。 （４）タングステン埋込電極と基板間に密着層を介して
なる上記（１）乃至（３）いずれか記載の半導体装置。 （５）密着層がチタン及び窒化チタンのいずれか一方の
層又はこれらの２層以上の積層体である上記（４）記載
の半導体装置。 （６）密着層が局所配線層を構成する上記（１）乃至
（５）いずれかに記載の半導体装置。 （７）金属配線層と接続すべきプラグ接続孔と、近接す
る相互を接続する局所配線用接続孔とをそれぞれ開口す
る工程と、開口したそれぞれの接続孔内面を覆う金属又
はその化合物からなる密着層を形成する工程と、密着層
を形成した接続孔をタングステンで埋め込む工程とを有
することを特徴とする半導体装置の製造方法。 （８）半導体装置がＳＲＡＭであって、ＳＲＡＭを構成
する金属配線層と接続すべき拡散層に対するプラグ接続
孔、ＳＲＡＭを構成する一方のインバータのゲート電極
とＳＲＡＭを構成する他方のインバータの拡散層とを接
続するための局所配線用接続孔それぞれを開口する工程
と、開口したそれぞれの接続孔の少なくとも内面を覆う
金属又はその化合物からなる密着層を形成する工程と、
密着層を形成した接続孔をタングステンで埋め込む工程
と、接続配線パターンに沿って密着層をパターニングす
る工程とを有することを特徴とする半導体装置の製造方
法。 （９）密着層がチタン及び窒化チタンのいずれか一方の
層又はこれらの２層以上の積層体である上記（８）記載
の半導体装置の製造方法。
【００１１】なお、本明細書において、タングステンと
は、タングステン金属のみならず、タングステンを含む
合金も包含する広い概念である。本発明の半導体装置
は、タングステン埋込電極を、金属配線層との接続孔
（コンタクト）のみならず、近接する相互（インターコ
ネクト）の局所配線用接続孔にも用いたものである。こ
れにより、金属配線層用のプラグ接続孔とインターコネ
クト用の局所配線用接続孔とを同時に開口することが可
能になり、コンタクト補償用のイオン注入がＮ+ 拡散層
とＰ+ 拡散層それぞれに１回ずつで済み、リソグラフィ
工程が２回で済み、リソグラフィ工程を２回削減でき
る。また、接続孔を早い段階で埋めることができるの
で、平坦化が容易になる。このように、本発明の半導体
装置は、製造工程を簡略化でき、簡略化した製造方法に
より生産することができるので歩留まりが向上する。
は、タングステン金属のみならず、タングステンを含む
合金も包含する広い概念である。本発明の半導体装置
は、タングステン埋込電極を、金属配線層との接続孔
（コンタクト）のみならず、近接する相互（インターコ
ネクト）の局所配線用接続孔にも用いたものである。こ
れにより、金属配線層用のプラグ接続孔とインターコネ
クト用の局所配線用接続孔とを同時に開口することが可
能になり、コンタクト補償用のイオン注入がＮ+ 拡散層
とＰ+ 拡散層それぞれに１回ずつで済み、リソグラフィ
工程が２回で済み、リソグラフィ工程を２回削減でき
る。また、接続孔を早い段階で埋めることができるの
で、平坦化が容易になる。このように、本発明の半導体
装置は、製造工程を簡略化でき、簡略化した製造方法に
より生産することができるので歩留まりが向上する。
【００１２】
【発明の実施の態様】以下、本発明の実施の態様につい
て具体的に説明する。図１は、図４、図５に示した完全
ＣＭＯＳ型のＳＲＡＭに本発明を適用した態様を示す断
面図で、図６の従来のＳＲＡＭ断面図に対応するもので
ある。したがって、図１は、図４のＡ−Ｂ−Ｃ線に沿っ
た断面図であり、平面形状には従来と差がない。
て具体的に説明する。図１は、図４、図５に示した完全
ＣＭＯＳ型のＳＲＡＭに本発明を適用した態様を示す断
面図で、図６の従来のＳＲＡＭ断面図に対応するもので
ある。したがって、図１は、図４のＡ−Ｂ−Ｃ線に沿っ
た断面図であり、平面形状には従来と差がない。
【００１３】図１に示す断面構造での素子分離技術とし
ては、トレンチアイソレーションＴＩを用いている。こ
の構造では、トランジスタＴｒ３の拡散層とアルミニウ
ム配線層１Ａｌとの接続は、第１接続孔ＣＶSS−１及び
これと接続する第２接続孔ＣＶSS−２のそれぞれの内面
を被覆する密着層Ａｄを介してタングステンブランケッ
トＢＬ１、ＢＬ２で行っている。また、インターコネク
トＬ１、Ｌ２は、本構造では密着層Ａｄ１で構成され、
それぞれシェアードコンタクトＣ１、Ｃ２でゲート電極
Ｇ１、Ｇ２と接続されている。更に、それぞれの接続孔
ＣＶSS−１、Ｃ１〜Ｃ４は、タングステン埋込電極ＢＬ
１で埋め込まれている。
ては、トレンチアイソレーションＴＩを用いている。こ
の構造では、トランジスタＴｒ３の拡散層とアルミニウ
ム配線層１Ａｌとの接続は、第１接続孔ＣＶSS−１及び
これと接続する第２接続孔ＣＶSS−２のそれぞれの内面
を被覆する密着層Ａｄを介してタングステンブランケッ
トＢＬ１、ＢＬ２で行っている。また、インターコネク
トＬ１、Ｌ２は、本構造では密着層Ａｄ１で構成され、
それぞれシェアードコンタクトＣ１、Ｃ２でゲート電極
Ｇ１、Ｇ２と接続されている。更に、それぞれの接続孔
ＣＶSS−１、Ｃ１〜Ｃ４は、タングステン埋込電極ＢＬ
１で埋め込まれている。
【００１４】図１に示すような本発明の完全ＣＭＯＳ型
におけるインターコネクト周りのプロセスを、図２、図
３で説明する。まず、図２（Ａ）に至る工程は、従来例
と同様に、はじめに一般的なＭＯＳ製造工程に従って、
素子分離、ゲート電極形成、ソースドレインなどのイオ
ン注入、層間絶縁膜を堆積した後、アルミニウム配線層
１Ａｌ接続用のプラグ接続孔ＣＶSS−１、及びインター
コネクト用接続孔Ｃ１〜Ｃ４それぞれを同時に開口す
る。
におけるインターコネクト周りのプロセスを、図２、図
３で説明する。まず、図２（Ａ）に至る工程は、従来例
と同様に、はじめに一般的なＭＯＳ製造工程に従って、
素子分離、ゲート電極形成、ソースドレインなどのイオ
ン注入、層間絶縁膜を堆積した後、アルミニウム配線層
１Ａｌ接続用のプラグ接続孔ＣＶSS−１、及びインター
コネクト用接続孔Ｃ１〜Ｃ４それぞれを同時に開口す
る。
【００１５】その後、Ｎ+ 拡散層とＰ+ 拡散層にそれぞ
れコンタクト補償用のイオン注入を行う。本発明におい
ては、Ｎ+ 拡散層、Ｐ+ 拡散層それぞれに保護用のレジ
ストを１回ずつ計２回リソグラフィすれば、全ての接続
孔に対して補償用のイオン注入を行うことができる。従
来、アルミニウム配線接続用のプラグ接続孔と、インタ
ーコネクト用の接続孔とを別々に開口していた場合に
は、４回のリソグラフィ工程が必要であるので、リソグ
ラフィ工程を２回簡略化できる。
れコンタクト補償用のイオン注入を行う。本発明におい
ては、Ｎ+ 拡散層、Ｐ+ 拡散層それぞれに保護用のレジ
ストを１回ずつ計２回リソグラフィすれば、全ての接続
孔に対して補償用のイオン注入を行うことができる。従
来、アルミニウム配線接続用のプラグ接続孔と、インタ
ーコネクト用の接続孔とを別々に開口していた場合に
は、４回のリソグラフィ工程が必要であるので、リソグ
ラフィ工程を２回簡略化できる。
【００１６】次に、活性化のアニールを、例えば８００
℃、１０ｍｉｎ程度行う。この場合、本発明において
は、活性化のアニールも１回で済み、しかもアニールを
行うときには、密着層はまだ形成していないので、アニ
ールによる密着層への悪影響がない。このため、従来、
インターコネクト配線後、活性化のために熱処理を行わ
ねばならず、シリコンとの接触抵抗の低いＴｉなどは耐
熱性が低いために使用することができないという問題が
あるが、本発明においては、かかる問題がなく、密着層
としてＴｉも使用可能である。
℃、１０ｍｉｎ程度行う。この場合、本発明において
は、活性化のアニールも１回で済み、しかもアニールを
行うときには、密着層はまだ形成していないので、アニ
ールによる密着層への悪影響がない。このため、従来、
インターコネクト配線後、活性化のために熱処理を行わ
ねばならず、シリコンとの接触抵抗の低いＴｉなどは耐
熱性が低いために使用することができないという問題が
あるが、本発明においては、かかる問題がなく、密着層
としてＴｉも使用可能である。
【００１７】次に、図２（Ｂ）に示すように、密着層Ａ
ｄとなるＴｉ／ＴｉＮをそれぞれ例えば３０ｎｍ／７０
ｎｍ堆積した後、タングステンＢＬを例えば約６００ｎ
ｍ程度堆積する。その後、図３（Ｃ）に示すように、タ
ングステンのみをエッチバックを行って、タングステン
が接続孔に残るようにする。そして、タングステンから
露出している密着層をインターコネクト配線パターンＬ
１、Ｌ２に形成する。この場合、タングステンの密着層
をインターコネクト用の配線層として用いるので、新た
に配線層を形成する必要がない。
ｄとなるＴｉ／ＴｉＮをそれぞれ例えば３０ｎｍ／７０
ｎｍ堆積した後、タングステンＢＬを例えば約６００ｎ
ｍ程度堆積する。その後、図３（Ｃ）に示すように、タ
ングステンのみをエッチバックを行って、タングステン
が接続孔に残るようにする。そして、タングステンから
露出している密着層をインターコネクト配線パターンＬ
１、Ｌ２に形成する。この場合、タングステンの密着層
をインターコネクト用の配線層として用いるので、新た
に配線層を形成する必要がない。
【００１８】次に、図３（Ｄ）に示すように、層間絶縁
膜ＩＳを堆積し、平坦化する。この場合、接続孔をタン
グステンで埋め込んでいることから、直接層間絶縁膜で
接続孔を埋めるのと異なり、平坦化が容易である。その
後、アルミニウム配線用の第２接続孔ＣＶSS−２を開口
した後、再び密着層ＡｄとなるＴｉ／ＴｉＮをそれぞ
れ、例えば３０ｎｍ／７０ｎｍ堆積した後、タングステ
ンを例えば約６００ｎｍ程度堆積する。その後、タング
ステンのみをエッチバックを行って、タングステンが接
続孔に残るようにする。そして、第１アルミニウム配線
層１Ａｌを常法に従ってリソグラフィにより形成する。
膜ＩＳを堆積し、平坦化する。この場合、接続孔をタン
グステンで埋め込んでいることから、直接層間絶縁膜で
接続孔を埋めるのと異なり、平坦化が容易である。その
後、アルミニウム配線用の第２接続孔ＣＶSS−２を開口
した後、再び密着層ＡｄとなるＴｉ／ＴｉＮをそれぞ
れ、例えば３０ｎｍ／７０ｎｍ堆積した後、タングステ
ンを例えば約６００ｎｍ程度堆積する。その後、タング
ステンのみをエッチバックを行って、タングステンが接
続孔に残るようにする。そして、第１アルミニウム配線
層１Ａｌを常法に従ってリソグラフィにより形成する。
【００１９】図３（Ｄ）の後、常法に従い、層間絶縁膜
の堆積、第２アルミニウム配線層の形成、層間絶縁膜の
堆積の工程により、図１に示した断面構造のＳＲＡＭを
得ることができる。本発明は、上記例に限定されるもの
ではない。上記例では本発明をＳＲＡＭに適用した例を
示したが、これに限らないことは勿論であり、その他、
本発明の要旨を逸脱しない範囲で種々変更可能である。
の堆積、第２アルミニウム配線層の形成、層間絶縁膜の
堆積の工程により、図１に示した断面構造のＳＲＡＭを
得ることができる。本発明は、上記例に限定されるもの
ではない。上記例では本発明をＳＲＡＭに適用した例を
示したが、これに限らないことは勿論であり、その他、
本発明の要旨を逸脱しない範囲で種々変更可能である。
【００２０】
【発明の効果】本発明の半導体装置は、製造工程の簡略
化が確実に行えるものである。また、本発明の半導体装
置の製造方法によれば、簡略化した製造工程により、半
導体装置を製造することができる。
化が確実に行えるものである。また、本発明の半導体装
置の製造方法によれば、簡略化した製造工程により、半
導体装置を製造することができる。
【図１】本発明を完全ＳＲＡＭに適用した例を示す図４
のＡ−Ｂ−Ｃ線に沿った断面図である。
のＡ−Ｂ−Ｃ線に沿った断面図である。
【図２】（Ａ）、（Ｂ）は、図１のＳＲＡＭの製造工程
を示す断面図である。
を示す断面図である。
【図３】（Ｃ）、（Ｄ）は、図２の続きの工程を示す断
面図である。
面図である。
【図４】いわゆる完全ＣＭＯＳ型のＳＲＡＭの平面パタ
ーン図である。
ーン図である。
【図５】図４のＳＲＡＭの等価回路図である。
【図６】図４のＡ−Ｂ−Ｃ線に沿った断面図である。
【図７】（Ａ）、（Ｂ）は、図６のＳＲＡＭの製造工程
を示す断面図である。
を示す断面図である。
【図８】（Ｃ）、（Ｄ）は、図７に続く製造工程を示す
断面図である。
断面図である。
Ｇ１，Ｇ２ ゲート電極 Ｃ１，Ｃ２，Ｃ３ 接続孔（コンタクトホール） Ａｄ１，Ａｄ２ 密着層 Ｌ１，Ｌ２ インターコネクト ＢＬ１，ＢＬ２ タングステン埋込電極 １Ａｌ，２Ａｌ アルミニウム配線
Claims (9)
- 【請求項１】タングステン埋込電極により金属配線層と
基板とを接続する構造を有する半導体装置において、 近接する相互を接続する局所配線用接続孔をもタングス
テン埋込電極によって構成したことを特徴とする半導体
装置。 - 【請求項２】半導体装置が、ＮＭＯＳとＰＭＯＳとが混
在するものである請求項１記載の半導体装置。 - 【請求項３】半導体装置がＳＲＡＭであり、タングステ
ン埋込電極が局所配線用接続孔の一部又は全部に適用さ
れているものである請求項１記載の半導体装置。 - 【請求項４】タングステン埋込電極と基板間に密着層を
介してなる請求項１乃至３いずれか記載の半導体装置。 - 【請求項５】密着層がチタン及び窒化チタンのいずれか
一方の層又はこれらの２層以上の積層体である請求項４
記載の半導体装置。 - 【請求項６】密着層が局所配線層を構成する請求項１乃
至５いずれかに記載の半導体装置。 - 【請求項７】金属配線層と接続すべきプラグ接続孔と、
近接する相互を接続する局所配線用接続孔とをそれぞれ
開口する工程と、 開口したそれぞれの接続孔内面を覆う金属又はその化合
物からなる密着層を形成する工程と、 密着層を形成した接続孔をタングステンで埋め込む工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項８】半導体装置がＳＲＡＭであって、 ＳＲＡＭを構成する金属配線層と接続すべき拡散層に対
するプラグ接続孔、ＳＲＡＭを構成する一方のインバー
タのゲート電極とＳＲＡＭを構成する他方のインバータ
の拡散層とを接続するための局所配線用接続孔それぞれ
を開口する工程と、 開口したそれぞれの接続孔の少なくとも内面を覆う金属
又はその化合物からなる密着層を形成する工程と、 密着層を形成した接続孔をタングステンで埋め込む工程
と、 接続配線パターンに沿って密着層をパターニングする工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項９】密着層がチタン及び窒化チタンのいずれか
一方の層又はこれらの２層以上の積層体である請求項８
記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209796A JPH0955440A (ja) | 1995-08-17 | 1995-08-17 | 半導体装置及び半導体装置の製造方法 |
| US08/698,436 US5814886A (en) | 1995-08-17 | 1996-08-15 | Semiconductor device having local connections formed by conductive plugs and method of making the same |
| KR1019960033916A KR100448959B1 (ko) | 1995-08-17 | 1996-08-16 | 금속플러그에의해형성된국소배선을갖는반도체장치및그제조방법 |
| US08/953,905 US5880020A (en) | 1995-08-17 | 1997-10-20 | Method of making a semiconductor device having local connections formed by conductive plugs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209796A JPH0955440A (ja) | 1995-08-17 | 1995-08-17 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955440A true JPH0955440A (ja) | 1997-02-25 |
Family
ID=16578744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7209796A Pending JPH0955440A (ja) | 1995-08-17 | 1995-08-17 | 半導体装置及び半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5814886A (ja) |
| JP (1) | JPH0955440A (ja) |
| KR (1) | KR100448959B1 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2772985A1 (fr) * | 1997-12-22 | 1999-06-25 | United Microelectronics Corp | Procede de fabrication pour des interconnexions locales et des contacts auto-alignes |
| US6097103A (en) * | 1997-11-28 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved interconnection and method for fabricating the same |
| JP2001244348A (ja) * | 2000-01-18 | 2001-09-07 | Lucent Technol Inc | 半導体デバイスの製造方法。 |
| US6299314B1 (en) | 1999-08-02 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with electrical isolation means |
| JP2002368203A (ja) * | 2001-06-05 | 2002-12-20 | Sony Corp | 固体撮像素子 |
| US6534864B1 (en) | 1998-10-30 | 2003-03-18 | Seiko Epson Corporation | Semiconductor memory device and method of fabricating the same |
| US6613634B2 (en) | 2000-08-15 | 2003-09-02 | Hitachi, Ltd. | Method of manufacturing a semiconductor device using oblique ion injection |
| US6630719B2 (en) * | 1999-12-09 | 2003-10-07 | Stmicroelectronics S.A. | Hardened MOS transistors |
| KR20030085323A (ko) * | 2002-04-30 | 2003-11-05 | 주식회사 하이닉스반도체 | 에스렘(ｓｒａｍ) 셀 및 그 제조방법 |
| KR100464941B1 (ko) * | 1998-12-24 | 2005-04-06 | 주식회사 하이닉스반도체 | 풀 씨모스 에스램 셀 제조 방법 |
| US7064395B2 (en) | 2003-08-22 | 2006-06-20 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US7153259B2 (en) | 2003-09-01 | 2006-12-26 | Olympus Corporation | Capsule type endoscope |
| JP2008085304A (ja) * | 2006-08-31 | 2008-04-10 | Canon Inc | 光電変換装置の製造方法 |
| US7838918B2 (en) | 2007-02-23 | 2010-11-23 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and image pickup system using photoelectric conversion apparatus |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5807779A (en) * | 1997-07-30 | 1998-09-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making tungsten local interconnect using a silicon nitride capped self-aligned contact process |
| US6212671B1 (en) * | 1997-10-20 | 2001-04-03 | Mitsubishi Electric System Lsi Design Corporation | Mask pattern data producing apparatus, mask pattern data producing method and semiconductor integrated circuit device |
| US6004861A (en) * | 1997-12-19 | 1999-12-21 | Advanced Micro Devices | Process for making a discontinuous source/drain formation for a high density integrated circuit |
| US6180530B1 (en) * | 1998-04-01 | 2001-01-30 | Taiwan Semiconductor Manufacturing Company | Self-aligned contact structure |
| US6146978A (en) * | 1998-05-06 | 2000-11-14 | Advanced Micro Devices, Inc. | Integrated circuit having an interlevel interconnect coupled to a source/drain region(s) with source/drain region(s) boundary overlap and reduced parasitic capacitance |
| US6380023B2 (en) * | 1998-09-02 | 2002-04-30 | Micron Technology, Inc. | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits |
| JP3660821B2 (ja) * | 1999-01-19 | 2005-06-15 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| US7744002B2 (en) | 2004-03-11 | 2010-06-29 | L-1 Secure Credentialing, Inc. | Tamper evident adhesive and identification document including same |
| US7160782B2 (en) * | 2004-06-17 | 2007-01-09 | Texas Instruments Incorporated | Method of manufacture for a trench isolation structure having an implanted buffer layer |
| CN103730468B (zh) * | 2012-10-16 | 2017-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、sram存储单元、sram存储器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650637A (en) * | 1982-04-30 | 1997-07-22 | Seiko Epson Corporation | Active matrix assembly |
| US4890141A (en) * | 1985-05-01 | 1989-12-26 | Texas Instruments Incorporated | CMOS device with both p+ and n+ gates |
| JPS63239973A (ja) * | 1986-10-08 | 1988-10-05 | テキサス インスツルメンツ インコーポレイテツド | 集積回路およびその製造方法 |
| KR0120196B1 (ko) * | 1987-05-13 | 1997-10-17 | 미다 가쓰시게 | 반도체 집적회로장치 및 그 제조방법 |
| EP0469215B1 (en) * | 1990-07-31 | 1995-11-22 | International Business Machines Corporation | Method of forming stacked tungsten gate PFET devices and structures resulting therefrom |
| JP2660359B2 (ja) * | 1991-01-30 | 1997-10-08 | 三菱電機株式会社 | 半導体装置 |
| US5398200A (en) * | 1992-03-02 | 1995-03-14 | Motorola, Inc. | Vertically formed semiconductor random access memory device |
| JP3319472B2 (ja) * | 1992-12-07 | 2002-09-03 | 富士通株式会社 | 半導体装置とその製造方法 |
| KR0135803B1 (ko) * | 1994-05-13 | 1998-04-24 | 김광호 | 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법 |
| KR960005761A (ko) * | 1994-07-27 | 1996-02-23 | 이데이 노부유끼 | 반도체장치 |
| US5661325A (en) * | 1994-07-29 | 1997-08-26 | Nkk Corporation | SRAM structure |
| JP2713178B2 (ja) * | 1994-08-01 | 1998-02-16 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5583070A (en) * | 1995-07-07 | 1996-12-10 | Vanguard International Semiconductor Corporation | Process to form rugged polycrystalline silicon surfaces |
-
1995
- 1995-08-17 JP JP7209796A patent/JPH0955440A/ja active Pending
-
1996
- 1996-08-15 US US08/698,436 patent/US5814886A/en not_active Expired - Fee Related
- 1996-08-16 KR KR1019960033916A patent/KR100448959B1/ko not_active IP Right Cessation
-
1997
- 1997-10-20 US US08/953,905 patent/US5880020A/en not_active Expired - Fee Related
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097103A (en) * | 1997-11-28 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved interconnection and method for fabricating the same |
| US6242297B1 (en) | 1997-11-28 | 2001-06-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved interconnection and method for fabricating the same |
| FR2772985A1 (fr) * | 1997-12-22 | 1999-06-25 | United Microelectronics Corp | Procede de fabrication pour des interconnexions locales et des contacts auto-alignes |
| US6534864B1 (en) | 1998-10-30 | 2003-03-18 | Seiko Epson Corporation | Semiconductor memory device and method of fabricating the same |
| KR100464941B1 (ko) * | 1998-12-24 | 2005-04-06 | 주식회사 하이닉스반도체 | 풀 씨모스 에스램 셀 제조 방법 |
| US6299314B1 (en) | 1999-08-02 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with electrical isolation means |
| US6630719B2 (en) * | 1999-12-09 | 2003-10-07 | Stmicroelectronics S.A. | Hardened MOS transistors |
| JP2001244348A (ja) * | 2000-01-18 | 2001-09-07 | Lucent Technol Inc | 半導体デバイスの製造方法。 |
| JP4718021B2 (ja) * | 2000-01-18 | 2011-07-06 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | 半導体デバイスの製造方法。 |
| US6613634B2 (en) | 2000-08-15 | 2003-09-02 | Hitachi, Ltd. | Method of manufacturing a semiconductor device using oblique ion injection |
| JP2002368203A (ja) * | 2001-06-05 | 2002-12-20 | Sony Corp | 固体撮像素子 |
| KR20030085323A (ko) * | 2002-04-30 | 2003-11-05 | 주식회사 하이닉스반도체 | 에스렘(ｓｒａｍ) 셀 및 그 제조방법 |
| US7064395B2 (en) | 2003-08-22 | 2006-06-20 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US7138312B2 (en) | 2003-08-22 | 2006-11-21 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US7153259B2 (en) | 2003-09-01 | 2006-12-26 | Olympus Corporation | Capsule type endoscope |
| JP2008085304A (ja) * | 2006-08-31 | 2008-04-10 | Canon Inc | 光電変換装置の製造方法 |
| US7749788B2 (en) | 2006-08-31 | 2010-07-06 | Canon Kabushiki Kaisha | Manufacturing method of photoelectric conversion device |
| US7842988B2 (en) | 2006-08-31 | 2010-11-30 | Canon Kabushiki Kaisha | Manufacturing method of photoelectric conversion device |
| US7838918B2 (en) | 2007-02-23 | 2010-11-23 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and image pickup system using photoelectric conversion apparatus |
| US8304278B2 (en) | 2007-02-23 | 2012-11-06 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus and image pickup system using photoelectric conversion apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| US5814886A (en) | 1998-09-29 |
| KR970013226A (ko) | 1997-03-29 |
| KR100448959B1 (ko) | 2004-11-26 |
| US5880020A (en) | 1999-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0955440A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3104534B2 (ja) | 半導体装置とその製法 | |
| JPH08204002A (ja) | 半導体集積回路装置の製造方法 | |
| JPH067576B2 (ja) | 多層配線構造を有する半導体装置の製造方法 | |
| WO2000077840A1 (en) | Semiconductor device and method of manufacture thereof | |
| JP2725577B2 (ja) | 半導体装置及びダイナミック形ランダムアクセスメモリ | |
| JP2513047B2 (ja) | 半導体装置の製造方法 | |
| JPH10326896A (ja) | 半導体装置及びその製造方法 | |
| JP2553231B2 (ja) | 半導体装置及びその製造方法 | |
| JPH03112151A (ja) | 能動層積層素子 | |
| JPH03276727A (ja) | 半導体集積回路装置 | |
| JPH113871A (ja) | 半導体装置及びその製造方法 | |
| JPH1145936A (ja) | 半導体装置およびその製造方法 | |
| JPS6273652A (ja) | 半導体装置の製造方法 | |
| JPH04261047A (ja) | 半導体装置及びその製造方法 | |
| JPH03261168A (ja) | ＢｉＣＭＯＳ集積回路装置 | |
| JPH1074831A (ja) | 連結孔プラグの構造およびその製造方法 | |
| JPH06268167A (ja) | Ｃｍｏｓ型半導体装置の製造方法 | |
| JPS6092623A (ja) | 半導体装置の製造方法 | |
| JPH0473972A (ja) | 半導体装置の製造方法 | |
| JPH0883838A (ja) | 半導体装置の製造方法 | |
| JPH0411770A (ja) | 半導体装置の製造方法 | |
| JPH11195653A (ja) | 半導体装置及びその製造方法 | |
| JPH0685204A (ja) | 半導体装置の製造方法 | |
| JPH05335426A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060328 |