JP2513047B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2513047B2 JP2513047B2 JP29683989A JP29683989A JP2513047B2 JP 2513047 B2 JP2513047 B2 JP 2513047B2 JP 29683989 A JP29683989 A JP 29683989A JP 29683989 A JP29683989 A JP 29683989A JP 2513047 B2 JP2513047 B2 JP 2513047B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、さらに詳
しくは、半導体装置におけるローカル配線の形成方法の
改良に係るものである。
しくは、半導体装置におけるローカル配線の形成方法の
改良に係るものである。
一般に、半導体装置におけるローカル配線は、例え
ば、同一セル，または隣接セル内への配線として知られ
ている。こゝで、従来例によるこの種のローカル配線の
形成方法の主要な製造工程を第２図（ａ）ないし（ｄ）
に示す。
ば、同一セル，または隣接セル内への配線として知られ
ている。こゝで、従来例によるこの種のローカル配線の
形成方法の主要な製造工程を第２図（ａ）ないし（ｄ）
に示す。
すなわち、この第２図従来例方法においては、半導体
基板１上にフィールド酸化膜２を形成した後、基板主面
上のゲート酸化膜を介したゲート電極配線３を有するMO
Sトランジスタなどの素子形成，およびフィールド酸化
膜２上の電極配線４を有する隣接セルなどの素子形成を
なすと共に、一方の被接続対象領域としての基板主面上
と、他方の被接続対象領域としての隣接セルの電極配線
４とをローカル配線によつて接続させる場合にあつて、
まず、これらの全面を層間絶縁膜５により被覆させ、か
つ写真製版法により、この層間絶縁膜５に対する配線接
続用のコンタクト孔開口のためのレジストパターン６を
形成させた上で（第２図（ａ））、このレジストパター
ン６をマスクにしたエッチングによつて、一方の配線接
続該当部としての基板主面，および同様に他方配線接続
該当部としての電極配線４に達するそれぞれのコンタク
ト開口7,8を形成する（同図（ｂ））。
基板１上にフィールド酸化膜２を形成した後、基板主面
上のゲート酸化膜を介したゲート電極配線３を有するMO
Sトランジスタなどの素子形成，およびフィールド酸化
膜２上の電極配線４を有する隣接セルなどの素子形成を
なすと共に、一方の被接続対象領域としての基板主面上
と、他方の被接続対象領域としての隣接セルの電極配線
４とをローカル配線によつて接続させる場合にあつて、
まず、これらの全面を層間絶縁膜５により被覆させ、か
つ写真製版法により、この層間絶縁膜５に対する配線接
続用のコンタクト孔開口のためのレジストパターン６を
形成させた上で（第２図（ａ））、このレジストパター
ン６をマスクにしたエッチングによつて、一方の配線接
続該当部としての基板主面，および同様に他方配線接続
該当部としての電極配線４に達するそれぞれのコンタク
ト開口7,8を形成する（同図（ｂ））。
続いて、これらの全面をアルミニウム，ポリサイドな
どの配線金属層9aによつて被覆し、かつ同様に再度の写
真製版法により、この配線金属層9a上にレジストパター
ン10を形成させた上で（同図（ｃ））、このレジストパ
ターン10をマスクにしたエッチングによつて、所要のア
ルミ配線，ポリサイド配線によるローカル配線９をパタ
ーニングするもので（同図（ｄ））、このようにして、
被接続対象領域となる一方の基板主面上と他方の隣接セ
ルの電極配線４との相互を、このローカル配線９によつ
て所期通りに接続させるのである。
どの配線金属層9aによつて被覆し、かつ同様に再度の写
真製版法により、この配線金属層9a上にレジストパター
ン10を形成させた上で（同図（ｃ））、このレジストパ
ターン10をマスクにしたエッチングによつて、所要のア
ルミ配線，ポリサイド配線によるローカル配線９をパタ
ーニングするもので（同図（ｄ））、このようにして、
被接続対象領域となる一方の基板主面上と他方の隣接セ
ルの電極配線４との相互を、このローカル配線９によつ
て所期通りに接続させるのである。
従来のローカル配線は以上のように形成されていたの
で、形成工程が長くて２回に亘る写真製版工程を必要と
するほか、表面部の段差が極めて大きく、しかも、上層
の配線形成に際して下地面の平坦性が損なわれるなどの
問題点を有し、また、層間絶縁膜へのコンタクト開口の
形成時に生ずる界面の絶縁物残渣によつて、コンタクト
抵抗が高くなり易く、さらには、コンタクト開口の内側
壁に対する配線金属層のカバレッジも悪くて、断線など
の惧れがあり、装置の信頼性が低下するなどの欠点があ
つた。
で、形成工程が長くて２回に亘る写真製版工程を必要と
するほか、表面部の段差が極めて大きく、しかも、上層
の配線形成に際して下地面の平坦性が損なわれるなどの
問題点を有し、また、層間絶縁膜へのコンタクト開口の
形成時に生ずる界面の絶縁物残渣によつて、コンタクト
抵抗が高くなり易く、さらには、コンタクト開口の内側
壁に対する配線金属層のカバレッジも悪くて、断線など
の惧れがあり、装置の信頼性が低下するなどの欠点があ
つた。
この発明は、従来のこのような問題点を解消するため
になされたもので、その目的とするところは、ローカル
配線形成のための工程を可及的に簡略化すると共に、層
間絶縁膜へのコンタクト開口の形成を不要にして、被接
続対象領域の相互間を直接，接続し得るようにした，こ
の種の半導体装置の製造方法，こゝでは、ローカル配線
の形成方法を提供することである。
になされたもので、その目的とするところは、ローカル
配線形成のための工程を可及的に簡略化すると共に、層
間絶縁膜へのコンタクト開口の形成を不要にして、被接
続対象領域の相互間を直接，接続し得るようにした，こ
の種の半導体装置の製造方法，こゝでは、ローカル配線
の形成方法を提供することである。
前記目的を達成するために、この発明に係る半導体装
置の製造方法は、被接続対象領域の表面をチタンシリサ
イド層によつて覆うと共に、チタンシリサイド層の相互
間を直接，窒化チタン層からなるローカル配線によつて
接続させるようにしたものである。
置の製造方法は、被接続対象領域の表面をチタンシリサ
イド層によつて覆うと共に、チタンシリサイド層の相互
間を直接，窒化チタン層からなるローカル配線によつて
接続させるようにしたものである。
すなわち、この発明は、半導体基板上における被接続
対象領域の相互間をローカル配線によつて接続させる場
合、まず、これらの各被接続対象領域の表面をチタンシ
リサイド層により選択的に覆つた後、これらの全面にチ
タン層を堆積させ、ついで、堆積されたチタン層のロー
カル配線形成の対応部分を選択的に残しパターニング除
去して、このチタン層により被接続対象領域の相互間を
直接的に接続させると共に、これを窒素雰囲気中で熱処
理して窒化チタン層からなるローカル配線を形成するこ
とを特徴とする半導体装置の製造方法である。
対象領域の相互間をローカル配線によつて接続させる場
合、まず、これらの各被接続対象領域の表面をチタンシ
リサイド層により選択的に覆つた後、これらの全面にチ
タン層を堆積させ、ついで、堆積されたチタン層のロー
カル配線形成の対応部分を選択的に残しパターニング除
去して、このチタン層により被接続対象領域の相互間を
直接的に接続させると共に、これを窒素雰囲気中で熱処
理して窒化チタン層からなるローカル配線を形成するこ
とを特徴とする半導体装置の製造方法である。
従つて、この発明では、半導体基板上での各被接続対
象領域の表面をチタンシリサイド層により選択的に覆
い、これらの全面にチタン層を堆積させてから、そのロ
ーカル配線形成の対応部分を選択的に残してパターニン
グ除去し、このチタン層によつて被接続対象領域の相互
間を直接的に接続させ、かつこれを窒素雰囲気中で熱処
理して窒化チタン層によるローカル配線を形成させるよ
うにしたので、このローカル配線の形成をなすための写
真製版を１回だけで済ませることができて、工程の簡略
化が可能になり、形成後の表面段差も小さく、安定した
コンタクト抵抗を有して耐エッチング性の高い配線をな
し得るのである。
象領域の表面をチタンシリサイド層により選択的に覆
い、これらの全面にチタン層を堆積させてから、そのロ
ーカル配線形成の対応部分を選択的に残してパターニン
グ除去し、このチタン層によつて被接続対象領域の相互
間を直接的に接続させ、かつこれを窒素雰囲気中で熱処
理して窒化チタン層によるローカル配線を形成させるよ
うにしたので、このローカル配線の形成をなすための写
真製版を１回だけで済ませることができて、工程の簡略
化が可能になり、形成後の表面段差も小さく、安定した
コンタクト抵抗を有して耐エッチング性の高い配線をな
し得るのである。
以下、この発明に係る半導体装置の製造方法の一実施
例につき、第１図を参照して詳細に説明する。
例につき、第１図を参照して詳細に説明する。
第１図（ａ）ないし（ｃ）はこの発明の一実施例方法
を適用したローカル配線形成のための主要な製造工程の
概要を模式的に示すそれぞれに断面図である。
を適用したローカル配線形成のための主要な製造工程の
概要を模式的に示すそれぞれに断面図である。
この第１図実施例方法においては、半導体基板11上に
素子間分離のためのフィールド酸化膜12を形成した後、
例えば、基板主面上のゲート酸化膜を介したゲート電極
配線13を有するMOSトランジスタなどの素子形成，およ
びフィールド酸化膜12上の電極配線14を有する隣接セル
などの素子形成をなすと共に、一方の被接続対象領域と
しての基板主面上と、他方の被接続対象領域としての隣
接セルの電極配線14とをローカル配線によつて接続させ
る場合にあつて、まず、それぞれに露出されているこれ
らの各電極配線13,14を含む基板主面上に、チタン（T
i）の選択シリサイド化により選択的にチタンシリサイ
ド層15を形成する（第１図（ａ））。
素子間分離のためのフィールド酸化膜12を形成した後、
例えば、基板主面上のゲート酸化膜を介したゲート電極
配線13を有するMOSトランジスタなどの素子形成，およ
びフィールド酸化膜12上の電極配線14を有する隣接セル
などの素子形成をなすと共に、一方の被接続対象領域と
しての基板主面上と、他方の被接続対象領域としての隣
接セルの電極配線14とをローカル配線によつて接続させ
る場合にあつて、まず、それぞれに露出されているこれ
らの各電極配線13,14を含む基板主面上に、チタン（T
i）の選択シリサイド化により選択的にチタンシリサイ
ド層15を形成する（第１図（ａ））。
ついで、これらの全面に再度，チタン層16aを堆積さ
せた上で、写真製版法により、この堆積されたチタン層
16aのローカル配線形成対応部分をレジストパターン17
によつて覆う（同図（ｂ））。
せた上で、写真製版法により、この堆積されたチタン層
16aのローカル配線形成対応部分をレジストパターン17
によつて覆う（同図（ｂ））。
その後、前記レジストパターン17をマスクに用いて、
全面に堆積されたチタン層16aのみをエッチング除去す
るが、このとき、前記チタンシリサイド層15について
は、エッチング時の選択性が高いために、殆んどエッチ
ングされずに残り、このようにチタン層16aをパターニ
ングした上で、続いて、RTA（Rapid Thermal Annealin
g）処理を行なうことにより、このパターニングされた
チタン層16aを一層，安定で耐エッチング性に優れた窒
化チタン層，すなわちこの場合には、ローカル配線16に
し得るもので（同図（ｃ））、このようにして、被接続
対象領域となる一方の基板主面上と他方の隣接セルの電
極配線14との相互を、このローカル配線16によつて所期
通りに接続できるのである。
全面に堆積されたチタン層16aのみをエッチング除去す
るが、このとき、前記チタンシリサイド層15について
は、エッチング時の選択性が高いために、殆んどエッチ
ングされずに残り、このようにチタン層16aをパターニ
ングした上で、続いて、RTA（Rapid Thermal Annealin
g）処理を行なうことにより、このパターニングされた
チタン層16aを一層，安定で耐エッチング性に優れた窒
化チタン層，すなわちこの場合には、ローカル配線16に
し得るもので（同図（ｃ））、このようにして、被接続
対象領域となる一方の基板主面上と他方の隣接セルの電
極配線14との相互を、このローカル配線16によつて所期
通りに接続できるのである。
なお、前記実施例方法においては、MOSトランジスタ
と隣接セルとをローカル配線によつて接続させる場合に
ついて述べたが、そのほかにも、NMOS,PMOSの各素子だ
けでなく、例えば、CMOSにおけるＰ型とＮ型の各トラン
ジスタ相互間を接続するためのローカル配線とか、ある
いは、バイポーラトランジスタ、Bi−CMOS回路などのロ
ーカル配線にも適用できて、同様な作用，効果を得られ
る。
と隣接セルとをローカル配線によつて接続させる場合に
ついて述べたが、そのほかにも、NMOS,PMOSの各素子だ
けでなく、例えば、CMOSにおけるＰ型とＮ型の各トラン
ジスタ相互間を接続するためのローカル配線とか、ある
いは、バイポーラトランジスタ、Bi−CMOS回路などのロ
ーカル配線にも適用できて、同様な作用，効果を得られ
る。
以上詳述したように、この発明方法によれば、半導体
基板上での各被接続対象領域の表面をチタンシリサイド
層により選択的に覆い、これらの全面にチタン層を堆積
させてから、堆積されたチタン層でのローカル配線形成
の対応部分を選択的に残してパターニング除去すること
によつて、このチタン層により被接続対象領域の相互間
を直接的に接続させると共に、これを窒素雰囲気中で熱
処理して窒化チタン層からなるローカル配線を形成する
ようにしたので、このローカル配線の形成時における写
真製版工程を１回のみで済ませることができると共に、
コンタクト孔の開口工程を省略できて工程全体の簡略化
が可能であり、また、各被接続対象領域の表面をチタン
シリサイド層で覆つているために、写真製版工程でのレ
ジストからの汚染，基板へのダメージなどがなく、表面
部の段差も小さくできて平坦性が改善され、併せて、安
定したコンタクト抵抗を有して、耐エッチング性の高い
配線を形成でき、これらの結果，装置の信頼性を格段に
向上し得るなどの優れた特長がある。
基板上での各被接続対象領域の表面をチタンシリサイド
層により選択的に覆い、これらの全面にチタン層を堆積
させてから、堆積されたチタン層でのローカル配線形成
の対応部分を選択的に残してパターニング除去すること
によつて、このチタン層により被接続対象領域の相互間
を直接的に接続させると共に、これを窒素雰囲気中で熱
処理して窒化チタン層からなるローカル配線を形成する
ようにしたので、このローカル配線の形成時における写
真製版工程を１回のみで済ませることができると共に、
コンタクト孔の開口工程を省略できて工程全体の簡略化
が可能であり、また、各被接続対象領域の表面をチタン
シリサイド層で覆つているために、写真製版工程でのレ
ジストからの汚染，基板へのダメージなどがなく、表面
部の段差も小さくできて平坦性が改善され、併せて、安
定したコンタクト抵抗を有して、耐エッチング性の高い
配線を形成でき、これらの結果，装置の信頼性を格段に
向上し得るなどの優れた特長がある。
第１図（ａ）ないし（ｃ）はこの発明の一実施例方法を
適用したローカル配線形成のための主要な製造工程の概
要を模式的に示すそれぞれに断面図であり、また、第２
図（ａ）ないし（ｄ）は従来例によるローカル配線形成
のための主要な製造工程の概要を模式的に示すそれぞれ
に断面図である。 11……半導体基板、12……素子間分離のためのフィール
ド酸化膜、13,14……電極配線（各被接続対象領域）、1
5……チタンシリサイド層、16a……堆積されたチタン
層、16……ローカル配線、17……レジストパターン。
適用したローカル配線形成のための主要な製造工程の概
要を模式的に示すそれぞれに断面図であり、また、第２
図（ａ）ないし（ｄ）は従来例によるローカル配線形成
のための主要な製造工程の概要を模式的に示すそれぞれ
に断面図である。 11……半導体基板、12……素子間分離のためのフィール
ド酸化膜、13,14……電極配線（各被接続対象領域）、1
5……チタンシリサイド層、16a……堆積されたチタン
層、16……ローカル配線、17……レジストパターン。
Claims (1)
- 【請求項１】半導体基板上における被接続対象領域の相
互間をローカル配線によつて接続させる場合、まず、こ
れらの各被接続対象領域の表面をチタンシリサイド層に
より選択的に覆つた後、これらの全面にチタン層を堆積
させ、ついで、堆積されたチタン層のローカル配線形成
の対応部分を選択的に残しパターニング除去して、この
チタン層により被接続対象領域の相互間を直接的に接続
させると共に、これを窒素雰囲気中で熱処理して窒化チ
タン層からなるローカル配線を形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29683989A JP2513047B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29683989A JP2513047B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156959A JPH03156959A (ja) | 1991-07-04 |
| JP2513047B2 true JP2513047B2 (ja) | 1996-07-03 |
Family
ID=17838825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29683989A Expired - Fee Related JP2513047B2 (ja) | 1989-11-14 | 1989-11-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513047B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980060638A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 제조 방법 |
-
1989
- 1989-11-14 JP JP29683989A patent/JP2513047B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03156959A (ja) | 1991-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |