JP2602848B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2602848B2 JP2602848B2 JP62244320A JP24432087A JP2602848B2 JP 2602848 B2 JP2602848 B2 JP 2602848B2 JP 62244320 A JP62244320 A JP 62244320A JP 24432087 A JP24432087 A JP 24432087A JP 2602848 B2 JP2602848 B2 JP 2602848B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に係り、特に二種類以
上のゲート酸化膜厚またはゲート電極材料を有する集積
回路の製造方法に関する。
上のゲート酸化膜厚またはゲート電極材料を有する集積
回路の製造方法に関する。
（従来の技術） 第２図（ａ）乃至（ｄ）は、半導体集積回路における
ゲート酸化膜厚を二種類持つＮチャネルMOSトランジス
タの製造方法における工程を示している。即ち、先ず第
２図（ａ）に示すように、Ｐ型シリコン基板21の表面に
素子分離酸化膜22を選択的に形成した後、基板表面上に
第１のゲート酸化膜23を形成する。次に、第２図（ｂ）
に示すように、写真蝕刻法を用いて基板表面の一部領域
をフォトレジスタ24で覆い、前記第１のゲート酸化膜23
の一部をエッチングしたのち前記フォトレジスト24を剥
離する。次に、基板上に第２のゲート酸化膜を形成する
ことによって、第２図（ｃ）に示すように、膜厚の薄い
ゲート酸化膜23を有する素子領域と、膜厚の厚いゲート
酸化膜25を有する素子領域とを得る。
ゲート酸化膜厚を二種類持つＮチャネルMOSトランジス
タの製造方法における工程を示している。即ち、先ず第
２図（ａ）に示すように、Ｐ型シリコン基板21の表面に
素子分離酸化膜22を選択的に形成した後、基板表面上に
第１のゲート酸化膜23を形成する。次に、第２図（ｂ）
に示すように、写真蝕刻法を用いて基板表面の一部領域
をフォトレジスタ24で覆い、前記第１のゲート酸化膜23
の一部をエッチングしたのち前記フォトレジスト24を剥
離する。次に、基板上に第２のゲート酸化膜を形成する
ことによって、第２図（ｃ）に示すように、膜厚の薄い
ゲート酸化膜23を有する素子領域と、膜厚の厚いゲート
酸化膜25を有する素子領域とを得る。
次に、通常の工程により、第２図（ｄ）に示すよう
に、MOSトランジスタのゲート電極26を形成し、このゲ
ート電極26をマスクにしてMOSトランジスタのソース、
ドレイン領域となるN+型拡散層27を形成し、さらに層間
絶縁膜28、コンタクトホール、金属配線29を順次形成す
る。
に、MOSトランジスタのゲート電極26を形成し、このゲ
ート電極26をマスクにしてMOSトランジスタのソース、
ドレイン領域となるN+型拡散層27を形成し、さらに層間
絶縁膜28、コンタクトホール、金属配線29を順次形成す
る。
上記製造工程においては、第１のゲート酸化膜23を形
成する工程と第２のゲート酸化膜25を形成する工程との
間に、第１のゲート酸化膜23の一部を除去するための写
真蝕刻工程（フォトレジスト塗布、現像、加熱、エッチ
ング）が入るので、この工程中に第１のゲート酸化膜23
に汚染物、不純物、ダメージを受けてしまう。これによ
って、第１のゲート酸化膜23を有するＮチャネルMOSト
ランジスタは信頼性に乏しく、歩留りも悪くなり、ひい
ては半導体集積回路の信頼性および歩留りが低下すると
いう問題があった。
成する工程と第２のゲート酸化膜25を形成する工程との
間に、第１のゲート酸化膜23の一部を除去するための写
真蝕刻工程（フォトレジスト塗布、現像、加熱、エッチ
ング）が入るので、この工程中に第１のゲート酸化膜23
に汚染物、不純物、ダメージを受けてしまう。これによ
って、第１のゲート酸化膜23を有するＮチャネルMOSト
ランジスタは信頼性に乏しく、歩留りも悪くなり、ひい
ては半導体集積回路の信頼性および歩留りが低下すると
いう問題があった。
（発明が解決しようとする問題点） 本発明は、上記したように二種類以上のゲート酸化膜
厚またはゲート電極材料を有する半導体装置の製造に際
して、その信頼性および歩留りが低いという問題点を解
決すべくなされたもので、二種類以上のゲート酸化膜厚
またはゲート電極材料を有する半導体装置を高い信頼性
および高い歩留りが得られるように製造し得る半導体装
置の製造方法を提供することを目的とする。
厚またはゲート電極材料を有する半導体装置の製造に際
して、その信頼性および歩留りが低いという問題点を解
決すべくなされたもので、二種類以上のゲート酸化膜厚
またはゲート電極材料を有する半導体装置を高い信頼性
および高い歩留りが得られるように製造し得る半導体装
置の製造方法を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、二種類以上のゲート酸化膜厚またはゲート
電極材料を有する半導体装置の製造に際して、半導体基
板表面の第１素子形成領域上に第１のゲート酸化膜を形
成した後にその上に第１のゲート電極を選択的に形成
し、次いで、前記第１のゲート電極下部の領域及びそれ
以外の領域を含む前記第１素子形成領域の全ての領域上
に第１のゲート酸化膜を残した状態で、前記半導体基板
表面の第２素子形成領域上に第２のゲート酸化膜を形成
した後にその上に第２のゲート電極を選択的に形成し、
次いで、前記第１、第２素子形成領域にソース、ドレイ
ン拡散層を形成し、次いで、全面に層間絶縁膜を形成し
た後にこの層間絶縁膜にコンタクトホールを形成し、次
いで、全面に金属配線膜を形成し、パターニングを行っ
て電極および配線を形成することを特徴とする。
電極材料を有する半導体装置の製造に際して、半導体基
板表面の第１素子形成領域上に第１のゲート酸化膜を形
成した後にその上に第１のゲート電極を選択的に形成
し、次いで、前記第１のゲート電極下部の領域及びそれ
以外の領域を含む前記第１素子形成領域の全ての領域上
に第１のゲート酸化膜を残した状態で、前記半導体基板
表面の第２素子形成領域上に第２のゲート酸化膜を形成
した後にその上に第２のゲート電極を選択的に形成し、
次いで、前記第１、第２素子形成領域にソース、ドレイ
ン拡散層を形成し、次いで、全面に層間絶縁膜を形成し
た後にこの層間絶縁膜にコンタクトホールを形成し、次
いで、全面に金属配線膜を形成し、パターニングを行っ
て電極および配線を形成することを特徴とする。
（作 用） 第２のゲート酸化膜、第２のゲート電極を順次形成す
る時に、第１のゲート電極下の第１のゲート酸化膜が第
１のゲート電極により覆われているので汚染、不純物ダ
メージを受けない。したがって、第１のゲート酸化膜を
有するMOSトランジスタ等の信頼性の低下が防止され、
半導体装置の信頼性および歩留りが向上する。
る時に、第１のゲート電極下の第１のゲート酸化膜が第
１のゲート電極により覆われているので汚染、不純物ダ
メージを受けない。したがって、第１のゲート酸化膜を
有するMOSトランジスタ等の信頼性の低下が防止され、
半導体装置の信頼性および歩留りが向上する。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図（ａ）乃至（ｆ）は、ゲート酸化膜厚またはゲ
ート電極材料が異なる二種類のＮチャネルMOSトランジ
スタを有する半導体集積回路の製造工程を示している。
即ち、先ず第１図（ａ）に示すように、Ｐ型シリコン基
板11の表面に素子分離酸化膜12を選択的に形成した後、
熱酸化法により基板表面上に第１のゲート酸化膜13を10
〜15nmの膜厚となるように形成する。次に、写真蝕刻法
を用いて、第１図（ｂ）に示すように、一部の素子形成
領域（第１素子形成領域）上の第１のゲート酸化膜13上
に第１のゲート電極14を選択的に形成する。この第１の
ゲート電極14の材料としては、Ｎ型多結晶シリコンとシ
リサイドとの積層（所謂、ポリサイド）を用いる。次
に、第１図（ｃ）に示すように、前記第１のゲート電極
14が形成されていない素子形成領域上の第１のゲート酸
化膜13をエッチングにより除去する。このとき、先の第
１素子形成領域の全ての領域上に第１のゲート酸化膜13
をそのまま残す。次に、熱酸化法を用いて、第１図
（ｄ）に示すように、基板上の全面に第２のゲート絶縁
膜15を例えば20〜25nmの膜厚となるように形成する。こ
れによって、新たに基板表面に形成される第２のゲート
酸化膜15の膜厚は前記第１のゲート電極14の下の第１の
ゲート酸化膜13の膜厚より厚く、また第１のゲート電極
14の表面は第２のゲート酸化膜15により覆われる。次
に、第１図（ｅ）に示すように、上記第２のゲート酸化
膜15が形成された素子形成領域（第２素子形成領域）上
の第２のゲート酸化膜15上に第２のゲート電極16を選択
的に形成する。この第２のゲート電極16の材料として
は、Ｎ型多結晶シリコンを用いる。この後、通常の方法
により、半導体基板表面に選択的にＮチャネルMOSトラ
ンジスタのソース、ドレイン領域となるN+型拡散層17を
形成し、基板上に僧間絶縁膜18を形成し、この層間絶縁
膜18にコンタクトホールを形成し、基板上に金属配線膜
を形成してパターニングを行うことによって電極および
配線19を形成する。
ート電極材料が異なる二種類のＮチャネルMOSトランジ
スタを有する半導体集積回路の製造工程を示している。
即ち、先ず第１図（ａ）に示すように、Ｐ型シリコン基
板11の表面に素子分離酸化膜12を選択的に形成した後、
熱酸化法により基板表面上に第１のゲート酸化膜13を10
〜15nmの膜厚となるように形成する。次に、写真蝕刻法
を用いて、第１図（ｂ）に示すように、一部の素子形成
領域（第１素子形成領域）上の第１のゲート酸化膜13上
に第１のゲート電極14を選択的に形成する。この第１の
ゲート電極14の材料としては、Ｎ型多結晶シリコンとシ
リサイドとの積層（所謂、ポリサイド）を用いる。次
に、第１図（ｃ）に示すように、前記第１のゲート電極
14が形成されていない素子形成領域上の第１のゲート酸
化膜13をエッチングにより除去する。このとき、先の第
１素子形成領域の全ての領域上に第１のゲート酸化膜13
をそのまま残す。次に、熱酸化法を用いて、第１図
（ｄ）に示すように、基板上の全面に第２のゲート絶縁
膜15を例えば20〜25nmの膜厚となるように形成する。こ
れによって、新たに基板表面に形成される第２のゲート
酸化膜15の膜厚は前記第１のゲート電極14の下の第１の
ゲート酸化膜13の膜厚より厚く、また第１のゲート電極
14の表面は第２のゲート酸化膜15により覆われる。次
に、第１図（ｅ）に示すように、上記第２のゲート酸化
膜15が形成された素子形成領域（第２素子形成領域）上
の第２のゲート酸化膜15上に第２のゲート電極16を選択
的に形成する。この第２のゲート電極16の材料として
は、Ｎ型多結晶シリコンを用いる。この後、通常の方法
により、半導体基板表面に選択的にＮチャネルMOSトラ
ンジスタのソース、ドレイン領域となるN+型拡散層17を
形成し、基板上に僧間絶縁膜18を形成し、この層間絶縁
膜18にコンタクトホールを形成し、基板上に金属配線膜
を形成してパターニングを行うことによって電極および
配線19を形成する。
上記製造方法によれば、第２のゲート酸化膜15および
第２のゲート電極16を順次形成するときに、第１のゲー
ト電極14下の第１のゲート酸化膜13は、第１のゲート電
極14により覆われて保護されているので汚染、不純物、
ダメージを受けなくなり、この第１のゲート酸化膜13を
有するMOSトランジスタの信頼性が高くなり、その歩留
りが向上する。
第２のゲート電極16を順次形成するときに、第１のゲー
ト電極14下の第１のゲート酸化膜13は、第１のゲート電
極14により覆われて保護されているので汚染、不純物、
ダメージを受けなくなり、この第１のゲート酸化膜13を
有するMOSトランジスタの信頼性が高くなり、その歩留
りが向上する。
したがって、上記したようなゲート酸化膜厚の異なる
二種類のＮチャネルMOSトランジスタを有する集積回路
を高い信頼性および高い歩留りが得られるように製造す
ることが可能になる。
二種類のＮチャネルMOSトランジスタを有する集積回路
を高い信頼性および高い歩留りが得られるように製造す
ることが可能になる。
また、上記実施例では、第１のゲート電極14と第２の
ゲート電極16とを別工程で形成し、第１のゲート電極14
としてポリサイド、第２のゲート電極16としてＮ型多結
晶シリコンを用いている。したがって、一種類または複
数種類のゲート電極を選択的に形成することができ、従
来は一種類のゲート電極しか用いることができなかった
ことに比べて集積回路の高性能化が可能になる。
ゲート電極16とを別工程で形成し、第１のゲート電極14
としてポリサイド、第２のゲート電極16としてＮ型多結
晶シリコンを用いている。したがって、一種類または複
数種類のゲート電極を選択的に形成することができ、従
来は一種類のゲート電極しか用いることができなかった
ことに比べて集積回路の高性能化が可能になる。
なお、前記両電極の材料としては、多結晶シリコンあ
るいはW,Mo等の高融点金属、あるいはWSix,TiSix,MoSix
等の高融点金属シリサイド、または多結晶シリコンと高
融点金属あるいは高融点金属シリサイドとの積層のうち
の一種またはこれらの組合せを用いることができる。
るいはW,Mo等の高融点金属、あるいはWSix,TiSix,MoSix
等の高融点金属シリサイド、または多結晶シリコンと高
融点金属あるいは高融点金属シリサイドとの積層のうち
の一種またはこれらの組合せを用いることができる。
また、上記実施例では、ＮチャネルMOSトランジスタ
の形成工程を示したが、ウエル領域形成工程を追加して
ＮチャネルトランジスタおよびＰチャネルトランジスタ
を有するCMOS構造を実現する場合にも、本発明を適用し
て上記実施例と同様の効果を得ることができる。
の形成工程を示したが、ウエル領域形成工程を追加して
ＮチャネルトランジスタおよびＰチャネルトランジスタ
を有するCMOS構造を実現する場合にも、本発明を適用し
て上記実施例と同様の効果を得ることができる。
また、上記実施例では、二種類のゲート酸化膜厚を有
するトランジスタを形成したが、第２のゲート酸化膜お
よび第２のゲート電極を形成するに要した工程を適宜繰
り返すことによって、ゲート酸化膜厚およびまたはゲー
ト電極材料が異なる三種類以上のMOSトランジスタを形
成することができる。
するトランジスタを形成したが、第２のゲート酸化膜お
よび第２のゲート電極を形成するに要した工程を適宜繰
り返すことによって、ゲート酸化膜厚およびまたはゲー
ト電極材料が異なる三種類以上のMOSトランジスタを形
成することができる。
［発明の効果］ 上述したように本発明の半導体装置の製造方法によれ
ば、二種類以上のゲート酸化膜厚またはゲート電極材料
を有する半導体装置を高い信頼性および高い歩留りが得
られるように製造することができる。
ば、二種類以上のゲート酸化膜厚またはゲート電極材料
を有する半導体装置を高い信頼性および高い歩留りが得
られるように製造することができる。
第１図（ａ）乃至（ｆ）は本発明の半導体装置の製造方
法の一実施例に係る製造工程を示す図、第２図（ａ）乃
至（ｄ）は従来の半導体装置の製造方法に係る製造工程
を示す図である。 11……半導体基板、12……素子分離酸化膜、13……第１
のゲート酸化膜、14……第１のゲート電極、15……第２
のゲート酸化膜、16……第２のゲート電極、17……不純
物拡散層、18……層間絶縁膜、19……金属配線。
法の一実施例に係る製造工程を示す図、第２図（ａ）乃
至（ｄ）は従来の半導体装置の製造方法に係る製造工程
を示す図である。 11……半導体基板、12……素子分離酸化膜、13……第１
のゲート酸化膜、14……第１のゲート電極、15……第２
のゲート酸化膜、16……第２のゲート電極、17……不純
物拡散層、18……層間絶縁膜、19……金属配線。
Claims (3)
- 【請求項１】二種類以上のゲート酸化膜厚またはゲート
電極材料を有する半導体装置の製造に際して、 半導体基板表面の第１素子形成領域上に第１のゲート酸
化膜を形成した後にその上に第１のゲート電極を選択的
に形成し、 次いで、前記第１のゲート電極下部の領域及びそれ以外
の領域を含む前記第１素子形成領域の全ての領域上に第
１のゲート酸化膜を残した状態で、前記半導体基板表面
の第２素子形成領域上に第２のゲート酸化膜を形成した
後にその上に第２のゲート電極を選択的に形成し、 次いで、前記第１、第２素子形成領域にソース、ドレイ
ン拡散層を形成し、 次いで、全面に層間絶縁膜を形成した後にこの層間絶縁
膜にコンタクトホールを形成し、 次いで、全面に金属配線膜を形成し、パターニングを行
って電極および配線を形成することを特徴とする半導体
装置の製造方法。 - 【請求項２】前記第１のゲート酸化膜の膜厚と第２のゲ
ート酸化膜の膜厚とが異なることを特徴とする前記特許
請求の範囲第１項記載の半導体装置の製造方法。 - 【請求項３】前記第１のゲート電極と第２のゲート電極
との電極材料が異なることを特徴とする前記特許請求の
範囲第１項または第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62244320A JP2602848B2 (ja) | 1987-09-30 | 1987-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62244320A JP2602848B2 (ja) | 1987-09-30 | 1987-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6489457A JPS6489457A (en) | 1989-04-03 |
| JP2602848B2 true JP2602848B2 (ja) | 1997-04-23 |
Family
ID=17116967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62244320A Expired - Fee Related JP2602848B2 (ja) | 1987-09-30 | 1987-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602848B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2859332B2 (ja) * | 1989-12-13 | 1999-02-17 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0752717A1 (en) * | 1995-05-10 | 1997-01-08 | STMicroelectronics S.r.l. | A method of manufacturing a MOS integrated circuit having components with different dielectrics |
| JP2002313941A (ja) * | 2001-04-12 | 2002-10-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP3598998B2 (ja) * | 2001-06-01 | 2004-12-08 | 日産自動車株式会社 | ツィンクラッチ式歯車変速機の歯車打音防止装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5458386A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Mos semiconductor device |
| JPS6045053A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体装置 |
-
1987
- 1987-09-30 JP JP62244320A patent/JP2602848B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6489457A (en) | 1989-04-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |