JPH0247871A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0247871A JPH0247871A JP19920788A JP19920788A JPH0247871A JP H0247871 A JPH0247871 A JP H0247871A JP 19920788 A JP19920788 A JP 19920788A JP 19920788 A JP19920788 A JP 19920788A JP H0247871 A JPH0247871 A JP H0247871A
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＬＤ Ｄ
（Ｌｔｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造の
絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジス
タ）の製造方法に関する。
（Ｌｔｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造の
絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジス
タ）の製造方法に関する。
従来のこの種のＭＯＳ）ランジスタの製造方法の一例を
第２図（ａ）乃至（ｆ）に示す。
第２図（ａ）乃至（ｆ）に示す。
先ず、シリコン基板１の表面を酸化してゲート酸化膜２
を形成した上に、多結晶シリコン膜３゜ＷＳｉ（タング
ステンシリサイド）膜４を夫々形成し、この上のゲート
形成領域にフォトレジスト６を選択的に形成する。
を形成した上に、多結晶シリコン膜３゜ＷＳｉ（タング
ステンシリサイド）膜４を夫々形成し、この上のゲート
形成領域にフォトレジスト６を選択的に形成する。
次いで、第２図（ｂ）のように、このフォトレジスト６
をマスクにしてＷＳｉ膜４と多結晶シリコン膜３をエツ
チングし、ポリサイド構造のゲート電極を形成する。そ
して、このゲート電極を表面を熱酸化して第２図（Ｃ）
のように酸化膜７を形成し、ゲート電極を被覆する。な
お、図示は省略するが、通常では、この状態でシリコン
基板ｌに不純物を低濃度に導入して低濃度領域を形成す
る。
をマスクにしてＷＳｉ膜４と多結晶シリコン膜３をエツ
チングし、ポリサイド構造のゲート電極を形成する。そ
して、このゲート電極を表面を熱酸化して第２図（Ｃ）
のように酸化膜７を形成し、ゲート電極を被覆する。な
お、図示は省略するが、通常では、この状態でシリコン
基板ｌに不純物を低濃度に導入して低濃度領域を形成す
る。
次に、第２図（ｄ）のように、全面にＣＶＤ酸化膜８を
比較的厚く形成する。そして、このＣＶＤ酸化膜８を異
方性エツチングすることにより、第２図（ｅ）のように
ゲート電極の側面にのみ側壁８Ａを形成する。このとき
、ゲート電極上では前記酸化膜７もエツチング除去され
、ＷＳｉ膜４が露呈される。
比較的厚く形成する。そして、このＣＶＤ酸化膜８を異
方性エツチングすることにより、第２図（ｅ）のように
ゲート電極の側面にのみ側壁８Ａを形成する。このとき
、ゲート電極上では前記酸化膜７もエツチング除去され
、ＷＳｉ膜４が露呈される。
しかる後、第２図（ｅ）のように、酸化処理を行い、ソ
ース、ドレインの形成領域に酸化膜９を形成する。なお
、この状態で不純物を高濃度に導入して高濃度領域を形
成し、前記低濃度領域と合わせてＬＤＤ構造が構成され
る。
ース、ドレインの形成領域に酸化膜９を形成する。なお
、この状態で不純物を高濃度に導入して高濃度領域を形
成し、前記低濃度領域と合わせてＬＤＤ構造が構成され
る。
上述した従来の製造方法では、第２図（ｃ）の工程及び
第２図（ｆ）の工程で、いずれも酸化処理を行って酸化
膜７，９を形成している。これは、多結晶シリコン膜３
やシリコン基板１に導入された不純物の外部拡散（アウ
トデイフュージョン）を防止するためである。このため
、第２図（Ｃ）の工程では、同時にＷＳｉ膜４が酸化さ
れ、これにより膜中のＳｔが減少し、Ｗの比率が高くな
る。
第２図（ｆ）の工程で、いずれも酸化処理を行って酸化
膜７，９を形成している。これは、多結晶シリコン膜３
やシリコン基板１に導入された不純物の外部拡散（アウ
トデイフュージョン）を防止するためである。このため
、第２図（Ｃ）の工程では、同時にＷＳｉ膜４が酸化さ
れ、これにより膜中のＳｔが減少し、Ｗの比率が高くな
る。
このため、第２図（ｆ）の工程でＷＳｉ膜４が再度酸化
された時には、膜中のＷが酸化されてＷＯ８（酸化タン
グステン）が析出し、Ｗ ０３ ｔｉｌｌ １が形成さ
れることになる。
された時には、膜中のＷが酸化されてＷＯ８（酸化タン
グステン）が析出し、Ｗ ０３ ｔｉｌｌ １が形成さ
れることになる。
したがって、後の工程でゲート電極の上面においてアル
ミニウム配線等との間でコンタクトをとる際に、ＷＳｉ
膜４とアルミニウム配線との間にＷＯｘ膜１１が介在さ
れることになり、このＷＯ３膜１１が抵抗として作用し
てコンタクト抵抗を大きくしてしまうという問題がある
。
ミニウム配線等との間でコンタクトをとる際に、ＷＳｉ
膜４とアルミニウム配線との間にＷＯｘ膜１１が介在さ
れることになり、このＷＯ３膜１１が抵抗として作用し
てコンタクト抵抗を大きくしてしまうという問題がある
。
本発明はポリサイド構造のゲート電極におけるコンタク
ト抵抗の低減を図ったＭＯＳトランジスタの製造方法を
提供することを目的としている。
ト抵抗の低減を図ったＭＯＳトランジスタの製造方法を
提供することを目的としている。
本発明の半導体装置の製造方法は、半導体基板に形成し
たゲート酸化膜上に多結晶シリコン膜。
たゲート酸化膜上に多結晶シリコン膜。
高融点金属又はそのシリサイド膜及び窒化膜を順次形成
してゲート電極を形成した上で、熱処理によってこのゲ
ート電極の表面に熱酸化膜を形成し、かつその後におい
て全面に絶縁膜を形成しかっこれをエツチングバックし
てゲート電極の側面に該絶縁膜からなる側壁を形成し、
かつ熱処理によってゲート電極上面の高融点金属膜又は
そのシリサイド膜とソース、ドレイン領域のシリコン基
板表面に夫々酸化膜を形成する工程を含んでいる。
してゲート電極を形成した上で、熱処理によってこのゲ
ート電極の表面に熱酸化膜を形成し、かつその後におい
て全面に絶縁膜を形成しかっこれをエツチングバックし
てゲート電極の側面に該絶縁膜からなる側壁を形成し、
かつ熱処理によってゲート電極上面の高融点金属膜又は
そのシリサイド膜とソース、ドレイン領域のシリコン基
板表面に夫々酸化膜を形成する工程を含んでいる。
上述した製造方法では、高融点金属又はそのシリサイド
膜は、最初の酸化処理時には上層の窒化膜により被覆さ
れるので、次のゲート電極やシリコン基板の酸化時には
高融点金属又はそのシリサイド膜のシリコン成分のみが
酸化して酸化膜を形成するので、高融点金属膜又はその
シリサイド膜における表面の高抵抗膜の発生を防止する
。
膜は、最初の酸化処理時には上層の窒化膜により被覆さ
れるので、次のゲート電極やシリコン基板の酸化時には
高融点金属又はそのシリサイド膜のシリコン成分のみが
酸化して酸化膜を形成するので、高融点金属膜又はその
シリサイド膜における表面の高抵抗膜の発生を防止する
。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｆ）は本発明の一実施例を工程順に
示す縦断面図である。
示す縦断面図である。
先ず、第１図Ｃａ）のように、シリコン基板１の表面を
９００°Ｃで熱酸化してゲート酸化膜２を形成した後、
ＣＶＤ法により２０００人の厚さに多結晶シリコン膜３
を形成し、この上にスパッタ法により２０００人のＷＳ
ｌｉ４を形成し、更にこの上にＣＶＤ法又はスパッタ法
で５００人の窒化膜５を形成する。そして、ゲート電極
形成領域にフォトレジスト６を選択的に形成する。
９００°Ｃで熱酸化してゲート酸化膜２を形成した後、
ＣＶＤ法により２０００人の厚さに多結晶シリコン膜３
を形成し、この上にスパッタ法により２０００人のＷＳ
ｌｉ４を形成し、更にこの上にＣＶＤ法又はスパッタ法
で５００人の窒化膜５を形成する。そして、ゲート電極
形成領域にフォトレジスト６を選択的に形成する。
次いで、第１図（ｂ）のように、前記フォトレジスト６
をマスクにして多結晶シリコン膜５． ＷＳｔ膜４及び
多結晶シリコン膜３を順次エツチング除去し、ポリサイ
ド構造のゲート電極を形成する。そして、第１図（Ｃ）
のように９００°Ｃで熱酸化処理を行い、ゲート電極の
側面に約４００人の酸化膜７を形成する。この状態で、
シリコン基板１に不純物を低濃度に導入し、ソース、ド
レイン領域に図示を省略する低濃度領域を形成する。
をマスクにして多結晶シリコン膜５． ＷＳｔ膜４及び
多結晶シリコン膜３を順次エツチング除去し、ポリサイ
ド構造のゲート電極を形成する。そして、第１図（Ｃ）
のように９００°Ｃで熱酸化処理を行い、ゲート電極の
側面に約４００人の酸化膜７を形成する。この状態で、
シリコン基板１に不純物を低濃度に導入し、ソース、ド
レイン領域に図示を省略する低濃度領域を形成する。
次に、第１図（ｄ）のように、ＣＶＤ法により５０００
人の厚さの酸化膜８を全面に形成し、かつこれを異方性
エツチングによりエツチングバックすることにより、第
１図（ｅ）のように、ゲート電極の側面にのみ側壁８Ａ
を形成する。このとき、ゲート電極の上面では窒化膜５
は除去され、Ｗ Ｓ ｉ膜４が露呈される。
人の厚さの酸化膜８を全面に形成し、かつこれを異方性
エツチングによりエツチングバックすることにより、第
１図（ｅ）のように、ゲート電極の側面にのみ側壁８Ａ
を形成する。このとき、ゲート電極の上面では窒化膜５
は除去され、Ｗ Ｓ ｉ膜４が露呈される。
しかる後、９００°Ｃで熱処理を行うことにより、第１
図（ｆ）のように、ソース、ドレイン領域に酸化膜９が
、またゲート電極の上面に酸化膜１゜が夫々形成される
。なお、図示は省略するが、この状態で不純物を高濃度
に導入することにより、側壁８Ａの厚さだけオフセット
されたソース、ドレインの型濃度領域が形成され、前記
低濃度領域とでＬＤＤ構造を構成する。
図（ｆ）のように、ソース、ドレイン領域に酸化膜９が
、またゲート電極の上面に酸化膜１゜が夫々形成される
。なお、図示は省略するが、この状態で不純物を高濃度
に導入することにより、側壁８Ａの厚さだけオフセット
されたソース、ドレインの型濃度領域が形成され、前記
低濃度領域とでＬＤＤ構造を構成する。
この製造方法では、第１図（Ｃ）の工程で酸化膜７を形
成することにより、多結晶シリコン膜３に含まれる不純
物の外部拡散を防止し、第１図（ｆ）の工程で酸化膜９
を形成することで、シリコン基板１に形成したソース、
ドレインの不純物の外部拡散を防止する。そして、この
場合、第１図（Ｃ）の工程では、ＷＳｉ膜４はその殆ど
の面は窒化膜５で被覆されているため、酸化膜７の形成
処理によってもＷＳｉ膜４が酸化されることはない。ま
た、第１図（ｆ）の工程においては、ＷＳｔ膜４中には
多量のＳｉが含有された状態で残されているため、この
Ｓｉ成分のみが酸化されて酸化膜１０が形成されるのみ
であり、Ｗ成分が酸化されて高抵抗のＷｏ、が形成され
ることはない。
成することにより、多結晶シリコン膜３に含まれる不純
物の外部拡散を防止し、第１図（ｆ）の工程で酸化膜９
を形成することで、シリコン基板１に形成したソース、
ドレインの不純物の外部拡散を防止する。そして、この
場合、第１図（Ｃ）の工程では、ＷＳｉ膜４はその殆ど
の面は窒化膜５で被覆されているため、酸化膜７の形成
処理によってもＷＳｉ膜４が酸化されることはない。ま
た、第１図（ｆ）の工程においては、ＷＳｔ膜４中には
多量のＳｉが含有された状態で残されているため、この
Ｓｉ成分のみが酸化されて酸化膜１０が形成されるのみ
であり、Ｗ成分が酸化されて高抵抗のＷｏ、が形成され
ることはない。
したがって、ゲート電極の上面にアルミニウム配線をコ
ンタクトする場合でも、酸化膜１０をエツチング除去し
てコンタクトホールを開設すれば、コンタクトホールに
はＷＳｉ膜４が露呈されてアルミニウム配線に直接接続
されるため、低抵抗のコンタクト構造を構成することが
可能となる。
ンタクトする場合でも、酸化膜１０をエツチング除去し
てコンタクトホールを開設すれば、コンタクトホールに
はＷＳｉ膜４が露呈されてアルミニウム配線に直接接続
されるため、低抵抗のコンタクト構造を構成することが
可能となる。
ここで、ＷＳｉ膜に代えて、Ｗ膜、Ｔｉ膜の高融点金属
膜を用いてもよ（、或いはＴｉＳｉ。
膜を用いてもよ（、或いはＴｉＳｉ。
（チタンシリサイド）やＭｏ５ｔｘ（モリブデンシリサ
イド）等の高融点金属シリサイド膜を用いてもよい。特
に、ＴｉＳｉ、の比抵抗は２５μΩ■であり、ＷＳｉの
７０μΩ１に比較して小さいため、寄生抵抗を一層低減
する上で有利である。
イド）等の高融点金属シリサイド膜を用いてもよい。特
に、ＴｉＳｉ、の比抵抗は２５μΩ■であり、ＷＳｉの
７０μΩ１に比較して小さいため、寄生抵抗を一層低減
する上で有利である。
以上説明したように本発明は、多結晶シリコン膜、高融
点金属又はそのシリサイド膜及び窒化膜を３層に構成し
た状態ででゲート電極を製造するので、最初の酸化処理
時には高融点金属又はそのシリサイド膜は上層の窒化膜
により被覆されることになり、次の酸化処理時において
も高融点金属又はそのシリサイド膜の表面に高抵抗の酸
化膜が形成されることはなく、コンタクト抵抗の低いＬ
ＤＤ構造のＭＯＳ）ランジスタを製造できる効果がある
。
点金属又はそのシリサイド膜及び窒化膜を３層に構成し
た状態ででゲート電極を製造するので、最初の酸化処理
時には高融点金属又はそのシリサイド膜は上層の窒化膜
により被覆されることになり、次の酸化処理時において
も高融点金属又はそのシリサイド膜の表面に高抵抗の酸
化膜が形成されることはなく、コンタクト抵抗の低いＬ
ＤＤ構造のＭＯＳ）ランジスタを製造できる効果がある
。
第１図（ａ）乃至（ｆ）は本発明の一実施例を工程順に
示す縦断面図、第２図（ａ）乃至（ｆ）は従来方法を工
程順に示す縦断面図である。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・多結晶シリコン膜、４・・・ＷＳｉ膜、５・・・窒化
膜、６・・・フォトレジスト、７・・・酸化膜、８・・
・ＣＶＤ酸化膜、８Ａ・・・側壁、９．１０・・・酸化
膜、１１・・・ＷＯｓ膜。 第１図 第１ 図 第２図
示す縦断面図、第２図（ａ）乃至（ｆ）は従来方法を工
程順に示す縦断面図である。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・多結晶シリコン膜、４・・・ＷＳｉ膜、５・・・窒化
膜、６・・・フォトレジスト、７・・・酸化膜、８・・
・ＣＶＤ酸化膜、８Ａ・・・側壁、９．１０・・・酸化
膜、１１・・・ＷＯｓ膜。 第１図 第１ 図 第２図
Claims (1)
- １、半導体基板に形成したゲート酸化膜上に多結晶シリ
コン膜、高融点金属又はそのシリサイド膜及び窒化膜を
順次形成する工程と、これらの膜を所要パターンに形成
してゲート電極を形成する工程と、熱処理によってゲー
ト電極の表面に熱酸化膜を形成する工程と、全面に絶縁
膜を形成しかつこれをエッチングバックしてゲート電極
の側面に該絶縁膜からなる側壁を形成する工程と、熱処
理によってゲート電極上面の高融点金属膜又はそのシリ
サイド膜とソース、ドレイン領域のシリコン基板表面に
夫々酸化膜を形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19920788A JPH0247871A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19920788A JPH0247871A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247871A true JPH0247871A (ja) | 1990-02-16 |
Family
ID=16403919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19920788A Pending JPH0247871A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247871A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594963A (ja) * | 1990-08-16 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | 集積回路の種々の厚さの耐火性金属シリサイド層を形成する方法 |
| US6649500B2 (en) | 2000-11-15 | 2003-11-18 | Nec Corporation | Semiconductor device including an insulated gate field effect transistor and method of manufacturing the same |
-
1988
- 1988-08-10 JP JP19920788A patent/JPH0247871A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594963A (ja) * | 1990-08-16 | 1993-04-16 | Internatl Business Mach Corp <Ibm> | 集積回路の種々の厚さの耐火性金属シリサイド層を形成する方法 |
| US6649500B2 (en) | 2000-11-15 | 2003-11-18 | Nec Corporation | Semiconductor device including an insulated gate field effect transistor and method of manufacturing the same |
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