JPH0410662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0410662A JPH0410662A JP2114737A JP11473790A JPH0410662A JP H0410662 A JPH0410662 A JP H0410662A JP 2114737 A JP2114737 A JP 2114737A JP 11473790 A JP11473790 A JP 11473790A JP H0410662 A JPH0410662 A JP H0410662A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、スタッ
クトゲ−ｈ （ｓｔａｃｋｅｄ ＢａＬｅ）構造を有す
る半導体装置の製造に適用して好適なものである。
クトゲ−ｈ （ｓｔａｃｋｅｄ ＢａＬｅ）構造を有す
る半導体装置の製造に適用して好適なものである。
［発明の概要〕
本発明は、半導体装置の製造方法において、半導体基板
上にゲート絶縁膜を介して第１の導体膜、絶縁膜、第２
の導体膜及びエツチングストッパー膜を順次形成し、エ
ツチングストッパー膜及び第２の導体膜をパターニング
し、パターニングされたエツチングストッパー膜及び第
２の導体膜を覆うようにレジストパターンを形成し、レ
ジストパターンをマスクとして第１の導体膜をパターニ
ングするようにすることによって、二層レジストを用い
ることなくスタックドゲート構造を形成することができ
るようにしたものである。
上にゲート絶縁膜を介して第１の導体膜、絶縁膜、第２
の導体膜及びエツチングストッパー膜を順次形成し、エ
ツチングストッパー膜及び第２の導体膜をパターニング
し、パターニングされたエツチングストッパー膜及び第
２の導体膜を覆うようにレジストパターンを形成し、レ
ジストパターンをマスクとして第１の導体膜をパターニ
ングするようにすることによって、二層レジストを用い
ることなくスタックドゲート構造を形成することができ
るようにしたものである。
フローティングゲート上に絶縁膜（カップリング絶縁膜
）を介してコントロールゲートが積層されたスタックド
ゲート構造を有するＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａ
ｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）は従来、次のような方法により製造さ
れている。
）を介してコントロールゲートが積層されたスタックド
ゲート構造を有するＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａ
ｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ）は従来、次のような方法により製造さ
れている。
すなわち、第２図Ａに示すように、まず例えばｐ型シリ
コン（Ｓｉ ）基板１０１の表面にフィールド絶縁膜１
０２を選択的に形成して素子間分離を行った後、このフ
ィールド絶縁膜１０２で囲まれた活性領域の表面にゲー
ト絶縁膜１０３を形成する。次に、フローティングゲー
ト形成用の一層目の多結晶Ｓｉ膜１０４を全面に形成し
、この多結晶Ｓｉ膜１０４に例えばリン（Ｐ）のような
不純物をドープして低抵抗化した後、この多結晶Ｓｉ膜
１０４をエツチングにより所定形状にパターニングする
。次に、このパターニングされた多結晶Ｓｉ膜１０４の
表面に絶縁膜（カップリング絶縁膜）１０５を形成する
。次に、コントロールゲート形成用の二層目の多結晶Ｓ
ｉ膜１０６を全面に形成し、この多結晶５ｉｌｌ！１０
６に例えばＰのような不純物をドープして低抵抗化した
後、この多結晶Ｓｉ膜１０６上に後述のコントロールゲ
ーＬ ＣＧ ’及びゲート電極Ｇ′の形状に対応した形
状のレジストパターン１０７をリソグラフィーにより形
成する。
コン（Ｓｉ ）基板１０１の表面にフィールド絶縁膜１
０２を選択的に形成して素子間分離を行った後、このフ
ィールド絶縁膜１０２で囲まれた活性領域の表面にゲー
ト絶縁膜１０３を形成する。次に、フローティングゲー
ト形成用の一層目の多結晶Ｓｉ膜１０４を全面に形成し
、この多結晶Ｓｉ膜１０４に例えばリン（Ｐ）のような
不純物をドープして低抵抗化した後、この多結晶Ｓｉ膜
１０４をエツチングにより所定形状にパターニングする
。次に、このパターニングされた多結晶Ｓｉ膜１０４の
表面に絶縁膜（カップリング絶縁膜）１０５を形成する
。次に、コントロールゲート形成用の二層目の多結晶Ｓ
ｉ膜１０６を全面に形成し、この多結晶５ｉｌｌ！１０
６に例えばＰのような不純物をドープして低抵抗化した
後、この多結晶Ｓｉ膜１０６上に後述のコントロールゲ
ーＬ ＣＧ ’及びゲート電極Ｇ′の形状に対応した形
状のレジストパターン１０７をリソグラフィーにより形
成する。
次に、このレジストパターン１０７をマスクとして例え
ば反応性イオンエツチング（ＲＩＥ）法により二層目の
多結晶Ｓｉ膜１０６を基板表面と垂直方向にエツチング
する。これによって、第２図Ｂに示すように、コントロ
ールゲートＣＧ′及び周辺回路を構成するＭＯＳ）ラン
ジスタ用のゲート電極Ｇ′が形成される。この後、レジ
ストパターン１０７を残したまま、コントロールゲート
ＣＧ′及びこのレジストパターン１０７を覆うように二
層目のレジストパターン１０８をリソグラフィーにより
形成する。
ば反応性イオンエツチング（ＲＩＥ）法により二層目の
多結晶Ｓｉ膜１０６を基板表面と垂直方向にエツチング
する。これによって、第２図Ｂに示すように、コントロ
ールゲートＣＧ′及び周辺回路を構成するＭＯＳ）ラン
ジスタ用のゲート電極Ｇ′が形成される。この後、レジ
ストパターン１０７を残したまま、コントロールゲート
ＣＧ′及びこのレジストパターン１０７を覆うように二
層目のレジストパターン１０８をリソグラフィーにより
形成する。
次に、この二層目のレジストパターン１０８をマスクと
して絶縁膜１０５及び−層目の多結晶Ｓｉ膜１０４を順
次エツチングすることによって、第２図Ｃに示すように
、フローティングゲートＦＧを形成する。このエツチン
グの際には、−層目のレジストパターン１０７により、
コントロールゲートｃＧ’及びゲート電極Ｇ′がエツチ
ングされるのが防止される。
して絶縁膜１０５及び−層目の多結晶Ｓｉ膜１０４を順
次エツチングすることによって、第２図Ｃに示すように
、フローティングゲートＦＧを形成する。このエツチン
グの際には、−層目のレジストパターン１０７により、
コントロールゲートｃＧ’及びゲート電極Ｇ′がエツチ
ングされるのが防止される。
以上のようにしてフローティングゲートＦＧ′コントロ
ールゲー）ＣＧ’及びゲート電極Ｇ′を形成した後、ソ
ース領域及びドレイン領域の形成などの工程を経て、目
的とするＥＰＲＯＭを完成させる。
ールゲー）ＣＧ’及びゲート電極Ｇ′を形成した後、ソ
ース領域及びドレイン領域の形成などの工程を経て、目
的とするＥＰＲＯＭを完成させる。
上述のように、スタックドゲート構造のＥＰＲＯＭの従
来の製造方法においては、フローティングゲートＦＧ′
を形成するための一層目の多結晶５ｉｌｌ１０４のエツ
チング時にコントロールゲートＣＧ′及びゲート電極Ｇ
′がエツチングされるのを防止するために、コントロー
ルゲートＣＧ′及びゲート電極Ｇ′上に一層目のレジス
トパターン１０７を残したまま、フローティングゲート
ＦＧ′形成用の二層目のレジストパターン１０８を形成
している。この結果、これらの−層目のレジストパター
ン１０７及び二層目のレジストパターン１０８が直接接
することになる。このようにレジストパターン１０７及
びレジストパターン１０８同士が接する場合には、これ
らのレジストパターン１０７及びレジストパターン１０
８同士が反応して溶解や気泡の発生が起きてしまうとい
う問題がある。このため、従来は、これらのレジストパ
ターン１０７及びレジストパターン１０Ｂ同士の反応を
防止するために、下層のレジストパターン１０７に例え
ば紫外線照射などの前処理をあらかじめ行っておかなけ
ればならなかった。この問題は、二層レジストを用いて
スタックドゲート構造を形成する限り、避けることがで
きないものである。
来の製造方法においては、フローティングゲートＦＧ′
を形成するための一層目の多結晶５ｉｌｌ１０４のエツ
チング時にコントロールゲートＣＧ′及びゲート電極Ｇ
′がエツチングされるのを防止するために、コントロー
ルゲートＣＧ′及びゲート電極Ｇ′上に一層目のレジス
トパターン１０７を残したまま、フローティングゲート
ＦＧ′形成用の二層目のレジストパターン１０８を形成
している。この結果、これらの−層目のレジストパター
ン１０７及び二層目のレジストパターン１０８が直接接
することになる。このようにレジストパターン１０７及
びレジストパターン１０８同士が接する場合には、これ
らのレジストパターン１０７及びレジストパターン１０
８同士が反応して溶解や気泡の発生が起きてしまうとい
う問題がある。このため、従来は、これらのレジストパ
ターン１０７及びレジストパターン１０Ｂ同士の反応を
防止するために、下層のレジストパターン１０７に例え
ば紫外線照射などの前処理をあらかじめ行っておかなけ
ればならなかった。この問題は、二層レジストを用いて
スタックドゲート構造を形成する限り、避けることがで
きないものである。
従って本発明の目的は、二層レジストを用いることなく
スタックドゲート構造を形成することができる半導体装
置の製造方法を提供することにある。
スタックドゲート構造を形成することができる半導体装
置の製造方法を提供することにある。
〔課題を解決するための手段〕
上記目的を達成するために、本発明は、半導体装置の製
造方法において、半導体基板（１）上にゲート絶縁膜（
３）を介して第１の導体膜（４）、絶縁膜（５）、第２
の導体膜（６）及びエツチングストッパー膜（７）を順
次形成し、エツチングストッパー膜（７）及び第２の導
体膜（６）をパターニングし、パターニングされたエツ
チングストッパー膜（７）及び第２の導体膜（６）を覆
うようにレジストパターン（８）を形成し、レジストパ
ターン（８）をマスクとして第１の導体膜（４）をパタ
ーニングするようにしている。
造方法において、半導体基板（１）上にゲート絶縁膜（
３）を介して第１の導体膜（４）、絶縁膜（５）、第２
の導体膜（６）及びエツチングストッパー膜（７）を順
次形成し、エツチングストッパー膜（７）及び第２の導
体膜（６）をパターニングし、パターニングされたエツ
チングストッパー膜（７）及び第２の導体膜（６）を覆
うようにレジストパターン（８）を形成し、レジストパ
ターン（８）をマスクとして第１の導体膜（４）をパタ
ーニングするようにしている。
ここで、エツチングストッパー膜（７）としては、第１
の導体膜（４）のエツチング時にエツチングストッパー
膜となるものならばどのような膜を用いてもよい。具体
的には、例えば第１の導体膜（４）が多結晶Ｓｉ膜であ
る場合には、エツチングストッパー膜（７）としては、
例えば二酸化シリコン（ＳｉＯｚ）膜のような絶縁膜の
ほか、例えばタングステン（Ｗ）膜のような金属膜など
を用いることができる。
の導体膜（４）のエツチング時にエツチングストッパー
膜となるものならばどのような膜を用いてもよい。具体
的には、例えば第１の導体膜（４）が多結晶Ｓｉ膜であ
る場合には、エツチングストッパー膜（７）としては、
例えば二酸化シリコン（ＳｉＯｚ）膜のような絶縁膜の
ほか、例えばタングステン（Ｗ）膜のような金属膜など
を用いることができる。
上述のように構成された本発明の半導体装置の製造方法
によれば、第１の導体膜（４）のパターニング時には、
パターニングされた第２の導体膜（６）上にはエツチン
グストッパー膜（７）が形成されているので、この第１
の導体膜（４）のパターニングのためのエツチング時に
、パターニングされた第２の導体膜（６）がエツチング
されるのを防止することができる。このため、従来のよ
うに第２の導体膜（６）をパターニングする際に用いた
レジストパターンを残したまま、第１の導体膜（４）の
パターニングのための上層のレジストパターンを形成す
る必要がなくなる。これによって、二層レジストを用い
ることなくスタックドゲート構造を形成することができ
る。
によれば、第１の導体膜（４）のパターニング時には、
パターニングされた第２の導体膜（６）上にはエツチン
グストッパー膜（７）が形成されているので、この第１
の導体膜（４）のパターニングのためのエツチング時に
、パターニングされた第２の導体膜（６）がエツチング
されるのを防止することができる。このため、従来のよ
うに第２の導体膜（６）をパターニングする際に用いた
レジストパターンを残したまま、第１の導体膜（４）の
パターニングのための上層のレジストパターンを形成す
る必要がなくなる。これによって、二層レジストを用い
ることなくスタックドゲート構造を形成することができ
る。
〔実施例］
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をスタックドゲート構造
のＥＰＲＯＭの製造に適用した実施例である。
明する。この実施例は、本発明をスタックドゲート構造
のＥＰＲＯＭの製造に適用した実施例である。
第１図Ａ〜第１図１は本発明の一実施例によるＥＰＲＯ
Ｍの製造方法を示す。
Ｍの製造方法を示す。
この実施例においては、第１図Ａに示すように、まず例
えばｐ型Ｓｉ基板１の表面を選択的に熱酸化することに
よりＳｉＯ□膜のようなフィールド絶縁膜２を形成して
素子間分離を行った後、このフィールド絶縁膜２で囲ま
れた活性領域の表面に例えば熱酸化法によりＳｉＯ□膜
のようなゲート絶縁膜３を形成する。次に、ＣＶＤ法に
より全面に一層目の多結晶Ｓｔ膜４を形成した後、この
多結晶Ｓｉ膜４に例えばＰのような不純物を熱拡散法や
イオン注入法などによりドープして低抵抗化する。この
多結晶Ｓｉ膜４の膜厚は、例えば４０００人程度程度る
。
えばｐ型Ｓｉ基板１の表面を選択的に熱酸化することに
よりＳｉＯ□膜のようなフィールド絶縁膜２を形成して
素子間分離を行った後、このフィールド絶縁膜２で囲ま
れた活性領域の表面に例えば熱酸化法によりＳｉＯ□膜
のようなゲート絶縁膜３を形成する。次に、ＣＶＤ法に
より全面に一層目の多結晶Ｓｔ膜４を形成した後、この
多結晶Ｓｉ膜４に例えばＰのような不純物を熱拡散法や
イオン注入法などによりドープして低抵抗化する。この
多結晶Ｓｉ膜４の膜厚は、例えば４０００人程度程度る
。
次に、第１図Ｂに示すように、この多結晶Ｓｉ膜４をエ
ツチングによりパターニングして所定形状とする。
ツチングによりパターニングして所定形状とする。
次に、第１図Ｃに示すように、多結晶Ｓｉ膜４の表面に
例えば熱酸化法により５ｉＯｚ膜のような絶縁膜（カッ
プリング絶縁膜）５を形成する。この絶縁膜５の膜厚は
、例えば５００人程程度ある。
例えば熱酸化法により５ｉＯｚ膜のような絶縁膜（カッ
プリング絶縁膜）５を形成する。この絶縁膜５の膜厚は
、例えば５００人程程度ある。
次に、第１図りに示すように、ＣＶＤ法により全面に二
層目の多結晶Ｓｉ膜６を形成した後、この多結晶Ｓｉ膜
６に例えばＰのような不純物をドープして低抵抗化する
。この多結晶Ｓｔ膜６の膜厚は、例えば４０００人程度
程度る。次に、ＣＶＤ法により、この多結晶Ｓｉ膜膜上
上、多結晶Ｓｉ膜のエツチング時のエツチングストッパ
ー膜としての５ｉＯｚ膜７を形成する。このＳｉＯ□膜
７の膜厚は、フロティングゲ−１−Ｆ Ｇ ′を形成す
るための後述の一層目の多結晶Ｓｔ膜４のエツチング時
に、後述のゲート電極り′上にこのＳｉｎｇ膜７が残る
ような膜厚に選ばれる。すなわち、ＳｉＯ□膜７の膜厚
−（多結晶Ｓｔ膜４の膜厚／選択比）＋（絶縁膜５の膜
厚）＋（オーバーエツチング量など）である。
層目の多結晶Ｓｉ膜６を形成した後、この多結晶Ｓｉ膜
６に例えばＰのような不純物をドープして低抵抗化する
。この多結晶Ｓｔ膜６の膜厚は、例えば４０００人程度
程度る。次に、ＣＶＤ法により、この多結晶Ｓｉ膜膜上
上、多結晶Ｓｉ膜のエツチング時のエツチングストッパ
ー膜としての５ｉＯｚ膜７を形成する。このＳｉＯ□膜
７の膜厚は、フロティングゲ−１−Ｆ Ｇ ′を形成す
るための後述の一層目の多結晶Ｓｔ膜４のエツチング時
に、後述のゲート電極り′上にこのＳｉｎｇ膜７が残る
ような膜厚に選ばれる。すなわち、ＳｉＯ□膜７の膜厚
−（多結晶Ｓｔ膜４の膜厚／選択比）＋（絶縁膜５の膜
厚）＋（オーバーエツチング量など）である。
ここで、選択比＝（多結晶Ｓｉ膜のエツチング速度）／
（Ｓ ｉ Ｏｚ膜のエツチング速度）である。具体的
には、この５ｉｎ２膜７の膜厚は、例えば２０００〜３
０００人程度である。こ程度、この５ｉＯｚ膜７上に後
述のコントロールゲートＣＧ及び周辺回路を構成するＭ
Ｏ３Ｉ−ランジスタ用のゲート電極Ｇの形状に対応した
形状のレジストパターン８をリソグラフィーにより形成
する。
（Ｓ ｉ Ｏｚ膜のエツチング速度）である。具体的
には、この５ｉｎ２膜７の膜厚は、例えば２０００〜３
０００人程度である。こ程度、この５ｉＯｚ膜７上に後
述のコントロールゲートＣＧ及び周辺回路を構成するＭ
Ｏ３Ｉ−ランジスタ用のゲート電極Ｇの形状に対応した
形状のレジストパターン８をリソグラフィーにより形成
する。
次に、このレジストパターン８をマスクとじて例えばＲ
ＩＥ法によりＳｉｎｇ膜７及び二層目の多結晶Ｓｉ膜６
を基板表面と垂直方向に順次エツチングした後、このレ
ジストパターン８を除去する。
ＩＥ法によりＳｉｎｇ膜７及び二層目の多結晶Ｓｉ膜６
を基板表面と垂直方向に順次エツチングした後、このレ
ジストパターン８を除去する。
これによって、第１図Ｅに示すように、コントロールゲ
ー１−ＣＧ及び周辺回路を構成するＭＯＳ）ランジスタ
用のゲート電極Ｇが形成される。この後、コントロール
ゲートＣＧ及びその上に形成されたＳｉＯ□膜７を覆う
ように二層目のレジストパターン９をリソグラフィーに
より形成する。
ー１−ＣＧ及び周辺回路を構成するＭＯＳ）ランジスタ
用のゲート電極Ｇが形成される。この後、コントロール
ゲートＣＧ及びその上に形成されたＳｉＯ□膜７を覆う
ように二層目のレジストパターン９をリソグラフィーに
より形成する。
次に、このレジストパターン９をマスクとして絶縁膜５
及び−層目の多結晶Ｓｉ膜４をエツチングする。これに
よって、第１図Ｆに示すように、フローティングゲート
ＦＣが形成される。このエツチング時には、ゲート電極
Ｇ上にはエツチングストッパー膜としての５ｉ０２膜７
が形成されているので、このゲート電極Ｇがエツチング
されるおそれはない。
及び−層目の多結晶Ｓｉ膜４をエツチングする。これに
よって、第１図Ｆに示すように、フローティングゲート
ＦＣが形成される。このエツチング時には、ゲート電極
Ｇ上にはエツチングストッパー膜としての５ｉ０２膜７
が形成されているので、このゲート電極Ｇがエツチング
されるおそれはない。
次に、レジストパターン９を除去した後、第１図Ｇに示
すように、熱酸化法によりフローティングゲー）ＦＣ、
コントロールゲー１−ＣＧ及びゲート電極Ｇの表面に５
ｉＯ７膜１０を形成する。次に、フローティングゲート
ＦＧ及びゲート電極Ｇをマスクとしてｐ型Ｓｉ基板１中
に例えばヒ素（Ａｓ ）のようなｎ型不純物を高濃度に
イオン注入することにより、フローティングゲートＦＣ
に対して自己整合的に例えばｎ゛型のソース領域１１及
びドレイン領域１２を形成するとともに、ゲート電極Ｇ
に対して自己整合的に例えばｎ゛型のソース領域１３及
びドレイン領域１４を形成する。フローティングゲート
ＦＧ、コントロールゲートＣＧ、ソース領域１１及びド
レイン領域１２により、メモリトランジスタが形成され
る。また、ゲート電極Ｇ、ソース領域１３及びドレイン
領域１４により、周辺回路用のｎチャネルＭＯ３Ｉ−ラ
ンジスタが形成される。この後、ＣＶＤ法により全面に
例えば５ｉＯｚ膜１５を形成する。このＳｉＯ□膜１５
の膜厚は、例えば３０００人程度程度る。
すように、熱酸化法によりフローティングゲー）ＦＣ、
コントロールゲー１−ＣＧ及びゲート電極Ｇの表面に５
ｉＯ７膜１０を形成する。次に、フローティングゲート
ＦＧ及びゲート電極Ｇをマスクとしてｐ型Ｓｉ基板１中
に例えばヒ素（Ａｓ ）のようなｎ型不純物を高濃度に
イオン注入することにより、フローティングゲートＦＣ
に対して自己整合的に例えばｎ゛型のソース領域１１及
びドレイン領域１２を形成するとともに、ゲート電極Ｇ
に対して自己整合的に例えばｎ゛型のソース領域１３及
びドレイン領域１４を形成する。フローティングゲート
ＦＧ、コントロールゲートＣＧ、ソース領域１１及びド
レイン領域１２により、メモリトランジスタが形成され
る。また、ゲート電極Ｇ、ソース領域１３及びドレイン
領域１４により、周辺回路用のｎチャネルＭＯ３Ｉ−ラ
ンジスタが形成される。この後、ＣＶＤ法により全面に
例えば５ｉＯｚ膜１５を形成する。このＳｉＯ□膜１５
の膜厚は、例えば３０００人程度程度る。
次に、全面にレジスト（図示せず）を塗布した後、例え
ばＲＩＥ法により基板表面と垂直方向にエッチバックを
行い、第１図Ｈに示すように表面を平坦化する。
ばＲＩＥ法により基板表面と垂直方向にエッチバックを
行い、第１図Ｈに示すように表面を平坦化する。
次に、第１図Ｉに示すように、ＣＶＤ法により全面にリ
ンシリケートガラス（ｐｓｃ）膜やホウ素リンシリケー
トガラス（ＢＰＳＧ）膜やヒ素シリケートガラス（Ａｓ
Ｓ Ｇ ）膜のような層間絶縁膜１６を形成した後、
この層間絶縁膜１６のリフローを行って表面を平坦化す
る。次に、この層間絶縁膜１６上に所定形状のレジスト
パターン１７をリソグラフィーにより形成した後、この
レジストパターン１７をマスクとして層間絶縁膜１６．
５ｉＯ７膜１５及びＳｉＯ□膜７を順次エツチングする
ことによりコンタクトホールＣを形成する。このエツチ
ングにおいては、例えばウェットエツチングやプラズマ
エツチングのような等方性エツチングを行った後、引き
続いて例えばＲＩＥのような異方性エツチングを行う。
ンシリケートガラス（ｐｓｃ）膜やホウ素リンシリケー
トガラス（ＢＰＳＧ）膜やヒ素シリケートガラス（Ａｓ
Ｓ Ｇ ）膜のような層間絶縁膜１６を形成した後、
この層間絶縁膜１６のリフローを行って表面を平坦化す
る。次に、この層間絶縁膜１６上に所定形状のレジスト
パターン１７をリソグラフィーにより形成した後、この
レジストパターン１７をマスクとして層間絶縁膜１６．
５ｉＯ７膜１５及びＳｉＯ□膜７を順次エツチングする
ことによりコンタクトホールＣを形成する。このエツチ
ングにおいては、例えばウェットエツチングやプラズマ
エツチングのような等方性エツチングを行った後、引き
続いて例えばＲＩＥのような異方性エツチングを行う。
次に、レジストパターン１７を除去した後、例えばスパ
ッタ法により全面に例えばアルミニウム（ＡＩ）膜を形
成し、この＾ｌ膜をエツチングにより所定形状にバター
ニングすることにより配線を形成して、目的とするＥＰ
ＲＯＭを完成させる。
ッタ法により全面に例えばアルミニウム（ＡＩ）膜を形
成し、この＾ｌ膜をエツチングにより所定形状にバター
ニングすることにより配線を形成して、目的とするＥＰ
ＲＯＭを完成させる。
以上のように、この実施例によれば、二層目の多結晶Ｓ
ｉ膜膜上上多結晶Ｓｉ膜のエツチング時にエツチングス
トッパー膜となる５ｉＯｚ膜７を形成した後にこのＳｉ
Ｏ□膜７上にレジストパターン８を形成し、このレジス
トパターン８をマスクとしてＳｉＯ□膜７及び二層目の
多結晶Ｓｉ膜６をエツチングすることによりコントロー
ルゲートＣＧ及びゲート電極Ｇを形成するようにしてい
るので、フローティングゲートＦＣを形成するための一
層目の多結晶Ｓｉ膜４のエツチング時には、ゲート電極
Ｇ上にエツチングストッパー膜としてのＳｉｎｇ膜７が
残されている。このため、−層目の多結晶Ｓｉ膜４のエ
ツチング時に、−層目のレジストパターン８を残してお
く必要がなくなる。すなわち、この実施例によれば、二
層レジストを用いることなくスタックドゲート構造を形
成することができる。
ｉ膜膜上上多結晶Ｓｉ膜のエツチング時にエツチングス
トッパー膜となる５ｉＯｚ膜７を形成した後にこのＳｉ
Ｏ□膜７上にレジストパターン８を形成し、このレジス
トパターン８をマスクとしてＳｉＯ□膜７及び二層目の
多結晶Ｓｉ膜６をエツチングすることによりコントロー
ルゲートＣＧ及びゲート電極Ｇを形成するようにしてい
るので、フローティングゲートＦＣを形成するための一
層目の多結晶Ｓｉ膜４のエツチング時には、ゲート電極
Ｇ上にエツチングストッパー膜としてのＳｉｎｇ膜７が
残されている。このため、−層目の多結晶Ｓｉ膜４のエ
ツチング時に、−層目のレジストパターン８を残してお
く必要がなくなる。すなわち、この実施例によれば、二
層レジストを用いることなくスタックドゲート構造を形
成することができる。
そして、これによって、従来のように一層目のレジスト
パターン８及び二層目のレジストパターン９が直接接す
ることにより生じる問題を回避することができる。
パターン８及び二層目のレジストパターン９が直接接す
ることにより生じる問題を回避することができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、二層目の多結晶Ｓｉ
膜６によりコントロールゲートＣＧ及びゲート電極Ｇを
形成しているが、これらのコントロールゲー１− ＣＧ
及びゲート電極Ｇは、例えばＰのような不純物がドープ
された多結晶Ｓｔ腹膜上例えばタングステンシリサイド
（ＷＳｉｚ ）膜のような高融点金属シリサイド膜を重
ねたポリサイド膜により形成することも可能である。
膜６によりコントロールゲートＣＧ及びゲート電極Ｇを
形成しているが、これらのコントロールゲー１− ＣＧ
及びゲート電極Ｇは、例えばＰのような不純物がドープ
された多結晶Ｓｔ腹膜上例えばタングステンシリサイド
（ＷＳｉｚ ）膜のような高融点金属シリサイド膜を重
ねたポリサイド膜により形成することも可能である。
また、上述の実施例においては、本発明をＥＰＲＯＭの
製造に適用した場合について説明したが、本発明は、ス
タックドゲート構造を有する他の半導体装置、例えばＥ
Ｅ Ｐ ＲＯＭ （ＥｌｅｃｔｒｉｃａｌｌｙＥｒａ
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の製造に適用すること
も可能である。
製造に適用した場合について説明したが、本発明は、ス
タックドゲート構造を有する他の半導体装置、例えばＥ
Ｅ Ｐ ＲＯＭ （ＥｌｅｃｔｒｉｃａｌｌｙＥｒａ
ｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の製造に適用すること
も可能である。
本発明は、以上述べたように構成されているので、第１
の導体膜のエツチング時にはパターニングされた第２の
導体膜上にエツチングストッパー膜が残されているので
、このエツチングストッパー膜により、バターニングさ
れた第２の導体膜が第１の導体膜のエツチング時にエツ
チングされるのを防止することができる。このため、第
１の導体膜のエツチング時に、第２の導体膜のパターニ
ング時に用いるレジストパターンを残しておく必要がな
くなる。これによって、二層レジストを用いることなく
スタックドゲート構造を形成することができる。
の導体膜のエツチング時にはパターニングされた第２の
導体膜上にエツチングストッパー膜が残されているので
、このエツチングストッパー膜により、バターニングさ
れた第２の導体膜が第１の導体膜のエツチング時にエツ
チングされるのを防止することができる。このため、第
１の導体膜のエツチング時に、第２の導体膜のパターニ
ング時に用いるレジストパターンを残しておく必要がな
くなる。これによって、二層レジストを用いることなく
スタックドゲート構造を形成することができる。
第１図Ａ〜第１図１は本発明の一実施例によるＥＰＲＯ
Ｍの製造方法を工程順に説明するための断面図、第２図
Ａ〜第２図Ｃは従来のＥＰＲＯＭの製造方法を工程順に
説明するための断面図である。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、 ２：フィールド絶縁膜、３：ゲー
ト絶縁膜、 ４ニ一層目の多結晶Ｓｉ膜、５：絶縁膜、
６：二層目の多結晶Ｓｉ膜、７：５ｉＯ７膜、 ８
．９ニレジストパターン、ＦＧ：フローティングゲート
、 ＣＧ：コントロールゲート、 Ｇ：ゲート電極。 代理人 弁理士 杉 浦 正 知 ■７
Ｍの製造方法を工程順に説明するための断面図、第２図
Ａ〜第２図Ｃは従来のＥＰＲＯＭの製造方法を工程順に
説明するための断面図である。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、 ２：フィールド絶縁膜、３：ゲー
ト絶縁膜、 ４ニ一層目の多結晶Ｓｉ膜、５：絶縁膜、
６：二層目の多結晶Ｓｉ膜、７：５ｉＯ７膜、 ８
．９ニレジストパターン、ＦＧ：フローティングゲート
、 ＣＧ：コントロールゲート、 Ｇ：ゲート電極。 代理人 弁理士 杉 浦 正 知 ■７
Claims (1)
- 【特許請求の範囲】 半導体基板上にゲート絶縁膜を介して第１の導体膜、絶
縁膜、第２の導体膜及びエッチングストッパー膜を順次
形成し、 上記エッチングストッパー膜及び上記第２の導体膜をパ
ターニングし、 パターニングされた上記エッチングストッパー膜及び上
記第２の導体膜を覆うようにレジストパターンを形成し
、 上記レジストパターンをマスクとして上記第１の導体膜
をパターニングするようにしたことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114737A JPH0410662A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114737A JPH0410662A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410662A true JPH0410662A (ja) | 1992-01-14 |
Family
ID=14645383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114737A Pending JPH0410662A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410662A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5658813A (en) * | 1993-06-28 | 1997-08-19 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit device having a stack gate structure |
| US5736750A (en) * | 1993-01-18 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| JP2005515638A (ja) * | 2002-01-15 | 2005-05-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 不揮発性２トランジスタ半導体メモリーセル、および、その製造方法 |
-
1990
- 1990-04-27 JP JP2114737A patent/JPH0410662A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736750A (en) * | 1993-01-18 | 1998-04-07 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US5891766A (en) * | 1993-01-18 | 1999-04-06 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US6114728A (en) * | 1993-01-18 | 2000-09-05 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device having a tapered top gate and a capacitor with metal oxide dielectric material |
| US6417543B1 (en) | 1993-01-18 | 2002-07-09 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device with sloped gate, source, and drain regions |
| US6984551B2 (en) | 1993-01-18 | 2006-01-10 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US7351624B2 (en) | 1993-01-18 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | MIS semiconductor device and method of fabricating the same |
| US5658813A (en) * | 1993-06-28 | 1997-08-19 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit device having a stack gate structure |
| JP2005515638A (ja) * | 2002-01-15 | 2005-05-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 不揮発性２トランジスタ半導体メモリーセル、および、その製造方法 |
| US7709884B2 (en) | 2002-01-15 | 2010-05-04 | Infineon Technologies Ag | Non-volatile two transistor semiconductor memory cell and method for producing the same |
| US8159020B2 (en) | 2002-01-15 | 2012-04-17 | Infineon Technologies Ag | Non-volatile two transistor semiconductor memory cell and method for producing the same |
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