JPH05291530A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05291530A JPH05291530A JP4087094A JP8709492A JPH05291530A JP H05291530 A JPH05291530 A JP H05291530A JP 4087094 A JP4087094 A JP 4087094A JP 8709492 A JP8709492 A JP 8709492A JP H05291530 A JPH05291530 A JP H05291530A
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Abstract
(57)【要約】
【目的】 本発明は、ＤＲＡＭなどメモリセル部を有す
る半導体装置に関するもので、素子分離層であるフィー
ルド酸化膜を減少させず、素子分離能力を向上させるこ
とを目的とするものである。 【構成】 本発明は前記目的のため、半導体基板１０１
上に素子分離層１０３やゲート電極１０５、ソース・ド
レインの低濃度層１０６などを形成した後、メモリセル
部をホトレジスト１０８で覆い、周辺回路部のゲート電
極１０５の側壁のみにサイドウォール１０７ａを形成す
るようにしたものである。即ち、メモリセル部のゲート
電極１０５の側壁にはサイドウォールを形成しないよう
にしたものである。
る半導体装置に関するもので、素子分離層であるフィー
ルド酸化膜を減少させず、素子分離能力を向上させるこ
とを目的とするものである。 【構成】 本発明は前記目的のため、半導体基板１０１
上に素子分離層１０３やゲート電極１０５、ソース・ド
レインの低濃度層１０６などを形成した後、メモリセル
部をホトレジスト１０８で覆い、周辺回路部のゲート電
極１０５の側壁のみにサイドウォール１０７ａを形成す
るようにしたものである。即ち、メモリセル部のゲート
電極１０５の側壁にはサイドウォールを形成しないよう
にしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、詳しくはＤＲＡＭ（Ｄｉｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などにお
けるＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）部
分に関するものである。
製造方法に係り、詳しくはＤＲＡＭ（Ｄｉｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などにお
けるＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）部
分に関するものである。
【０００２】
【従来の技術】図２は従来のスタックト・キャパシタセ
ル構造を用いた半導体装置であるＤＲＡＭの要部を示す
ものであり、（ａ）はメモリセル部、（ｂ）は周辺回路
部の断面図である。この図において１はシリコン単結晶
半導体基板、２はチャネルストップ層、３はフィールド
酸化膜、４は第１のゲート酸化膜、５はＭＯＳＦＥＴの
ゲート電極および配線となる第１のポリシリコン膜、６
はＭＯＳＦＥＴのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を形成する為のサイドウォールスペ
ーサ（ゲート電極５の側面に形成）、７はソース・ドレ
イン拡散層であるｎ- 層、８は第１の層間絶縁膜、９は
キャパシタの電極となる第２のポリシリコン膜、１０は
第２のゲート酸化膜、１１はキャパシタのもう片側の電
極となる第３のポリシリコン膜、１２は第２の層間絶縁
膜、１３は配線となる第４のポリシリコン膜、１４は第
３の層間絶縁膜、１５は第２のソース・ドレイン拡散層
のｎ+ 層である。集積度の進んだ１メガビットあるいは
４メガビット級ＤＲＡＭのメモリセル内においては、２
のチャネルストップ層と１５のｎ+ 層が隣接して形成さ
れている高濃度不純物領域では、電界が高電界化するた
め、メモリセル内にこの構造が存在した場合、キャパシ
タの電荷保持特性が悪化するという問題がある。この
為、メモリセル内のＭＯＳＦＥＴは、周辺回路部のＭＯ
ＳＦＥＴ同様、ＬＤＤ構造であっても、そのソース・ド
レイン拡散層はｎ+ 層を形成せず７のｎ-層のみで形成
する方法が主流となってきている。
ル構造を用いた半導体装置であるＤＲＡＭの要部を示す
ものであり、（ａ）はメモリセル部、（ｂ）は周辺回路
部の断面図である。この図において１はシリコン単結晶
半導体基板、２はチャネルストップ層、３はフィールド
酸化膜、４は第１のゲート酸化膜、５はＭＯＳＦＥＴの
ゲート電極および配線となる第１のポリシリコン膜、６
はＭＯＳＦＥＴのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を形成する為のサイドウォールスペ
ーサ（ゲート電極５の側面に形成）、７はソース・ドレ
イン拡散層であるｎ- 層、８は第１の層間絶縁膜、９は
キャパシタの電極となる第２のポリシリコン膜、１０は
第２のゲート酸化膜、１１はキャパシタのもう片側の電
極となる第３のポリシリコン膜、１２は第２の層間絶縁
膜、１３は配線となる第４のポリシリコン膜、１４は第
３の層間絶縁膜、１５は第２のソース・ドレイン拡散層
のｎ+ 層である。集積度の進んだ１メガビットあるいは
４メガビット級ＤＲＡＭのメモリセル内においては、２
のチャネルストップ層と１５のｎ+ 層が隣接して形成さ
れている高濃度不純物領域では、電界が高電界化するた
め、メモリセル内にこの構造が存在した場合、キャパシ
タの電荷保持特性が悪化するという問題がある。この
為、メモリセル内のＭＯＳＦＥＴは、周辺回路部のＭＯ
ＳＦＥＴ同様、ＬＤＤ構造であっても、そのソース・ド
レイン拡散層はｎ+ 層を形成せず７のｎ-層のみで形成
する方法が主流となってきている。
【０００３】
【発明が解決しようとする課題】しかしながら、前述し
た構成の装置では、ＬＤＤ構造形成の為のサイドウォー
ルスペーサをソース・ドレイン拡散層のｎ+ 層形成有無
にかかわらず、つまりメモリセル内、周辺回路部を区別
せずに同時形成していた為、デバイスの縮小化、それに
伴うメモリセル内の各素子寸法の微細化が進むと、以下
の様な問題点があった。即ち、サイドウォールスペーサ
としては絶縁膜材料、通常は酸化膜が使用されるが、こ
れを形成するエッチング時にフィールド酸化膜との選択
比がとれない為、これをもエッチングしてしまい、酸化
膜厚減少によりセル−セル間の素子分離能力が低下す
る。これはＤＲＡＭにおいては、メモリセル内に最小寸
法を使用している事などから重要な問題である。又、ゲ
ート・パターンの疎密の関係からメモリセル内と周辺回
路部でサイドウォールスペーサの仕上り幅が異なった
り、終点までのエッチング時間が異なるなど制御が困難
であり、設計値通りの素子寸法や形状を得る事が困難で
あった。更にメモリセル内においては、このゲート電極
により形成される段差が後工程でのキャパシタ電極、ビ
ット線形成時のパターニング性に悪影響を与えるなど、
技術的に満足できるものは得られなかった。
た構成の装置では、ＬＤＤ構造形成の為のサイドウォー
ルスペーサをソース・ドレイン拡散層のｎ+ 層形成有無
にかかわらず、つまりメモリセル内、周辺回路部を区別
せずに同時形成していた為、デバイスの縮小化、それに
伴うメモリセル内の各素子寸法の微細化が進むと、以下
の様な問題点があった。即ち、サイドウォールスペーサ
としては絶縁膜材料、通常は酸化膜が使用されるが、こ
れを形成するエッチング時にフィールド酸化膜との選択
比がとれない為、これをもエッチングしてしまい、酸化
膜厚減少によりセル−セル間の素子分離能力が低下す
る。これはＤＲＡＭにおいては、メモリセル内に最小寸
法を使用している事などから重要な問題である。又、ゲ
ート・パターンの疎密の関係からメモリセル内と周辺回
路部でサイドウォールスペーサの仕上り幅が異なった
り、終点までのエッチング時間が異なるなど制御が困難
であり、設計値通りの素子寸法や形状を得る事が困難で
あった。更にメモリセル内においては、このゲート電極
により形成される段差が後工程でのキャパシタ電極、ビ
ット線形成時のパターニング性に悪影響を与えるなど、
技術的に満足できるものは得られなかった。
【０００４】この発明は、上記の点に鑑みなされたもの
で、その目的は、高集積半導体装置のＤＲＡＭにおい
て、メモリセル内のフィールド酸化膜を減少させず、逆
に増加させる事で素子分離能力を向上させると共に、サ
イドウォールスペーサの仕上り寸法精度を改善し、且
つ、メモリセル内に於いては、素子の平坦化を行う事
で、電極や配線のパターニング性を向上することのでき
る優れた半導体装置を提供することにある。
で、その目的は、高集積半導体装置のＤＲＡＭにおい
て、メモリセル内のフィールド酸化膜を減少させず、逆
に増加させる事で素子分離能力を向上させると共に、サ
イドウォールスペーサの仕上り寸法精度を改善し、且
つ、メモリセル内に於いては、素子の平坦化を行う事
で、電極や配線のパターニング性を向上することのでき
る優れた半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】この発明は前記目的のた
め、メモリセル内のＭＯＳＦＥＴについて、そのソース
・ドレイン拡散層形成の為のｎ+ 層形成を行わない半導
体装置において、ゲート電極のサイドウォールスペーサ
をメモリセル内では形成しないよう、メモリセル部をホ
トレジストで覆い、周辺回路部のＭＯＳＦＥＴのみ前記
サイドウォールを形成するようにしたものである。
め、メモリセル内のＭＯＳＦＥＴについて、そのソース
・ドレイン拡散層形成の為のｎ+ 層形成を行わない半導
体装置において、ゲート電極のサイドウォールスペーサ
をメモリセル内では形成しないよう、メモリセル部をホ
トレジストで覆い、周辺回路部のＭＯＳＦＥＴのみ前記
サイドウォールを形成するようにしたものである。
【０００６】
【作用】本発明は前述したように、メモリセル内におい
てはゲート電極のサイドウォール形成を行わないため、
サイドウォール形成用酸化膜がフィールド酸化膜に上乗
せされるだけでなく、サイドウォールエッチング時のフ
ィールド酸化膜の減少がないので、素子分離能力は飛躍
的に向上する。
てはゲート電極のサイドウォール形成を行わないため、
サイドウォール形成用酸化膜がフィールド酸化膜に上乗
せされるだけでなく、サイドウォールエッチング時のフ
ィールド酸化膜の減少がないので、素子分離能力は飛躍
的に向上する。
【０００７】
【実施例】以下、この発明の一実施例の製造工程を図１
に示し説明する。図１の（ａ１）〜（ｄ１）はメモリセ
ル部、（ａ２）〜（ｄ２）は周辺回路部の工程断面図で
あり、同時進行する。図１（ａ１）及び（ａ２）におい
て、１０１はシリコン単結晶半導体基板（以下、基板と
略す）であり、従来同様、この基板１０１上に通常の選
択酸化法（ＬＯＣＯＳ法）により、フィールド酸化膜１
０３を形成する。フィールド酸化膜１０３の下部には、
Ｎチャンネル領域に対して素子分離能力を高める為に、
イオン注入法などにより、チャネル・ストップ層１０２
を形成する。素子分離終了後、素子の能動領域となる部
分の基板１０１上に熱酸化によりゲート酸化膜１０４を
形成した後、トランジスタのゲート電極及び配線となる
第１のポリシリコン膜１０５を形成する。この第１のポ
リシリコン膜１０５には低抵抗化の為、リンなどの不純
物を熱拡散法あるいは、イオン注入法を用いてドーピン
グする。その後、ホトリソグラフィ技術により、図示し
ないホトレジストをマスクとしてこのポリシリコン膜１
０５をエッチングし、配線パターンを形成する。次い
で、パターニングされたポリシリコン膜１０５をマスク
としてリンなどの不純物をイオン注入法により基板１０
１に注入することにより、基板１０１のソース・ドレイ
ン形成領域中、ポリシリコン膜１０５と隣接する部分に
不純物濃度２〜８×１０18ｃｍ-3程度のｎ- 層１０６を
浅く、自己整合的に形成する。
に示し説明する。図１の（ａ１）〜（ｄ１）はメモリセ
ル部、（ａ２）〜（ｄ２）は周辺回路部の工程断面図で
あり、同時進行する。図１（ａ１）及び（ａ２）におい
て、１０１はシリコン単結晶半導体基板（以下、基板と
略す）であり、従来同様、この基板１０１上に通常の選
択酸化法（ＬＯＣＯＳ法）により、フィールド酸化膜１
０３を形成する。フィールド酸化膜１０３の下部には、
Ｎチャンネル領域に対して素子分離能力を高める為に、
イオン注入法などにより、チャネル・ストップ層１０２
を形成する。素子分離終了後、素子の能動領域となる部
分の基板１０１上に熱酸化によりゲート酸化膜１０４を
形成した後、トランジスタのゲート電極及び配線となる
第１のポリシリコン膜１０５を形成する。この第１のポ
リシリコン膜１０５には低抵抗化の為、リンなどの不純
物を熱拡散法あるいは、イオン注入法を用いてドーピン
グする。その後、ホトリソグラフィ技術により、図示し
ないホトレジストをマスクとしてこのポリシリコン膜１
０５をエッチングし、配線パターンを形成する。次い
で、パターニングされたポリシリコン膜１０５をマスク
としてリンなどの不純物をイオン注入法により基板１０
１に注入することにより、基板１０１のソース・ドレイ
ン形成領域中、ポリシリコン膜１０５と隣接する部分に
不純物濃度２〜８×１０18ｃｍ-3程度のｎ- 層１０６を
浅く、自己整合的に形成する。
【０００８】次いで図１（ｂ１）及び（ｂ２）に示すよ
うに、常圧ＣＶＤ（化学的気相成長）法等により、サイ
ドウォール形成用酸化膜１０７を２００〜４００ｎｍ程
度、全面に形成し、その後ホトリソグラフィ技術によ
り、メモリセル部分（図１（ｂ１））のみを覆うように
ホトレジスト１０８をパターニング形成する。
うに、常圧ＣＶＤ（化学的気相成長）法等により、サイ
ドウォール形成用酸化膜１０７を２００〜４００ｎｍ程
度、全面に形成し、その後ホトリソグラフィ技術によ
り、メモリセル部分（図１（ｂ１））のみを覆うように
ホトレジスト１０８をパターニング形成する。
【０００９】次いで図１（ｃ１）及び（ｃ２）に示すよ
うに、ホトレジスト１０８をマスクとして、酸化膜１０
７をＲＩＥ（リアクティブ・イオン・エッチング）を用
いてエッチングし、周辺回路部（図１（ｃ２））のゲー
ト電極となるポリシリコン膜１０５の側壁部分のみに、
サイドウォール１０７ａを形成する。その後、再びこの
ホトレジスト１０８及びポリシリコン膜１０５とサイド
ウォール１０７ａをマスクとして、ヒ素などの不純物を
イオン注入法により基板１０１に注入することにより、
基板１０１の周辺回路部（図１（ｃ２））のソース・ド
レイン形成領域や、ポリシリコン膜１０５から離れた所
定の領域に不純物濃度１〜５×１０20ｃｍ-3程度のｎ+
層１１６を形成する。この様に本実施例によるこの部分
の一連の工程においては、ソース・ドレイン形成領域へ
のイオン注入工程におけるレジスト・パターニングと、
サイドウォール形成時のマスクとなるレジストとを同一
で形成可能な為、ＣＭＯＳ構造をとるデバイスにおいて
も工程上のマスク層増加はなく、簡略化されたプロセス
となっている。
うに、ホトレジスト１０８をマスクとして、酸化膜１０
７をＲＩＥ（リアクティブ・イオン・エッチング）を用
いてエッチングし、周辺回路部（図１（ｃ２））のゲー
ト電極となるポリシリコン膜１０５の側壁部分のみに、
サイドウォール１０７ａを形成する。その後、再びこの
ホトレジスト１０８及びポリシリコン膜１０５とサイド
ウォール１０７ａをマスクとして、ヒ素などの不純物を
イオン注入法により基板１０１に注入することにより、
基板１０１の周辺回路部（図１（ｃ２））のソース・ド
レイン形成領域や、ポリシリコン膜１０５から離れた所
定の領域に不純物濃度１〜５×１０20ｃｍ-3程度のｎ+
層１１６を形成する。この様に本実施例によるこの部分
の一連の工程においては、ソース・ドレイン形成領域へ
のイオン注入工程におけるレジスト・パターニングと、
サイドウォール形成時のマスクとなるレジストとを同一
で形成可能な為、ＣＭＯＳ構造をとるデバイスにおいて
も工程上のマスク層増加はなく、簡略化されたプロセス
となっている。
【００１０】次いで図示はしないが、中間絶縁膜、キャ
パシタ、配線用金属パターン、保護用絶縁膜などを公知
の技術により形成し、最終的に図１（ｄ１）及び（ｄ
２）に示す構造のＭＯＳＦＥＴ及びＤＲＡＭを完成させ
る。この図において、１０９は第１の層間絶縁膜、１１
０はキャパシタの下部電極となる第２のポリシリコン
膜、１１１は第２のゲート絶縁膜、１１２はキャパシタ
の上部電極となる第３のポリシリコン膜、１１３は第２
の層間絶縁膜、１１４は金属配線層、１１５は保護用絶
縁膜である。
パシタ、配線用金属パターン、保護用絶縁膜などを公知
の技術により形成し、最終的に図１（ｄ１）及び（ｄ
２）に示す構造のＭＯＳＦＥＴ及びＤＲＡＭを完成させ
る。この図において、１０９は第１の層間絶縁膜、１１
０はキャパシタの下部電極となる第２のポリシリコン
膜、１１１は第２のゲート絶縁膜、１１２はキャパシタ
の上部電極となる第３のポリシリコン膜、１１３は第２
の層間絶縁膜、１１４は金属配線層、１１５は保護用絶
縁膜である。
【００１１】
【発明の効果】以上説明したように本発明によれば、メ
モリセル内においてはサイドウォール形成を行わないた
め、サイドウォール形成用酸化膜がフィールド酸化膜に
上乗せされるだけでなく、サイドウォールエッチング時
のフィールド酸化膜の減少がないので、素子分離能力は
飛躍的に向上する。
モリセル内においてはサイドウォール形成を行わないた
め、サイドウォール形成用酸化膜がフィールド酸化膜に
上乗せされるだけでなく、サイドウォールエッチング時
のフィールド酸化膜の減少がないので、素子分離能力は
飛躍的に向上する。
【００１２】しかも、このサイドウォール形成のための
ホトリソグラフィは、後工程のソース・ドレイン形成時
のイオン注入用マスクとしても使用できるため、マスク
数の増加を伴わない。
ホトリソグラフィは、後工程のソース・ドレイン形成時
のイオン注入用マスクとしても使用できるため、マスク
数の増加を伴わない。
【００１３】さらに配線層の多いメモリセル内における
段差を低減する為に、このサイドウォール形成用酸化膜
は有効に作用する。また、サイドウォール形成を周辺回
路部に限定している為、回路パターンの疎密によるサイ
ドウォール幅のバラツキの低減が期待できる。
段差を低減する為に、このサイドウォール形成用酸化膜
は有効に作用する。また、サイドウォール形成を周辺回
路部に限定している為、回路パターンの疎密によるサイ
ドウォール幅のバラツキの低減が期待できる。
【図１】本発明の実施例。
【図２】従来例。
１０１ 基板 １０２ チャンネルストップ層 １０３ フィールド酸化膜 １０４ ゲート酸化膜 １０５ 第１のポリシリコン膜 １０６ ｎ- 層 １０７ 酸化膜 １０７ａ サイドウォール １０８ ホトレジスト １１０ ｎ+ 層
Claims (2)
- 【請求項１】 メモリセル部を有する半導体装置の製造
として、 （ａ）半導体基板上に、メモリセル部およびそれ以外の
周辺回路部に、素子分離層やゲート電極、ソース・ドレ
イン層としての低濃度層、チャンネルストップ層などを
形成する工程、 （ｂ）前記工程で形成された構造のメモリセル部をホト
レジストで覆い、前記周辺回路部のゲート電極の側壁の
みにサイドウォールを形成し、それをマスクにして前記
周辺回路部のソース・ドレイン層としての高濃度層を形
成する工程、 （ｃ）前記までの工程の後、前記メモリセル部のホトレ
ジストを除去し、中間絶縁膜、キャパシタ、配線などの
形成を行なう工程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】 メモリセル部を有する半導体装置におい
て、 メモリセル部のＭＯＳ型電界効果トランジスタのゲート
電極にはサイドウォールが無く、メモリセル部以外の周
辺回路部のＭＯＳ型電界効果トランジスタのゲート電極
にはサイドウォールが有ることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4087094A JPH05291530A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4087094A JPH05291530A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291530A true JPH05291530A (ja) | 1993-11-05 |
Family
ID=13905369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4087094A Pending JPH05291530A (ja) | 1992-04-08 | 1992-04-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072241A (en) * | 1997-09-09 | 2000-06-06 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US6352891B1 (en) | 1998-05-27 | 2002-03-05 | Nec Corporation | Method of manufacturing semiconductor device in which hot carrier resistance can be improved and silicide layer can be formed with high reliability |
-
1992
- 1992-04-08 JP JP4087094A patent/JPH05291530A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072241A (en) * | 1997-09-09 | 2000-06-06 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US6333233B1 (en) | 1997-09-09 | 2001-12-25 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US6352891B1 (en) | 1998-05-27 | 2002-03-05 | Nec Corporation | Method of manufacturing semiconductor device in which hot carrier resistance can be improved and silicide layer can be formed with high reliability |
| KR100334979B1 (ko) * | 1998-05-27 | 2002-05-02 | 가네꼬 히사시 | 핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000627 |