JPH06132495A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH06132495A JPH06132495A JP4301731A JP30173192A JPH06132495A JP H06132495 A JPH06132495 A JP H06132495A JP 4301731 A JP4301731 A JP 4301731A JP 30173192 A JP30173192 A JP 30173192A JP H06132495 A JPH06132495 A JP H06132495A
- Authority
- JP
- Japan
- Prior art keywords
- film
- trench
- lower electrode
- poly
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 高密度、高集積度でしかもデータ保持特性の
優れた半導体記憶装置を簡易に製造する。 【構成】 キャパシタ２７の第１の下部電極としての多
結晶Ｓｉ膜３１を形成した後、トレンチ２１を形成し、
更に第２の下部電極としての多結晶Ｓｉ膜２４を形成し
て、ＭＯＳトランジスタ１７の一方のソース・ドレイン
領域である不純物層１５と多結晶Ｓｉ膜２４とをコンタ
クトさせる。このため、トレンチ２１の形成とコンタク
ト部の形成とが同時に行われ、且つコンタクト部のため
に平面的な領域を確保する必要がない。また、多結晶Ｓ
ｉ膜３１を形成する時点ではＳｉＯ2 膜１８、１３に開
孔が形成されていないので、Ｓｉ基板１１がエッチング
されることがなく、エグレ部が形成されるのを防止する
ことができる。
優れた半導体記憶装置を簡易に製造する。 【構成】 キャパシタ２７の第１の下部電極としての多
結晶Ｓｉ膜３１を形成した後、トレンチ２１を形成し、
更に第２の下部電極としての多結晶Ｓｉ膜２４を形成し
て、ＭＯＳトランジスタ１７の一方のソース・ドレイン
領域である不純物層１５と多結晶Ｓｉ膜２４とをコンタ
クトさせる。このため、トレンチ２１の形成とコンタク
ト部の形成とが同時に行われ、且つコンタクト部のため
に平面的な領域を確保する必要がない。また、多結晶Ｓ
ｉ膜３１を形成する時点ではＳｉＯ2 膜１８、１３に開
孔が形成されていないので、Ｓｉ基板１１がエッチング
されることがなく、エグレ部が形成されるのを防止する
ことができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、スタック・トレン
チ型キャパシタ構造のＤＲＡＭと称されている半導体記
憶装置の製造方法に関するものである。
チ型キャパシタ構造のＤＲＡＭと称されている半導体記
憶装置の製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭでは、高密度化、高集積化を達
成するために、メモリセルを構成するキャパシタを立体
的にして、メモリセルの平面的な面積を小さくしても所
要のメモリセル容量を確保することができる様に、所謂
スタック・トレンチ型キャパシタ構造が考えられてい
る。
成するために、メモリセルを構成するキャパシタを立体
的にして、メモリセルの平面的な面積を小さくしても所
要のメモリセル容量を確保することができる様に、所謂
スタック・トレンチ型キャパシタ構造が考えられてい
る。
【０００３】図３、４は、この様なスタック・トレンチ
型キャパシタ構造のＤＲＡＭの製造方法の一従来例を示
している。この一従来例では、図３（ａ）に示す様に、
まずＰ型のＳｉ基板１１の表面をＬＯＣＯＳ法で選択的
に酸化して、素子分離領域としてのＳｉＯ2 膜１２を形
成し、このＳｉＯ2 膜１２に囲まれている素子活性領域
の表面を熱酸化して、ゲート酸化膜としてのＳｉＯ2 膜
１３を形成する。
型キャパシタ構造のＤＲＡＭの製造方法の一従来例を示
している。この一従来例では、図３（ａ）に示す様に、
まずＰ型のＳｉ基板１１の表面をＬＯＣＯＳ法で選択的
に酸化して、素子分離領域としてのＳｉＯ2 膜１２を形
成し、このＳｉＯ2 膜１２に囲まれている素子活性領域
の表面を熱酸化して、ゲート酸化膜としてのＳｉＯ2 膜
１３を形成する。
【０００４】そして、ＳｉＯ2 膜１２、１３上で多結晶
Ｓｉ膜１４をパターニングしてゲート電極を形成し、こ
の多結晶Ｓｉ膜１４とＳｉＯ2 膜１２とをマスクにして
Ｓｉ基板１１に不純物をイオン注入して、ソース・ドレ
イン領域としてのＮ+ 型の不純物層１５、１６をＳｉ基
板１１に形成する。ここまでの工程で、メモリセルを構
成するスイッチングトランジスタとしてのＭＯＳトラン
ジスタ１７が形成される。その後、層間絶縁膜としての
ＳｉＯ2 膜１８をＣＶＤ法で全面に形成する。
Ｓｉ膜１４をパターニングしてゲート電極を形成し、こ
の多結晶Ｓｉ膜１４とＳｉＯ2 膜１２とをマスクにして
Ｓｉ基板１１に不純物をイオン注入して、ソース・ドレ
イン領域としてのＮ+ 型の不純物層１５、１６をＳｉ基
板１１に形成する。ここまでの工程で、メモリセルを構
成するスイッチングトランジスタとしてのＭＯＳトラン
ジスタ１７が形成される。その後、層間絶縁膜としての
ＳｉＯ2 膜１８をＣＶＤ法で全面に形成する。
【０００５】次に、図３（ｂ）に示す様に、ＳｉＯ2 膜
１８、１３と不純物層１５とを貫通するトレンチ２１
を、フォトリソグラフィ技術とエッチング技術とで形成
する。そして、層間絶縁膜としてのＳｉＯ2 膜２２をト
レンチ２１の内面を含む全面にＣＶＤ法で形成する。そ
して、図３（ｃ）に示す様に、ＳｉＯ2 膜２２、１８、
１３を貫通して不純物層１５に達するコンタクト孔２３
を、フォトリソグラフィ技術とエッチング技術とで形成
する。
１８、１３と不純物層１５とを貫通するトレンチ２１
を、フォトリソグラフィ技術とエッチング技術とで形成
する。そして、層間絶縁膜としてのＳｉＯ2 膜２２をト
レンチ２１の内面を含む全面にＣＶＤ法で形成する。そ
して、図３（ｃ）に示す様に、ＳｉＯ2 膜２２、１８、
１３を貫通して不純物層１５に達するコンタクト孔２３
を、フォトリソグラフィ技術とエッチング技術とで形成
する。
【０００６】次に、図４（ａ）に示す様に、多結晶Ｓｉ
膜２４をトレンチ２１の内面を含む全面にＣＶＤ法で形
成し、この多結晶Ｓｉ膜２４中にリンを拡散させる。そ
して、フォトリソグラフィ技術とエッチング技術とで、
メモリセルを構成するキャパシタの下部電極のパターン
に多結晶Ｓｉ膜２４を加工する。
膜２４をトレンチ２１の内面を含む全面にＣＶＤ法で形
成し、この多結晶Ｓｉ膜２４中にリンを拡散させる。そ
して、フォトリソグラフィ技術とエッチング技術とで、
メモリセルを構成するキャパシタの下部電極のパターン
に多結晶Ｓｉ膜２４を加工する。
【０００７】次に、図４（ｂ）に示す様に、キャパシタ
誘電体膜としてのＳｉＮ膜２５と多結晶Ｓｉ膜２６とを
ＣＶＤ法で順次に全面に形成し、多結晶Ｓｉ膜２６中に
リンを拡散させる。そして、フォトリソグラフィ技術と
エッチング技術とで、キャパシタの上部電極のパターン
に多結晶Ｓｉ膜２６を加工する。なお、ＳｉＮ膜２５が
薄膜であるので、多結晶Ｓｉ膜２６に対するオーバエッ
チングで、ＳｉＮ膜２５も上部電極のパターンに加工さ
れる。ここまでの工程で、キャパシタ２７が形成され
る。
誘電体膜としてのＳｉＮ膜２５と多結晶Ｓｉ膜２６とを
ＣＶＤ法で順次に全面に形成し、多結晶Ｓｉ膜２６中に
リンを拡散させる。そして、フォトリソグラフィ技術と
エッチング技術とで、キャパシタの上部電極のパターン
に多結晶Ｓｉ膜２６を加工する。なお、ＳｉＮ膜２５が
薄膜であるので、多結晶Ｓｉ膜２６に対するオーバエッ
チングで、ＳｉＮ膜２５も上部電極のパターンに加工さ
れる。ここまでの工程で、キャパシタ２７が形成され
る。
【０００８】その後、図示してはいないが、更に層間絶
縁膜、不純物層１６に対するコンタクト孔、ビット線、
層間絶縁膜、金属配線、表面保護膜等を順次に形成し
て、このスタック・トレンチ型キャパシタ構造のＤＲＡ
Ｍを完成させる。
縁膜、不純物層１６に対するコンタクト孔、ビット線、
層間絶縁膜、金属配線、表面保護膜等を順次に形成し
て、このスタック・トレンチ型キャパシタ構造のＤＲＡ
Ｍを完成させる。
【０００９】
【発明が解決しようとする課題】ところが、上述の一従
来例では、コンタクト孔２３をトレンチ２１とは平面的
に異なる位置に形成しているので、トレンチ２１のため
の領域とは別にコンタクト孔２３のためにも平面的な領
域を確保する必要がある。このため、メモリセル面積を
十分には縮小することができず、高密度、高集積度のＤ
ＲＡＭを製造することが困難であった。
来例では、コンタクト孔２３をトレンチ２１とは平面的
に異なる位置に形成しているので、トレンチ２１のため
の領域とは別にコンタクト孔２３のためにも平面的な領
域を確保する必要がある。このため、メモリセル面積を
十分には縮小することができず、高密度、高集積度のＤ
ＲＡＭを製造することが困難であった。
【００１０】なお、コンタクト孔２３をトレンチ２１の
側面の一部に形成することによって、コンタクト孔２３
のために平面的な領域を確保する必要がない様にした別
の従来例もあるが、この方法はプロセス的に非常に複雑
且つ困難であり安定性に欠けるという問題があった。
側面の一部に形成することによって、コンタクト孔２３
のために平面的な領域を確保する必要がない様にした別
の従来例もあるが、この方法はプロセス的に非常に複雑
且つ困難であり安定性に欠けるという問題があった。
【００１１】また、上述の従来例では、図３（ｂ）
（ｃ）からも明らかな様に、トレンチ２１を形成するた
めのフォトリソグラフィ及びエッチング工程と、コンタ
クト孔２３を形成するためのフォトリソグラフィ及びエ
ッチング工程とが全く別個であるので、工程数が多く、
スタック・トレンチ型キャパシタ構造のＤＲＡＭを簡易
には製造することができなかった。
（ｃ）からも明らかな様に、トレンチ２１を形成するた
めのフォトリソグラフィ及びエッチング工程と、コンタ
クト孔２３を形成するためのフォトリソグラフィ及びエ
ッチング工程とが全く別個であるので、工程数が多く、
スタック・トレンチ型キャパシタ構造のＤＲＡＭを簡易
には製造することができなかった。
【００１２】更に、図３（ｃ）及び図４（ａ）からも明
らかな様に、下部電極である多結晶Ｓｉ膜２４をパター
ニングする時点ではコンタクト孔２３が既に形成されて
いるので、多結晶Ｓｉ膜２４のパターンがコンタクト孔
２３から位置ずれして、コンタクト孔２３が多結晶Ｓｉ
膜２４によって覆われなければ、多結晶Ｓｉ膜２４に対
するオーバエッチングの際に、Ｓｉ基板１１もエッチン
グされる。この結果、電界集中の生じ易いエグレ部が形
成されて、電荷保持特性、従ってデータ保持特性の優れ
たＤＲＡＭを製造することが困難であった。
らかな様に、下部電極である多結晶Ｓｉ膜２４をパター
ニングする時点ではコンタクト孔２３が既に形成されて
いるので、多結晶Ｓｉ膜２４のパターンがコンタクト孔
２３から位置ずれして、コンタクト孔２３が多結晶Ｓｉ
膜２４によって覆われなければ、多結晶Ｓｉ膜２４に対
するオーバエッチングの際に、Ｓｉ基板１１もエッチン
グされる。この結果、電界集中の生じ易いエグレ部が形
成されて、電荷保持特性、従ってデータ保持特性の優れ
たＤＲＡＭを製造することが困難であった。
【００１３】従って本願の発明は、高密度、高集積度で
しかもデータ保持特性の優れた半導体記憶装置を簡易に
製造することができる方法を提供することを目的として
いる。
しかもデータ保持特性の優れた半導体記憶装置を簡易に
製造することができる方法を提供することを目的として
いる。
【００１４】
【課題を解決するための手段】本発明による半導体記憶
装置の製造方法は、ＭＯＳトランジスタとキャパシタと
でメモリセルが構成されている半導体記憶装置の製造方
法において、前記ＭＯＳトランジスタ上の絶縁膜上に前
記キャパシタの第１の下部電極を形成する第１の工程
と、前記第１の下部電極と前記絶縁膜とを貫通すると共
に側面が前記ＭＯＳトランジスタの一方のソース・ドレ
イン領域に接するトレンチを、前記ソース・ドレイン領
域が形成されている半導体基板に形成する第２の工程
と、前記トレンチの内面と前記第１の下部電極とを覆う
前記キャパシタの第２の下部電極を形成する第３の工程
とを含むことを特徴としている。
装置の製造方法は、ＭＯＳトランジスタとキャパシタと
でメモリセルが構成されている半導体記憶装置の製造方
法において、前記ＭＯＳトランジスタ上の絶縁膜上に前
記キャパシタの第１の下部電極を形成する第１の工程
と、前記第１の下部電極と前記絶縁膜とを貫通すると共
に側面が前記ＭＯＳトランジスタの一方のソース・ドレ
イン領域に接するトレンチを、前記ソース・ドレイン領
域が形成されている半導体基板に形成する第２の工程
と、前記トレンチの内面と前記第１の下部電極とを覆う
前記キャパシタの第２の下部電極を形成する第３の工程
とを含むことを特徴としている。
【００１５】また、本発明による半導体記憶装置の製造
方法は、前記ＭＯＳトランジスタのゲート電極の延在方
向で前記第１の下部電極の周縁を横断する様に前記トレ
ンチを形成することを特徴としている。
方法は、前記ＭＯＳトランジスタのゲート電極の延在方
向で前記第１の下部電極の周縁を横断する様に前記トレ
ンチを形成することを特徴としている。
【００１６】さらに、本発明による半導体記憶装置の製
造方法は、前記半導体基板のうちで前記トレンチの前記
内面を囲む領域に前記半導体基板と同一導電型で且つ前
記半導体基板よりも高濃度の不純物層を形成することを
特徴としている。
造方法は、前記半導体基板のうちで前記トレンチの前記
内面を囲む領域に前記半導体基板と同一導電型で且つ前
記半導体基板よりも高濃度の不純物層を形成することを
特徴としている。
【００１７】
【作用】本発明による半導体記憶装置の製造方法では、
トレンチの側面がＭＯＳトランジスタの一方のソース・
ドレイン領域に接し、且つキャパシタの第２の下部電極
がトレンチの内面を覆うので、この第２の下部電極はト
レンチの側面でＭＯＳトランジスタの一方のソース・ド
レイン領域にコンタクトする。従って、トレンチの形成
とコンタクト部の形成とが同時に行われ、且つコンタク
ト部のために平面的な領域を確保する必要がなくメモリ
セル面積を縮小することができる。
トレンチの側面がＭＯＳトランジスタの一方のソース・
ドレイン領域に接し、且つキャパシタの第２の下部電極
がトレンチの内面を覆うので、この第２の下部電極はト
レンチの側面でＭＯＳトランジスタの一方のソース・ド
レイン領域にコンタクトする。従って、トレンチの形成
とコンタクト部の形成とが同時に行われ、且つコンタク
ト部のために平面的な領域を確保する必要がなくメモリ
セル面積を縮小することができる。
【００１８】また、第１の下部電極を形成する時点では
ＭＯＳトランジスタ上の絶縁膜に開孔が形成されておら
ず、しかも第２の下部電極はトレンチの内面と第１の下
部電極とを覆う様に形成する。従って、第１及び第２の
下部電極のパターニングに際して半導体基板がエッチン
グされることがなく、電界集中の生じ易いエグレ部が形
成されるのを防止することができる。
ＭＯＳトランジスタ上の絶縁膜に開孔が形成されておら
ず、しかも第２の下部電極はトレンチの内面と第１の下
部電極とを覆う様に形成する。従って、第１及び第２の
下部電極のパターニングに際して半導体基板がエッチン
グされることがなく、電界集中の生じ易いエグレ部が形
成されるのを防止することができる。
【００１９】また、本発明による半導体記憶装置の製造
方法では、トレンチの平面的なパターンが第１の下部電
極から位置ずれしてもよいので、トレンチを形成する際
の位置合わせ余裕が大きい。
方法では、トレンチの平面的なパターンが第１の下部電
極から位置ずれしてもよいので、トレンチを形成する際
の位置合わせ余裕が大きい。
【００２０】さらに、本発明による半導体記憶装置の製
造方法では、トレンチ内に形成されるキャパシタの第２
の下部電極から半導体基板へ向かって空乏層が伸びにく
いので、隣接メモリセルのキャパシタの下部電極同士の
間におけるパンチスルーが防止される。
造方法では、トレンチ内に形成されるキャパシタの第２
の下部電極から半導体基板へ向かって空乏層が伸びにく
いので、隣接メモリセルのキャパシタの下部電極同士の
間におけるパンチスルーが防止される。
【００２１】
【実施例】以下、本願の発明の一実施例を、図１、２を
参照しながら説明する。なお、図３、４に示した一従来
例と対応する構成部分には、共通の部号を付してある。
参照しながら説明する。なお、図３、４に示した一従来
例と対応する構成部分には、共通の部号を付してある。
【００２２】図１（ａ）に示す様に、本実施例も、Ｓｉ
Ｏ2 膜１８を形成するまでは、上述の一従来例と実質的
に同様の工程を実行する。本実施例では、その後、図１
（ｂ）に示す様に、膜厚が１００〜５００ｎｍの多結晶
Ｓｉ膜３１をＣＶＤ法で全面に形成し、この多結晶Ｓｉ
膜３１中にリンを拡散させる。そして、フォトリソグラ
フィ技術とエッチング技術とで、不純物層１５に対応す
ると共に後に形成するトレンチ２１よりも大きなパター
ンに、多結晶Ｓｉ膜３１を加工する。この多結晶Ｓｉ膜
３１が、キャパシタ２７の第１の下部電極になる。
Ｏ2 膜１８を形成するまでは、上述の一従来例と実質的
に同様の工程を実行する。本実施例では、その後、図１
（ｂ）に示す様に、膜厚が１００〜５００ｎｍの多結晶
Ｓｉ膜３１をＣＶＤ法で全面に形成し、この多結晶Ｓｉ
膜３１中にリンを拡散させる。そして、フォトリソグラ
フィ技術とエッチング技術とで、不純物層１５に対応す
ると共に後に形成するトレンチ２１よりも大きなパター
ンに、多結晶Ｓｉ膜３１を加工する。この多結晶Ｓｉ膜
３１が、キャパシタ２７の第１の下部電極になる。
【００２３】次に、図１（ｃ）に示す様に、多結晶Ｓｉ
膜３１とＳｉＯ2 膜１８、１３と不純物層１５とを貫通
するトレンチ２１を、フォトリソグラフィ技術とエッチ
ング技術とで形成する。従って、トレンチ２１の側面が
不純物層１５に接する。この際のエッチングは、多結晶
Ｓｉ膜３１とＳｉＯ2 膜１８、１３とＳｉ基板１１との
各々に対してエッチングガスを変えながら行う。
膜３１とＳｉＯ2 膜１８、１３と不純物層１５とを貫通
するトレンチ２１を、フォトリソグラフィ技術とエッチ
ング技術とで形成する。従って、トレンチ２１の側面が
不純物層１５に接する。この際のエッチングは、多結晶
Ｓｉ膜３１とＳｉＯ2 膜１８、１３とＳｉ基板１１との
各々に対してエッチングガスを変えながら行う。
【００２４】なお、本実施例ではトレンチ２１の平面的
なパターンが多結晶Ｓｉ膜３１の平面的なパターンに包
含されているが、トレンチ２１が多結晶Ｓｉ膜１４の延
在方向へ位置ずれして多結晶Ｓｉ膜３１からはみ出して
も問題はない。但し、後に形成する第２の下部電極とし
ての多結晶Ｓｉ膜２４の平面的なパターンには、トレン
チ２１の平面的なパターンが包含されていることが好ま
しい。もし、包含されていなければ、多結晶Ｓｉ膜２４
をパターニングするためのオーバエッチング時に、トレ
ンチ２１の底部でＳｉ基板１１にエグレ部が発生するか
らである。
なパターンが多結晶Ｓｉ膜３１の平面的なパターンに包
含されているが、トレンチ２１が多結晶Ｓｉ膜１４の延
在方向へ位置ずれして多結晶Ｓｉ膜３１からはみ出して
も問題はない。但し、後に形成する第２の下部電極とし
ての多結晶Ｓｉ膜２４の平面的なパターンには、トレン
チ２１の平面的なパターンが包含されていることが好ま
しい。もし、包含されていなければ、多結晶Ｓｉ膜２４
をパターニングするためのオーバエッチング時に、トレ
ンチ２１の底部でＳｉ基板１１にエグレ部が発生するか
らである。
【００２５】しかし、この場合でも、多結晶Ｓｉ膜２４
の膜厚である１００〜５００ｎｍまでは、トレンチ２１
の平面的なパターンが多結晶Ｓｉ膜２４の平面的なパタ
ーンからはみ出しても、トレンチ２１の内側面における
多結晶Ｓｉ膜２４の側壁のために、Ｓｉ基板１１が露出
することはない。従って、その分だけ、トレンチ２１を
形成する際の位置合わせ余裕が大きい。
の膜厚である１００〜５００ｎｍまでは、トレンチ２１
の平面的なパターンが多結晶Ｓｉ膜２４の平面的なパタ
ーンからはみ出しても、トレンチ２１の内側面における
多結晶Ｓｉ膜２４の側壁のために、Ｓｉ基板１１が露出
することはない。従って、その分だけ、トレンチ２１を
形成する際の位置合わせ余裕が大きい。
【００２６】次に、Ｓｉ基板１１と同一導電型つまりＰ
型の不純物を、Ｓｉ基板１１の表面に対して斜めの方向
から、不純物層１５及び多結晶Ｓｉ膜３１の導電型が反
転しない程度のドーズ量にイオン注入して、図２（ａ）
に示す様に、トレンチ２１の内面を囲む領域にＰ+ 型の
不純物層３２を形成する。
型の不純物を、Ｓｉ基板１１の表面に対して斜めの方向
から、不純物層１５及び多結晶Ｓｉ膜３１の導電型が反
転しない程度のドーズ量にイオン注入して、図２（ａ）
に示す様に、トレンチ２１の内面を囲む領域にＰ+ 型の
不純物層３２を形成する。
【００２７】その後、膜厚が１００〜５００ｎｍの多結
晶Ｓｉ膜２４をトレンチ２１の内面を含む全面にＣＶＤ
法で形成し、この多結晶Ｓｉ膜２４中にリンを拡散させ
る。そして、フォトリソグラフィ技術とエッチング技術
とで、多結晶Ｓｉ膜３１を覆うパターンに多結晶Ｓｉ膜
２４を加工する。この多結晶Ｓｉ膜２４は、トレンチ２
１の側面で不純物層１５にコンタクトすると共に多結晶
Ｓｉ膜３１にもコンタクトし、キャパシタ２７の第２の
下部電極になる。
晶Ｓｉ膜２４をトレンチ２１の内面を含む全面にＣＶＤ
法で形成し、この多結晶Ｓｉ膜２４中にリンを拡散させ
る。そして、フォトリソグラフィ技術とエッチング技術
とで、多結晶Ｓｉ膜３１を覆うパターンに多結晶Ｓｉ膜
２４を加工する。この多結晶Ｓｉ膜２４は、トレンチ２
１の側面で不純物層１５にコンタクトすると共に多結晶
Ｓｉ膜３１にもコンタクトし、キャパシタ２７の第２の
下部電極になる。
【００２８】次に、上述の一従来例と同様の工程を実行
して、図２（ｂ）に示す様に、キャパシタ誘電体膜とし
てのＳｉＮ膜２５と上部電極としての多結晶Ｓｉ膜２６
とを形成して、キャパシタ２７を形成する。そして、更
に上述の一従来例と同様の工程を実行して、このスタッ
ク・トレンチ型キャパシタ構造のＤＲＡＭを完成させ
る。
して、図２（ｂ）に示す様に、キャパシタ誘電体膜とし
てのＳｉＮ膜２５と上部電極としての多結晶Ｓｉ膜２６
とを形成して、キャパシタ２７を形成する。そして、更
に上述の一従来例と同様の工程を実行して、このスタッ
ク・トレンチ型キャパシタ構造のＤＲＡＭを完成させ
る。
【００２９】
【発明の効果】本発明による半導体記憶装置の製造方法
では、メモリセルを構成するＭＯＳトランジスタの一方
のソース・ドレイン領域とキャパシタの下部電極とをコ
ンタクトさせるためのコンタクト部の形成と、下部電極
を形成するための領域であるトレンチの形成とが同時に
行われ、しかもコンタクト部のために平面的な領域を確
保する必要がなくメモリセル面積を縮小することができ
るので、高密度、高集積度の半導体記憶装置を簡易に製
造することができる。
では、メモリセルを構成するＭＯＳトランジスタの一方
のソース・ドレイン領域とキャパシタの下部電極とをコ
ンタクトさせるためのコンタクト部の形成と、下部電極
を形成するための領域であるトレンチの形成とが同時に
行われ、しかもコンタクト部のために平面的な領域を確
保する必要がなくメモリセル面積を縮小することができ
るので、高密度、高集積度の半導体記憶装置を簡易に製
造することができる。
【００３０】また、キャパシタの第１及び第２の下部電
極のパターニングに際して半導体基板がエッチングされ
ることがなく、電界集中の生じ易いエグレ部が形成され
るのを防止することができるので、電荷保持特性、従っ
てデータ保持特性の優れた半導体記憶装置を製造するこ
とができる。
極のパターニングに際して半導体基板がエッチングされ
ることがなく、電界集中の生じ易いエグレ部が形成され
るのを防止することができるので、電荷保持特性、従っ
てデータ保持特性の優れた半導体記憶装置を製造するこ
とができる。
【００３１】また、本発明による半導体記憶装置の製造
方法では、トレンチを形成する際の位置合わせ余裕が大
きいので、高密度、高集積度の半導体記憶装置を更に簡
易に製造することができる。
方法では、トレンチを形成する際の位置合わせ余裕が大
きいので、高密度、高集積度の半導体記憶装置を更に簡
易に製造することができる。
【００３２】さらに、本発明による半導体記憶装置の製
造方法では、隣接メモリセルのキャパシタの下部電極同
士の間におけるパンチスルーが防止されるので、データ
保持特性の更に優れた半導体記憶装置を製造することが
できる。
造方法では、隣接メモリセルのキャパシタの下部電極同
士の間におけるパンチスルーが防止されるので、データ
保持特性の更に優れた半導体記憶装置を製造することが
できる。
【図１】本発明の一実施例の前半の工程を示す縦断面図
である。
である。
【図２】本発明の一実施例の後半の工程を示す縦断面図
である。
である。
【図３】従来例の前半の工程を示す縦断面図である。
【図４】従来例の後半の工程を示す縦断面図である。
１１ Ｓｉ基板 １４ 多結晶Ｓｉ膜 １５ 不純物層 １７ ＭＯＳトランジスタ １８ ＳｉＯ2 膜 ２１ トレンチ ２４ 多結晶Ｓｉ膜 ２７ キャパシタ ３１ 多結晶Ｓｉ膜 ３２ 不純物層
Claims (3)
- 【請求項１】 ＭＯＳトランジスタとキャパシタとでメ
モリセルが構成されている半導体記憶装置の製造方法に
おいて、 前記ＭＯＳトランジスタ上の絶縁膜上に前記キャパシタ
の第１の下部電極を形成する第１の工程と、 前記第１の下部電極と前記絶縁膜とを貫通すると共に側
面が前記ＭＯＳトランジスタの一方のソース・ドレイン
領域に接するトレンチを、前記ソース・ドレイン領域が
形成されている半導体基板に形成する第２の工程と、 前記トレンチの内面と前記第１の下部電極とを覆う前記
キャパシタの第２の下部電極を形成する第３の工程とを
含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記ＭＯＳトランジスタのゲート電極の
延在方向で前記第１の下部電極の周縁を横断する様に前
記トレンチを形成することを特徴とする請求項１記載の
半導体記憶装置の製造方法。 - 【請求項３】 前記半導体基板のうちで前記トレンチの
前記内面を囲む領域に前記半導体基板と同一導電型で且
つ前記半導体基板よりも高濃度の不純物層を形成するこ
とを特徴とする請求項１記載の半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301731A JPH06132495A (ja) | 1992-10-14 | 1992-10-14 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4301731A JPH06132495A (ja) | 1992-10-14 | 1992-10-14 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132495A true JPH06132495A (ja) | 1994-05-13 |
Family
ID=17900483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4301731A Withdrawn JPH06132495A (ja) | 1992-10-14 | 1992-10-14 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132495A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081008A (en) * | 1996-02-14 | 2000-06-27 | Lsi Logic Corporation | Composite trench-fin capacitors for DRAM |
-
1992
- 1992-10-14 JP JP4301731A patent/JPH06132495A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081008A (en) * | 1996-02-14 | 2000-06-27 | Lsi Logic Corporation | Composite trench-fin capacitors for DRAM |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2633650B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0653412A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0878533A (ja) | 半導体装置及びその製造方法 | |
| EP1334517A2 (en) | Gate process for dram array and logic devices on same chip | |
| KR100673673B1 (ko) | Ｄｒａｍ 셀 장치 및 그 제조 방법 | |
| JP2585140B2 (ja) | 半導体装置の配線接触構造 | |
| US6333233B1 (en) | Semiconductor device with self-aligned contact and its manufacture | |
| JP3195785B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6818505B2 (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| KR20070047572A (ko) | 반도체 장치 및 그 형성 방법 | |
| JPH1032243A (ja) | 半導体装置の製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JPH06132495A (ja) | 半導体記憶装置の製造方法 | |
| KR20040016496A (ko) | 반도체 소자의 스페이서 형성방법 및 이를 이용한 반도체소자의 제조방법 | |
| JPH08139314A (ja) | 半導体装置およびその製造方法 | |
| JP2009060137A (ja) | 半導体集積回路デバイス | |
| KR960006716B1 (ko) | 반도체 집적회로 제조 방법 | |
| KR960000963B1 (ko) | 반도체 집적회로장치의 제조방법 | |
| JP2969789B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS61134058A (ja) | 半導体装置の製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| KR960001952B1 (ko) | 스택형 트렌치 캐패시터의 제조방법 | |
| JPH05291530A (ja) | 半導体装置およびその製造方法 | |
| JPS5951152B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |