KR960001952B1 - 스택형 트렌치 캐패시터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 단면도.
제2도는 종래의 제조공정도.
제3도는 본 발명에 따른 단면도.
제4도는 본 발명에 따른 제조공정도.
본 발명은 반도체장치의 제조방법에 관한 것으로 특히 디램쎌의 스택형 트렌치 캐패시터의 제조방법에 관한 것이다.
일반적으로 디램쎌은 하나의 트랜지스터와 하나의 캐패시터로 이루어지는 메모리소자로서, 상기 캐패시터에 축적되는 전하량에 따라 메모리 동작 특성이 좌우된다. 반도체장치의 고집적화 추세에 따라 제한된 좁은 면적내에서 최대한의 캐패시터 용량을 얻기 위하여 캐패시터를 기판상면에 3차원화한 스택 캐패시터와 기판내에 3차원화한 트랜치 캐패시터, 상기 스택형과 트렌치형의 혼합인 스택형 트렌치 캐패시터 등이 제안되었다.
제1도는 종래의 스택형 트렌치 캐패시터의 단면도이다. P형의 반도체장치(10)과, 상기 기판(10)내의 트렌치내벽에 인접하는 스토리지 폴리(26)와, 상기 스토리지 폴리(26)상면의 유전막(28)을 중간층으로 하여 적층된 플레이트 폴리(30)에 의해 스택형 트렌치 캐패시터가 형성된다. 상기 캐패시터의 스토리지 폴리(26)의 일단은 필드산화막에 접촉되고 타단은 트랜지스터의 확산영역에 접촉된다.
제2a도-제2c도는 종래의 스택형 트렌치 캐패시터의 제조공정도로서, 상기 제1도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였다. 상기 제2(a)도에서 필드산화막(12)이 형성된 P형 반도체기판(10)상면에 패드산화막(14)와 질화막(16)을 순차적으로 형성한다. 그 다음 상기 필드산화막(12)과 기판(10)의 경계에 인접한 영역의 상기 질화막(16) 및 패드산화막(14)을 제거한다. 그후 잔류된 질화막(16) 및 패드산화막(14)을 마스크로하여 상기 기판(10)내에 소정깊이의 트렌치(18)를 형성한다. 그 다음 상기 트렌치(18)에 의해 노출된 기판을 산화시킴에 의해 상기 트랜치(18)를 감싸는 산화막(20)을 형성한다. 상기 산화막(20)에 의해 상기 기판과 트렌치가 전기적으로 절연된다.
상기 제2b도에서 상기 트렌치(18)가 충분히 충진될 정도의 두께로 포토레지스트(22)를 도포한 후 통상의 사진식각기술을 이용하여 스토리지전극과 소오스가 접촉될 영역의 상기 산화막(20)을 제거한다. 그 다음 상기 포토레지스터(22)를 마스크로 하여 n형의 불순물을 이온주입함에 의해 n+소오스(24)를 형성한다.
상기 제2c도에서 상기 포토레지스트(22), 질화막(16) 및 패드산화막(14)을 제거한 후 상기 소오스(24)에 접촉되고 상기 트렌치 내벽에 인접하는 스토리지전극(26)을 형성한다. 그 다음 상기 기판상면에 유전막(28) 및 플레이트전극(30)이 될 다결정실리콘층을 침적시켜 스택형 트렌치 캐패시터를 완성한다. 그 다음 통상의 모오스 공정으로 트렌지스터를 형성한다.
상기 설명에서 알 수 있는 바와 같이 종래에는 스토리지전극과 소오스와의 접촉을 위하여 별도의 마스크가 필요하였다. 이에 따라 사진마스크 공정추가와 함께 포토레지스트 등에 트렌치 내부가 오염되는 문제점이 있었다.
따라서 본 발명의 목적은 스택형 트렌치 캐패시터의 제조방법에 있어서, 별도의 마스크를 사용하지 않고 자기정합적으로 스토리지전극과 소오스를 연결시키기 위한 방법을 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명에 따른 스택형 트렌치 캐패시터의 단면도이다. p형의 반도체 기판(40)과, 상기 기판(40)내의 트렌치 내벽에 인접하는 스토리지 폴리(58)와, 상기 스토리지 폴리(58) 상면의 유전막(60)을 중간층으로 하여 적층된 플레이트 폴리(66)에 의해 스택형 트렌치 캐패시터가 형성된다. 상기 캐패시터의 스토리지 폴리의 일단은 필드산화막(42)에 접촉되고 타단은 트랜지스터의 확산영역(74)에 접촉된다.
제4a도-제4f도는 본 발명에 따른 스택형 트렌치 캐패시터의 제조공정도로서 상기 제3도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였다. 상기 제4(a)도에서 필드산화막(42)이 형성된 제1도전형의 반도체기판(40)상면에 패드산화막(44)과 제1질화막(46)과 고온산화막(48)을 순차적으로 형성한다. 상기 제4(b)도에서 상기 기판(40)상면에 상기 필드산화막(42)과 기판의 경계에 인접한 영역상부가 노출되도록 포토레지스트(50)를 패턴형성한 후 노출된 영역의 고온산화막(48), 제1질화막(46), 패드산화막(44) 및 그 하면의 기판(40)을 제1깊이로 식각하여 트렌치를 형성한다. 그 다음 상기 기판(40) 상부로부터 n형의 불순물을 이온주입하여 상기 트렌치 외벽을 감싸는 이온주입영역(52)을 형성한다.
상기 제4c도에서 상기 포토레지스트(50)를 제거한 후 상기 질화막(46) 및 고온산화막(48)이 형성되지 않은 영역의 필드산화막(42)을 식각한다. 그 다음 상기 기판(40) 전면에 제2질화막을 형성한 후 에치백하여 상기 트렌치의 측벽에 제2질화막 스페이서(54)를 형성한다.
상기 제4d도에서 상기 질화막 스페이서(54)를 마스크로 이용하여 상기 기판(40)을 제2깊이로 식각하여 트렌치를 완성한다. 상기 트렌치 식각 공정시 상기 고온산화막도 같이 식각되어 트렌치를 완성한 후에는 소정두께의 고온산화막(48)만이 잔류된다. 그 다음 상기 기판(40)을 산화시켜 기판영역과 트렌치를 전기적으로 절연하기 위한 산화막(56)을 형성한다.
상기 제4e도에서 상기 잔류된 고온산화막(48)과 질화막(46) 및 질화막 스페이서(54)를 제거한 후 상기 기판(40) 전면에 제1다결정실리콘층을 침적한다. 그 다음 에치백 공정을 실시하여 상기 트렌치의 내벽에 인접하여 다결정실리콘으로 된 스토리지전극(58)을 형성한다. 여기서 상기 스토리지전극(58)은 상기 제4(b)도의 공정에서 형성된 n+이온주입영역과 별도의 마스크 없이 접촉된다.
상기 제4f도에서 상기 기판전면에 ONO(Oxide-Nitride-Oxide) 유전막(60)과 제2다결정실리콘층(62)을 침적한 후 제3다결정실리콘층(64)을 침적하여 상기 트렌치 내부를 완전히 충진한다. 상기 제2 및 제3다결정실리콘층은 플레이트전극(66)으로 이용된다.
상기 플레이트전극(66)은 스트링거(stringer) 문제를 해결하기 위하여 경사식각 한다. 그리고 차별산화(Differential Oxidation)를 실시하여 게이트산화막(68) 및 플레이트전극 절연 산화막(70)을 형성한 후 게이트전(72)을 형성한다. 그 다음 n형의 불순물을 이온주입하여 소오스 및 드레인(74)을 형성한다.
상술한 바와 같이 본 발명은 스택형 트렌치 캐패시터의 제조방법에 있어서, 제1깊이의 트렌치를 형성한 후 소정의 확산영역을 형성하고, 상기 트렌치의 측벽에 스페이서를 형성한 다음 제2깊이의 트렌치를 형성하고, 그후 상기 스페이서를 제거하고 스토리지전극을 형성함에 의해 별도의 마스크 공정없이 스토리지전극과 이온주입영역을 자기정합 방식으로 접촉시킬 수 있다. 그에 따라 종래에 비해 마스크수를 줄일 수 있는 효과가 있고, 포토레지스트에 의한 트렌치내의 오염을 방지할 수 있는 효과도 있다.
Claims (6)
- 스택형 트렌치 캐패시터의 제조방법에 있어서, 필드산화막이 형성된 제1도전형의 반도체 기판상면에 상기 필드산화막의 일단과 그에 인접하는 기판영역을 노출시킨 소정의 마스크 패턴을 형성하는 제1공정과, 상기 마스크 패턴을 이용하여 상기 기판을 식각함에 의해 제1깊이의 트렌치를 형성하여 제2공정과, 상기 기판 상부로부터 상기 제1도전형과 반대도전형인 제2도전형의 불순물을 이온주입하여 상기 제1깊이의 트렌치의 외벽을 감싸는 확산영역을 형성하는 제3공정과, 상기 기판전면에 제1절연막을 형성한 후 에치백하여 상기 제1깊이의 트렌치의 측벽에 제1절연막 스페이서를 형성한 후, 상기 제1절연막 스페이서를 마스크로 하여 상기 제1깊이의 트렌치의 하면을 식각함에 의해 제2깊이의 트렌치를 형성하는 제4공정과, 상기 제2깊이의 트렌치를 둘러싸는 제2절연막을 형성하는 제5공정과, 상기 제1절연막 스페이서와 상기 마스크 패턴을 제거한 후 상기 기판 전면에 제1도전층을 형성하여 에치백하는 제6공정과, 상기 제1도전층에 인접하는 유전막을 형성한 후 상기 트렌치 내부를 제2도전층으로 충진하는 제7공정과, 트랜지스터 영역 상부에 형성된 상기 제2도전층을 경사식각으로 제거하는 제8공정과, 상기 기판전면에 절연막을 형성하는 공정과 상기 트랜지스터 영역에 트랜지스터를 형성하는 제9공정이 순차적으로 이루어짐을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
- 제1항에 있어서, 상기 제2도전층이 적어도 2회에 걸쳐 형성됨을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
- 제1항에 있어서, 상기 마스크 패턴이 제1산화막과 질화막과 고온산화막이 적층된 복합 절연막으로 이루어짐을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
- 제1항에 있어서, 상기 제1절연막이 질화막임을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
- 제1항에 있어서, 상기 제2절연막이 상기 제2깊이의 트렌치에 의해 노출된 기판을 산화시킴에 의한 산화막임을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
- 제1항에 있어서, 상기 제3공정에서 상기 마스크 패턴에 의해 보호되지 않는 영역의 필드산화막을 제거한 후 상기 제4공정을 실시함을 특징으로 하는 스택형 트렌치 캐패시터의 제조방법.
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