JPH0821694B2 - 超高集積半導体メモリ装置の製造方法 - Google Patents
超高集積半導体メモリ装置の製造方法Info
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- JPH0821694B2 JPH0821694B2 JP3216812A JP21681291A JPH0821694B2 JP H0821694 B2 JPH0821694 B2 JP H0821694B2 JP 3216812 A JP3216812 A JP 3216812A JP 21681291 A JP21681291 A JP 21681291A JP H0821694 B2 JPH0821694 B2 JP H0821694B2
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Description
【０００１】
【産業上の利用分野】本発明は超高集積半導体メモリ装
置の製造方法に係り、特に周辺回路部のトランジスタの
性能を向上させることのできる超高集積半導体メモリ装
置の製造方法に関する。
置の製造方法に係り、特に周辺回路部のトランジスタの
性能を向上させることのできる超高集積半導体メモリ装
置の製造方法に関する。
【０００２】
【従来の技術】ＶＬＳＩの高集積化および微細化で１６
Ｍ ＤＲＡＭが量産段階に入っており、６４Ｍ ＤＲＡ
Ｍに関する試作品が出ている。このような超高集積半導
体メモリ装置ではＭＯＳトランジスタのショットチャン
ネル効果、ホットキャリア、パンチスルー、降伏電圧の
増大を鑑みて出来る限り浅い接合が要求される。しか
し、ゲート電極の側壁に形成される側壁スペーサの幅が
広ければ、浅い接合は側方に拡散される長さが短くてゲ
ート電極とオーバーラップされる部分が縮められ、トラ
ンジスタの飽和ドレイン電流が著しく縮められる。従っ
て、側壁スペーサの幅を所望の幅に調節するためには側
壁スペーサを形成するためのＨＴＯ膜の厚さを調節すべ
きである。
Ｍ ＤＲＡＭが量産段階に入っており、６４Ｍ ＤＲＡ
Ｍに関する試作品が出ている。このような超高集積半導
体メモリ装置ではＭＯＳトランジスタのショットチャン
ネル効果、ホットキャリア、パンチスルー、降伏電圧の
増大を鑑みて出来る限り浅い接合が要求される。しか
し、ゲート電極の側壁に形成される側壁スペーサの幅が
広ければ、浅い接合は側方に拡散される長さが短くてゲ
ート電極とオーバーラップされる部分が縮められ、トラ
ンジスタの飽和ドレイン電流が著しく縮められる。従っ
て、側壁スペーサの幅を所望の幅に調節するためには側
壁スペーサを形成するためのＨＴＯ膜の厚さを調節すべ
きである。
【０００３】しかし、ＨＴＯ膜は、セルアレイ部のキャ
パシタ形成時シリコンピティング（pitting ）を防止す
るためのバッファ層で使われるのでＨＴＯ膜の厚さをあ
る程度以下の厚さで薄くすることは不可能であった。即
ち、セルアレイ部のＨＴＯ膜は、周辺回路部のトランジ
スタの側壁スペーサで活用されるのでＨＴＯ膜よりなっ
た側壁スペーサの幅を縮めることが制限されるので周辺
回路部のトランジスタの電流駆動能力を落とす。
パシタ形成時シリコンピティング（pitting ）を防止す
るためのバッファ層で使われるのでＨＴＯ膜の厚さをあ
る程度以下の厚さで薄くすることは不可能であった。即
ち、セルアレイ部のＨＴＯ膜は、周辺回路部のトランジ
スタの側壁スペーサで活用されるのでＨＴＯ膜よりなっ
た側壁スペーサの幅を縮めることが制限されるので周辺
回路部のトランジスタの電流駆動能力を落とす。
【０００４】図面を参照して具体的に見れば次ぎの通り
である。
である。
【０００５】図１を参照すれば、ＬＤＤ構造のＮＭＯＳ
トランジスタの場合、側壁スペーサ１の長さＬ1 が大き
くなれば、ｎ- 型不純物ドーピング領域２の長さＬ2 が
大きくなるので抵抗が増加されドレイン飽和電流Ｉｄｓ
ａｔが減少される。ドレイン飽和電流を増加させるため
にｎ- のドーズ量を増加させればパンチスルー耐性が弱
くなり、浅い接合ｘｊ1の長所を十分に活用できない結
果を招く。
トランジスタの場合、側壁スペーサ１の長さＬ1 が大き
くなれば、ｎ- 型不純物ドーピング領域２の長さＬ2 が
大きくなるので抵抗が増加されドレイン飽和電流Ｉｄｓ
ａｔが減少される。ドレイン飽和電流を増加させるため
にｎ- のドーズ量を増加させればパンチスルー耐性が弱
くなり、浅い接合ｘｊ1の長所を十分に活用できない結
果を招く。
【０００６】図２を参照すれば、シングルドレイン構造
のＰＭＯＳトランジスタの場合は、側壁スペーサ３の長
さＬ1 が大きくなればｐ+ 不純物ドーピング領域４とゲ
ート電極層５とのアンダラップされる長さＬ3 が大きく
なるので、ドレイン飽和電流が減少される。ドレイン飽
和電流を増加させるためには、ＰＭＯＳトランジスタに
もＬＤＤ構造と同様の複雑な構造が要求されるので工程
が複雑になる。
のＰＭＯＳトランジスタの場合は、側壁スペーサ３の長
さＬ1 が大きくなればｐ+ 不純物ドーピング領域４とゲ
ート電極層５とのアンダラップされる長さＬ3 が大きく
なるので、ドレイン飽和電流が減少される。ドレイン飽
和電流を増加させるためには、ＰＭＯＳトランジスタに
もＬＤＤ構造と同様の複雑な構造が要求されるので工程
が複雑になる。
【０００７】
【発明が解決しようとする課題】本発明の目的は前述し
た従来の技術の問題点を解決するために、セルアレイ部
のピティング問題を解決しながらも、周辺回路部のトラ
ンジスタの側壁スペーサの幅が縮められる超高集積半導
体メモリ装置の製造方法を提供することである。
た従来の技術の問題点を解決するために、セルアレイ部
のピティング問題を解決しながらも、周辺回路部のトラ
ンジスタの側壁スペーサの幅が縮められる超高集積半導
体メモリ装置の製造方法を提供することである。
【０００８】また、本発明の他の目的は、周辺回路部の
トランジスタ性能を向上させることのできる超高集積半
導体メモリ装置の製造方法を提供することである。
トランジスタ性能を向上させることのできる超高集積半
導体メモリ装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明の超高集積半導体メモリ装置の製造方法
は、セルアレイ部のセルキャパシタ製造時蝕刻工程によ
る下部構造物の表面劣化を防止するために、半導体基板
全面に薄膜の酸化膜とこの酸化膜上に形成される蝕刻阻
止膜よりなる積層膜で形成した絶縁膜を形成する工程
と、該絶縁膜を蝕刻することにより周辺回路部に形成さ
れるトランジスタのゲート電極の側壁スペーサを形成す
る工程とを有することを特徴とする。また、本発明の超
高集積半導体メモリ装置の製造方法は、第１伝導型の半
導体基板上に、セルアレイ部ではワードラインとなり、
周辺回路部ではトランジスタのゲート電極となる第１導
電層をゲート絶縁膜を介して該半導体基板上に形成する
工程と、前記第１導電層を形成した後、前記半導体基板
の表面近傍に前記第１導電層にセルフアラインされ弱く
ドープされた第２伝導型の不純物ドーピング領域を形成
する工程と、該第２伝導型の不純物ドーピング領域を形
成する工程後、前記第１導電層を含む前記半導体基板全
面に薄膜の高温酸化膜および蝕刻阻止膜を順次積層する
工程と、前記セルキャパシタ形成後、前記蝕刻阻止膜の
露出している部分を全て除去し、現れた前記高温酸化膜
を異方性蝕刻して前記周辺回路部に配置される第１導電
層の側壁に前記高温酸化膜よりなる側壁スペーサを形成
する工程と、前記側壁スペーサ形成後、前記半導体基板
の表面近傍に前記側壁スペーサにセルフアラインされ強
くドープされた第２伝導型の不純物ドーピング領域を形
成する工程を具備することを特徴とする。
めに、本発明の超高集積半導体メモリ装置の製造方法
は、セルアレイ部のセルキャパシタ製造時蝕刻工程によ
る下部構造物の表面劣化を防止するために、半導体基板
全面に薄膜の酸化膜とこの酸化膜上に形成される蝕刻阻
止膜よりなる積層膜で形成した絶縁膜を形成する工程
と、該絶縁膜を蝕刻することにより周辺回路部に形成さ
れるトランジスタのゲート電極の側壁スペーサを形成す
る工程とを有することを特徴とする。また、本発明の超
高集積半導体メモリ装置の製造方法は、第１伝導型の半
導体基板上に、セルアレイ部ではワードラインとなり、
周辺回路部ではトランジスタのゲート電極となる第１導
電層をゲート絶縁膜を介して該半導体基板上に形成する
工程と、前記第１導電層を形成した後、前記半導体基板
の表面近傍に前記第１導電層にセルフアラインされ弱く
ドープされた第２伝導型の不純物ドーピング領域を形成
する工程と、該第２伝導型の不純物ドーピング領域を形
成する工程後、前記第１導電層を含む前記半導体基板全
面に薄膜の高温酸化膜および蝕刻阻止膜を順次積層する
工程と、前記セルキャパシタ形成後、前記蝕刻阻止膜の
露出している部分を全て除去し、現れた前記高温酸化膜
を異方性蝕刻して前記周辺回路部に配置される第１導電
層の側壁に前記高温酸化膜よりなる側壁スペーサを形成
する工程と、前記側壁スペーサ形成後、前記半導体基板
の表面近傍に前記側壁スペーサにセルフアラインされ強
くドープされた第２伝導型の不純物ドーピング領域を形
成する工程を具備することを特徴とする。
【００１０】
【作用】本発明は、窒化膜のような蝕刻防止膜をＨＴＯ
膜上に形成することにより、後続蝕刻工程時下部膜がテ
ィピングされることを防止する。
膜上に形成することにより、後続蝕刻工程時下部膜がテ
ィピングされることを防止する。
【００１１】
【実施例】以下、添付した図面を参照して本発明をより
詳しく説明する。まず、本発明の製造方法の理解のため
に従来の製造方法を図３Ａから図３Ｃを参照して説明す
る。
詳しく説明する。まず、本発明の製造方法の理解のため
に従来の製造方法を図３Ａから図３Ｃを参照して説明す
る。
【００１２】図３Ａを参照すれば、シリコン基板１０内
にｎウェル１１とｐウェル１２をそれぞれ形成し、アク
ティブ領域を限定するために通常のロコス(Locos) 方法
によりシリコン基板１０上にフィールド酸化膜１３を形
成する。次いで、シリコン基板１０上にゲート酸化膜１
４と、ポリシリコンよりなる第１導電層１５と、酸化膜
１６を順次形成し、写真蝕刻工程により前記積層膜をパ
ターニングしてゲート電極パターンを形成する。このパ
ターン形成後、ｐウェル１２領域にはｎ- 不純物を注入
してｎ- ソース／ドレイン領域１７を形成する。イオン
注入工程後、全表面に高温酸化膜ＨＴＯ膜１８を所定厚
さ、即ち後続工程によりシリコンピティングが生じない
程度の厚さで形成する。
にｎウェル１１とｐウェル１２をそれぞれ形成し、アク
ティブ領域を限定するために通常のロコス(Locos) 方法
によりシリコン基板１０上にフィールド酸化膜１３を形
成する。次いで、シリコン基板１０上にゲート酸化膜１
４と、ポリシリコンよりなる第１導電層１５と、酸化膜
１６を順次形成し、写真蝕刻工程により前記積層膜をパ
ターニングしてゲート電極パターンを形成する。このパ
ターン形成後、ｐウェル１２領域にはｎ- 不純物を注入
してｎ- ソース／ドレイン領域１７を形成する。イオン
注入工程後、全表面に高温酸化膜ＨＴＯ膜１８を所定厚
さ、即ち後続工程によりシリコンピティングが生じない
程度の厚さで形成する。
【００１３】図３Ｂを参照すれば、セルアレイ部ＣＥの
ＨＴＯ膜にストレージノードコンタクトホール１９を形
成し、キャパシタのストレージノードパターンである第
２導電層２０を形成する。次いで、全表面に酸化膜／窒
化膜／酸化膜または窒化膜／酸化膜の積層膜よりなるキ
ャパシタ絶縁膜２１を覆い、キャパシタ絶縁膜２１上に
キャパシタのプレート電極パターンである第３導電層を
形成することによりセルアレイ部にセルキャパシタを形
成する。このようなセルキャパシタ製造時パターン形成
のための蝕刻工程が伴われるが、この蝕刻工程からシリ
コン基板を保護するためにＨＴＯ膜１８は十分な厚さで
形成しなければならなかった。
ＨＴＯ膜にストレージノードコンタクトホール１９を形
成し、キャパシタのストレージノードパターンである第
２導電層２０を形成する。次いで、全表面に酸化膜／窒
化膜／酸化膜または窒化膜／酸化膜の積層膜よりなるキ
ャパシタ絶縁膜２１を覆い、キャパシタ絶縁膜２１上に
キャパシタのプレート電極パターンである第３導電層を
形成することによりセルアレイ部にセルキャパシタを形
成する。このようなセルキャパシタ製造時パターン形成
のための蝕刻工程が伴われるが、この蝕刻工程からシリ
コン基板を保護するためにＨＴＯ膜１８は十分な厚さで
形成しなければならなかった。
【００１４】図３Ｃを参照すれば、キャパシタ形成後、
ＨＴＯ膜を異方性蝕刻して周辺回路部ＰＥの第１導電層
１５の側壁にＨＴＯ膜よりなる側壁スペーサ２３を残
す。この側壁スペーサ２３をイオン注入マスクとして用
いて周辺回路部ＰＥのｐウェル１２領域内でｎ+ 不純物
ドーピング領域２４を形成する。従って、ＨＴＯ膜が後
続蝕刻工程からシリコン基板の表面を保護するために十
分な厚さを維持すべきなので、周辺回路部ＰＥにＨＴＯ
膜より形成された側壁スペーサ２３の幅はＨＴＯ膜の厚
さに従って決定される。このようにＨＴＯ膜の厚さを所
定厚さ以下に薄くすることができないので、側壁スペー
サの幅が縮められなかった。従って、周辺回路部に配置
されたトランジスタのｎ- 不純物ドーピング領域１７が
長くなりトランジスタのドレイン電流が減少される。こ
のドレイン電流の減少はトランジスタのスイッチング速
度を低下させるので素子の高速動作を不容易にする短所
があった。
ＨＴＯ膜を異方性蝕刻して周辺回路部ＰＥの第１導電層
１５の側壁にＨＴＯ膜よりなる側壁スペーサ２３を残
す。この側壁スペーサ２３をイオン注入マスクとして用
いて周辺回路部ＰＥのｐウェル１２領域内でｎ+ 不純物
ドーピング領域２４を形成する。従って、ＨＴＯ膜が後
続蝕刻工程からシリコン基板の表面を保護するために十
分な厚さを維持すべきなので、周辺回路部ＰＥにＨＴＯ
膜より形成された側壁スペーサ２３の幅はＨＴＯ膜の厚
さに従って決定される。このようにＨＴＯ膜の厚さを所
定厚さ以下に薄くすることができないので、側壁スペー
サの幅が縮められなかった。従って、周辺回路部に配置
されたトランジスタのｎ- 不純物ドーピング領域１７が
長くなりトランジスタのドレイン電流が減少される。こ
のドレイン電流の減少はトランジスタのスイッチング速
度を低下させるので素子の高速動作を不容易にする短所
があった。
【００１５】このような従来技術の問題点を解決するた
めの本発明の製造方法を図４Ａから図４Ｄを参照して説
明する。
めの本発明の製造方法を図４Ａから図４Ｄを参照して説
明する。
【００１６】図４Ａを参照すれば、第１伝導型、例えば
ｐ型シリコン基板１００内にイオン注入工程によりｎウ
ェル１０１とｐウェル１０２をそれぞれ形成し、アクテ
ィブ領域を限定するためのフィールド酸化膜１０３をロ
コス(Locos) 法のような素子分離方法によりシリコン基
板１００上に形成する。次いで、基板上にゲート酸化膜
１０４およびポリシリコンを覆い、通常の写真蝕刻工程
によりポリシリコンをパターニングして第１導電層１０
５を形成する。ここで第１導電層１０５は、セルアレイ
部ＣＥのアクセストランジスタおよび周辺回路部のトラ
ンジスタのゲート電極として提供される。次いで、ｎ-
不純物をｐウェルの領域の表面近傍にイオン注入してｎ
- 不純物ドーピング領域１０６を形成する。その後、基
板全面におよそ５００〜１２００オングストローム程度
の薄いＨＴＯ膜１０７を覆い、ＨＴＯ膜１０７上に窒化
膜のような絶縁膜１０８を２００〜５００オングストロ
ーム程度の厚さで形成する。即ち本発明においては、後
続キャパシタ形成時蝕刻工程から下部構造物の表面を保
護するために窒化膜１０８を採用することにより、ＨＴ
Ｏ膜１０７の厚さを非常に薄く形成出来る。
ｐ型シリコン基板１００内にイオン注入工程によりｎウ
ェル１０１とｐウェル１０２をそれぞれ形成し、アクテ
ィブ領域を限定するためのフィールド酸化膜１０３をロ
コス(Locos) 法のような素子分離方法によりシリコン基
板１００上に形成する。次いで、基板上にゲート酸化膜
１０４およびポリシリコンを覆い、通常の写真蝕刻工程
によりポリシリコンをパターニングして第１導電層１０
５を形成する。ここで第１導電層１０５は、セルアレイ
部ＣＥのアクセストランジスタおよび周辺回路部のトラ
ンジスタのゲート電極として提供される。次いで、ｎ-
不純物をｐウェルの領域の表面近傍にイオン注入してｎ
- 不純物ドーピング領域１０６を形成する。その後、基
板全面におよそ５００〜１２００オングストローム程度
の薄いＨＴＯ膜１０７を覆い、ＨＴＯ膜１０７上に窒化
膜のような絶縁膜１０８を２００〜５００オングストロ
ーム程度の厚さで形成する。即ち本発明においては、後
続キャパシタ形成時蝕刻工程から下部構造物の表面を保
護するために窒化膜１０８を採用することにより、ＨＴ
Ｏ膜１０７の厚さを非常に薄く形成出来る。
【００１７】図４Ｂを参照すれば、セルアレイ部ＣＥに
はストレージノードコンタクトホール１０９を窒化膜１
０８とＨＴＯ膜１０７の積層膜に形成し、ポリシリコン
を基板全面に覆い、次いで、ポリシリコンを通常の写真
蝕刻工程によりパターニングしてセルキャパシタのスト
レージノードで提供される第２導電層１１０を形成す
る。次いで、酸化膜／窒化膜／酸化膜または窒化膜／酸
化膜の積層膜よりなるキャパシタ絶縁膜１１１を基板全
面に形成する。次いで、キャパシタ絶縁膜１１１上にポ
リシリコンを沈積し通常の写真蝕刻工程によりポリシリ
コンをパターニングしてキャパシタのプレート電極で使
われる第３導電層１１２を形成する。
はストレージノードコンタクトホール１０９を窒化膜１
０８とＨＴＯ膜１０７の積層膜に形成し、ポリシリコン
を基板全面に覆い、次いで、ポリシリコンを通常の写真
蝕刻工程によりパターニングしてセルキャパシタのスト
レージノードで提供される第２導電層１１０を形成す
る。次いで、酸化膜／窒化膜／酸化膜または窒化膜／酸
化膜の積層膜よりなるキャパシタ絶縁膜１１１を基板全
面に形成する。次いで、キャパシタ絶縁膜１１１上にポ
リシリコンを沈積し通常の写真蝕刻工程によりポリシリ
コンをパターニングしてキャパシタのプレート電極で使
われる第３導電層１１２を形成する。
【００１８】図４Ｃを参照すれば、キャパシタ形成時蝕
刻阻止膜で使われた窒化膜１０８を湿式除去方法で除去
する。次いで、ＨＴＯ膜１０７を異方性蝕刻すれば、周
辺回路部ＰＥに形成された第１導電層１０５の側壁にＨ
ＴＯ膜よりなる側壁スペーサ１１３が形成される。次い
で、通常のＭＯＳ製造方法にしたがってＬＤＤ構造のＮ
ＭＯＳトランジスタおよびシングルドレイン構造のＰＭ
ＯＳトランジスタを形成する。そして最終的に金属配線
工程を通じて基板上に形成された素子を互いに連結して
半導体メモリ装置を完成する。
刻阻止膜で使われた窒化膜１０８を湿式除去方法で除去
する。次いで、ＨＴＯ膜１０７を異方性蝕刻すれば、周
辺回路部ＰＥに形成された第１導電層１０５の側壁にＨ
ＴＯ膜よりなる側壁スペーサ１１３が形成される。次い
で、通常のＭＯＳ製造方法にしたがってＬＤＤ構造のＮ
ＭＯＳトランジスタおよびシングルドレイン構造のＰＭ
ＯＳトランジスタを形成する。そして最終的に金属配線
工程を通じて基板上に形成された素子を互いに連結して
半導体メモリ装置を完成する。
【００１９】
【発明の効果】以上述べたように、本発明によれば窒化
膜のような蝕刻阻止層をＨＴＯ膜上に形成することによ
り後続蝕刻時下部膜がピティングされることを防止す
る。従って、ＨＴＯ膜の厚さを薄く形成できるので周辺
回路のＨＴＯ膜よりなる側壁スペーサが縮められる。側
壁スペーサの幅の減少は側壁スペーサの下のｎ- 不純物
ドーピング領域の長さを減少させ、トランジスタのドレ
イン電流を増大させることができるので、従来の方式に
比べて高速動作が図れる。
膜のような蝕刻阻止層をＨＴＯ膜上に形成することによ
り後続蝕刻時下部膜がピティングされることを防止す
る。従って、ＨＴＯ膜の厚さを薄く形成できるので周辺
回路のＨＴＯ膜よりなる側壁スペーサが縮められる。側
壁スペーサの幅の減少は側壁スペーサの下のｎ- 不純物
ドーピング領域の長さを減少させ、トランジスタのドレ
イン電流を増大させることができるので、従来の方式に
比べて高速動作が図れる。
【図１】 ＬＤＤ構造のＮＭＯＳトランジスタ構造を概
略的に示した図面である。
略的に示した図面である。
【図２】 シングルドレイン構造のＰＭＯＳトランジス
タ構造を概略的に示した図面である。
タ構造を概略的に示した図面である。
【図３】 図３Ａ〜図３Ｃは従来の１６Ｍ ＤＲＡＭ装
置の製造方法を示した工程順序図である。
置の製造方法を示した工程順序図である。
【図４】 図４Ａ〜図４Ｃは本発明による１６Ｍ ＤＲ
ＡＭ装置の製造方法を示した工程順序図である。
ＡＭ装置の製造方法を示した工程順序図である。
【符号の説明】 １００…シリコン基板 １０１…ｎウェル １０２…ｐウェル １０３…フィールド酸化膜 １０４…ゲート酸化膜 １０５…第１導電層 １０６…ｎ- 不純物ドーピング領域 １０７…ＨＴＯ膜 １０８…窒化膜（蝕刻阻止膜） １０９…ストレージノードコンタクトホール １１０…第２導電層 １１１…キャパシタ絶縁膜 １１２…第３導電層 １１３…側壁スペーサ
Claims (5)
- 【請求項１】 セルアレイ部のセルキャパシタ製造時蝕
刻工程による下部構造物の表面劣化を防止するために、
半導体基板全面に薄膜の酸化膜とこの酸化膜上に形成さ
れる蝕刻阻止膜よりなる積層膜で形成した絶縁膜を形成
する工程と、 該絶縁膜を蝕刻することにより 周辺回路部に形成される
トランジスタのゲート電極の側壁スペーサを形成する工
程とを有することを特徴とする超高集積半導体メモリ装
置の製造方法。 - 【請求項２】 前記酸化膜は高温酸化膜であり、蝕刻阻
止膜は窒化膜であることを特徴とする請求項１に記載の
超高集積半導体メモリ装置の製造方法。 - 【請求項３】 前記高温酸化膜の厚さは５００〜１２０
０オングストローム程度であることを特徴とする請求項
２に記載の超高集積半導体メモリ装置の製造方法。 - 【請求項４】 前記窒化膜の厚さは２００〜５００オン
グストローム程度であることを特徴とする請求項２に記
載の超高集積半導体メモリ装置の製造方法。 - 【請求項５】 第１伝導型の半導体基板上に、セルアレ
イ部ではワードラインとなり、周辺回路部ではトランジ
スタのゲート電極となる第１導電層をゲート絶縁膜を介
して該半導体基板上に形成する工程と、 前記第１導電層を形成した後、前記半導体基板の表面近
傍に前記第１導電層にセルフアラインされ弱くドープさ
れた第２伝導型の不純物ドーピング領域を形成する工程
と、 該第２伝導型の不純物ドーピング領域を形成する工程
後、前記第１導電層を含む前記半導体基板 全面に薄膜の
高温酸化膜および蝕刻阻止膜を順次積層する工程と、 前記積層膜にコンタクトホールを形成し、このコンタク
トホールを通じて前記弱くドープされた第２導電型の不
純物ドーピング領域と接触される第２導電層と、キャパ
シタ絶縁膜を介して第２導電層を覆う第３導電層とを順
次形成して前記セルアレイ部にセルキャパシタを形成す
る工程と、 前記セルキャパシタ形成後、前記蝕刻阻止膜の露出して
いる部分を全て除去し、現れた前記高温酸化膜を異方性
蝕刻して前記周辺回路部に配置される第１導電層の側壁
に前記高温酸化膜よりなる側壁スペーサを形成する工程
と、 前記側壁スペーサ形成後、前記半導体基板の表面近傍に
前記側壁スペーサにセルフアラインされ強くドープされ
た第２伝導型の不純物ドーピング領域を形成する工程を
具備することを特徴とする超高集積半導体メモリ装置の
製造方法。
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