JPH1187653A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH1187653A JPH1187653A JP9243607A JP24360797A JPH1187653A JP H1187653 A JPH1187653 A JP H1187653A JP 9243607 A JP9243607 A JP 9243607A JP 24360797 A JP24360797 A JP 24360797A JP H1187653 A JPH1187653 A JP H1187653A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate electrode
- region
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Abstract
(57)【要約】
【課題】 自己整合的にコンタクト孔を開口する半導体
装置およびその製造方法に関し、パターン密度が向上し
た場合にも、ＳＡＣ窓を確実に開口する。 【解決手段】 半導体基板のゲート絶縁膜上に、第１の
領域でパターン密度の高い第１のゲート電極構造を、第
２の領域でパターン密度が低い第２のゲート電極構造を
形成する工程と、半導体基板上に第１の絶縁膜と第１の
絶縁膜とエッチング特性が異なる第２の絶縁膜を形成す
る工程と、第１の領域をマスクし、第２の領域の積層絶
縁膜を異方的にエッチングし、サイドウォールを形成す
る工程と、層間絶縁膜を形成する工程と、第１の領域
で、第２の絶縁膜をエッチングストッパとし、ソース／
ドレイン領域に達する開口を自己整合的に形成する工程
とを有する。
装置およびその製造方法に関し、パターン密度が向上し
た場合にも、ＳＡＣ窓を確実に開口する。 【解決手段】 半導体基板のゲート絶縁膜上に、第１の
領域でパターン密度の高い第１のゲート電極構造を、第
２の領域でパターン密度が低い第２のゲート電極構造を
形成する工程と、半導体基板上に第１の絶縁膜と第１の
絶縁膜とエッチング特性が異なる第２の絶縁膜を形成す
る工程と、第１の領域をマスクし、第２の領域の積層絶
縁膜を異方的にエッチングし、サイドウォールを形成す
る工程と、層間絶縁膜を形成する工程と、第１の領域
で、第２の絶縁膜をエッチングストッパとし、ソース／
ドレイン領域に達する開口を自己整合的に形成する工程
とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特にパターン密度の高い領域と低
い領域を含み、パターン密度の高い領域においては、自
己整合的にコンタクト孔を開口する半導体装置およびそ
の製造方法に関する。
その製造方法に関し、特にパターン密度の高い領域と低
い領域を含み、パターン密度の高い領域においては、自
己整合的にコンタクト孔を開口する半導体装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】半導体装置においては、高集積化と共に
微細構造を形成することが要求される。以下、制限的な
意味なく、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）のような半導体記憶装置を例にとって説明する。
半導体記憶装置においては、記憶容量の増大のため、メ
モリセルを微細化することが要求されている。半導体記
憶装置の周辺回路においては、メモリセル領域ほどの微
細化は要求されないが、電源の低電圧化が進み、駆動能
力の維持と高い信頼性が要求される。周辺回路において
は、ＬＤＤ構造のＭＯＳトランジスタを形成することが
望まれる。
微細構造を形成することが要求される。以下、制限的な
意味なく、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）のような半導体記憶装置を例にとって説明する。
半導体記憶装置においては、記憶容量の増大のため、メ
モリセルを微細化することが要求されている。半導体記
憶装置の周辺回路においては、メモリセル領域ほどの微
細化は要求されないが、電源の低電圧化が進み、駆動能
力の維持と高い信頼性が要求される。周辺回路において
は、ＬＤＤ構造のＭＯＳトランジスタを形成することが
望まれる。
【０００３】パターニングの最小寸法をＦとした時、Ｄ
ＲＡＭのメモリセルとしては、２Ｆ×３Ｆ＝６Ｆ2 のセ
ルを実現することが、セル面積減少のために極めて有効
である。最小設計寸法０．２０〜０．２５μｍのＤＲＡ
Ｍセルにおいては、ストレージ電極のコンタクトおよび
ビット線のコンタクトに自己整合コンタクト（ＳＡＣ）
を用いることが６Ｆ2 セルを実現するために極めて有効
である。
ＲＡＭのメモリセルとしては、２Ｆ×３Ｆ＝６Ｆ2 のセ
ルを実現することが、セル面積減少のために極めて有効
である。最小設計寸法０．２０〜０．２５μｍのＤＲＡ
Ｍセルにおいては、ストレージ電極のコンタクトおよび
ビット線のコンタクトに自己整合コンタクト（ＳＡＣ）
を用いることが６Ｆ2 セルを実現するために極めて有効
である。
【０００４】図２（Ａ）〜（Ｄ）は、従来のＳＡＣを用
いたコンタクト部の構造を概略的に示す。図２（Ａ）に
おいては、シリコン基板１０１表面上にフィールド酸化
膜１０２が選択的に形成され、活性領域ＡＲを画定して
いる。活性領域ＡＲ内のシリコン表面上にゲート酸化膜
１０３が形成され、その上にゲート電極１０４が形成さ
れている。なお、フィールド酸化膜１０２上にも同様の
構成のワード配線が形成されている。ゲート電極および
ワード配線１０４の上面および側面は、絶縁膜１０８で
覆われる。
いたコンタクト部の構造を概略的に示す。図２（Ａ）に
おいては、シリコン基板１０１表面上にフィールド酸化
膜１０２が選択的に形成され、活性領域ＡＲを画定して
いる。活性領域ＡＲ内のシリコン表面上にゲート酸化膜
１０３が形成され、その上にゲート電極１０４が形成さ
れている。なお、フィールド酸化膜１０２上にも同様の
構成のワード配線が形成されている。ゲート電極および
ワード配線１０４の上面および側面は、絶縁膜１０８で
覆われる。
【０００５】絶縁膜１０８上にエッチストッパ層を介し
て層間絶縁膜が形成される。層間絶縁膜上にレジストマ
スクを形成し、層間絶縁膜をエッチングする。ゲート電
極およびワード配線１０４上面上および側壁上のエッチ
ストッパ層をエッチングストッパとし、ＳＡＣ窓を形成
する。しかしながら、ＳＡＣ窓のエッチングにおいて、
ゲート電極およびワード配線１０４肩部の絶縁膜が図に
示すように膜減りし、絶縁耐圧が不足するという問題が
生じる。
て層間絶縁膜が形成される。層間絶縁膜上にレジストマ
スクを形成し、層間絶縁膜をエッチングする。ゲート電
極およびワード配線１０４上面上および側壁上のエッチ
ストッパ層をエッチングストッパとし、ＳＡＣ窓を形成
する。しかしながら、ＳＡＣ窓のエッチングにおいて、
ゲート電極およびワード配線１０４肩部の絶縁膜が図に
示すように膜減りし、絶縁耐圧が不足するという問題が
生じる。
【０００６】図２（Ｂ）は、ゲート電極（ワード配線）
肩部での絶縁耐圧を増加させる構成例を示す。ゲート電
極１０４上に絶縁膜１０５を積層し、これらの層を併せ
てパターニングする。この積層ゲート電極構造の上面お
よび側面を覆うように絶縁膜１０８が形成される。ゲー
ト電極上の絶縁膜の厚さが増加するため、ゲート電極肩
部での絶縁耐圧が向上する。
肩部での絶縁耐圧を増加させる構成例を示す。ゲート電
極１０４上に絶縁膜１０５を積層し、これらの層を併せ
てパターニングする。この積層ゲート電極構造の上面お
よび側面を覆うように絶縁膜１０８が形成される。ゲー
ト電極上の絶縁膜の厚さが増加するため、ゲート電極肩
部での絶縁耐圧が向上する。
【０００７】より具体的な構成においては、たとえばゲ
ート電極１０４はドープされたアモルファスシリコン膜
とタングステンシリサイド膜の積層で形成され、ゲート
電極上の絶縁膜１０５は、たとえば高温ＣＶＤで形成し
た酸化膜であるＨＴＯ膜とその上に形成したＳｉＯＮ反
射防止膜の積層である。このような構造は、１．０〜
０．５μｍルールのメモリセルにおいて用いられた。
ート電極１０４はドープされたアモルファスシリコン膜
とタングステンシリサイド膜の積層で形成され、ゲート
電極上の絶縁膜１０５は、たとえば高温ＣＶＤで形成し
た酸化膜であるＨＴＯ膜とその上に形成したＳｉＯＮ反
射防止膜の積層である。このような構造は、１．０〜
０．５μｍルールのメモリセルにおいて用いられた。
【０００８】設計ルールが０．２０〜０．２５μｍのメ
モリセルにおいては、セル容量を確保するためにキャパ
シタの高さが増加する。このため、ＳＡＣで開口すべき
コンタクトホールが高アスペクト化する。このような状
況においては、図２（Ｂ）に示すようなゲート電極上に
絶縁膜を乗せただけの構造では対策が困難となってい
る。
モリセルにおいては、セル容量を確保するためにキャパ
シタの高さが増加する。このため、ＳＡＣで開口すべき
コンタクトホールが高アスペクト化する。このような状
況においては、図２（Ｂ）に示すようなゲート電極上に
絶縁膜を乗せただけの構造では対策が困難となってい
る。
【０００９】図２（Ｃ）は、パターンの微細化により適
した構成例を示す。シリコン半導体基板１０１の表面に
フィールド酸化膜１０２が形成され、活性領域ＡＲを画
定している。活性領域ＡＲ表面には、ゲート酸化膜１０
３が形成され、その上に不純物をドープされたアモルフ
ァスシリコン層とタングステンシリサイド層の積層から
なるゲート電極層１０４が形成され、さらにその上に高
温酸化（ＨＴＯ）膜、反射防止膜として機能するＳｉＯ
Ｎ膜、さらにエッチングストッパとしてＳｉＮ膜の積層
からなる絶縁積層１０５ａが形成されている。ゲート電
極層１０４、絶縁積層１０５ａは同一パターンにエッチ
ングされ、その表面を覆って酸化膜１０６が形成されて
いる。
した構成例を示す。シリコン半導体基板１０１の表面に
フィールド酸化膜１０２が形成され、活性領域ＡＲを画
定している。活性領域ＡＲ表面には、ゲート酸化膜１０
３が形成され、その上に不純物をドープされたアモルフ
ァスシリコン層とタングステンシリサイド層の積層から
なるゲート電極層１０４が形成され、さらにその上に高
温酸化（ＨＴＯ）膜、反射防止膜として機能するＳｉＯ
Ｎ膜、さらにエッチングストッパとしてＳｉＮ膜の積層
からなる絶縁積層１０５ａが形成されている。ゲート電
極層１０４、絶縁積層１０５ａは同一パターンにエッチ
ングされ、その表面を覆って酸化膜１０６が形成されて
いる。
【００１０】さらに、酸化膜１０６を覆うように、窒化
膜１０７が形成される。窒化膜１０７に対して異方的な
エッチングを行い、平坦面上の窒化膜を除去し、ゲート
電極構造の側壁上にのみサイドウォール１０７を残す。
すなわち、ゲート電極は、その上面が窒化膜で覆われ、
さらに側壁が窒化膜で覆われる。このような構造の上
に、ＢＰＳＧ等の層間絶縁膜１０９を形成する。
膜１０７が形成される。窒化膜１０７に対して異方的な
エッチングを行い、平坦面上の窒化膜を除去し、ゲート
電極構造の側壁上にのみサイドウォール１０７を残す。
すなわち、ゲート電極は、その上面が窒化膜で覆われ、
さらに側壁が窒化膜で覆われる。このような構造の上
に、ＢＰＳＧ等の層間絶縁膜１０９を形成する。
【００１１】層間絶縁膜１０９上にレジストパターンを
形成し、酸化膜のエッチングを異方的に行うことによ
り、窒化膜のサイドウォール１０７で挟まれた領域に開
口を形成する。窒化膜のサイドウォール１０７がエッチ
ングストッパとして機能し、自己整合した開口が形成さ
れる。その後、開口底面に露出した酸化膜１０６を除去
する。この場合、ゲート電極上方も窒化膜で覆われ、酸
化膜のエッチングに対し、ストッパの機能を果たす。
形成し、酸化膜のエッチングを異方的に行うことによ
り、窒化膜のサイドウォール１０７で挟まれた領域に開
口を形成する。窒化膜のサイドウォール１０７がエッチ
ングストッパとして機能し、自己整合した開口が形成さ
れる。その後、開口底面に露出した酸化膜１０６を除去
する。この場合、ゲート電極上方も窒化膜で覆われ、酸
化膜のエッチングに対し、ストッパの機能を果たす。
【００１２】しかしながら、ゲート電極上方の窒化膜と
ゲート電極側壁上の窒化膜との間には酸化膜１０６が存
在する。図中左方に示すように、レジストパターンの位
置ずれが生じ、酸化膜１０６の上面がエッチング雰囲気
に曝されると、露出した酸化膜１０６がエッチングされ
る危険性がある。酸化膜１０６が深くエッチングされる
と、コンタクトホールに埋め込まれる電極とゲート電極
との間に耐圧低下、さらにはショートが生じ得る。
ゲート電極側壁上の窒化膜との間には酸化膜１０６が存
在する。図中左方に示すように、レジストパターンの位
置ずれが生じ、酸化膜１０６の上面がエッチング雰囲気
に曝されると、露出した酸化膜１０６がエッチングされ
る危険性がある。酸化膜１０６が深くエッチングされる
と、コンタクトホールに埋め込まれる電極とゲート電極
との間に耐圧低下、さらにはショートが生じ得る。
【００１３】図２（Ｄ）は、上述の問題を解決し得る構
成例を示す。本構成においては、ゲート電極１０４の上
に、高温酸化（ＨＴＯ）膜と反射防止膜として機能する
ＳｉＯＮ膜との積層である絶縁積層１０５が形成され、
同一形状にパターニングされる。このゲート電極構造上
に高温ＣＶＤ酸化膜１１０を堆積し、異方的にエッチン
グすることによってサイドウォール１１０が形成され
る。サイドウォールは周辺回路で必要なものであるが、
メモリセル部にも同時に形成されてしまう。
成例を示す。本構成においては、ゲート電極１０４の上
に、高温酸化（ＨＴＯ）膜と反射防止膜として機能する
ＳｉＯＮ膜との積層である絶縁積層１０５が形成され、
同一形状にパターニングされる。このゲート電極構造上
に高温ＣＶＤ酸化膜１１０を堆積し、異方的にエッチン
グすることによってサイドウォール１１０が形成され
る。サイドウォールは周辺回路で必要なものであるが、
メモリセル部にも同時に形成されてしまう。
【００１４】サイドウォール形成後、ゲート電極構造を
覆うように基板全面上に高温酸化（ＨＴＯ）膜１０６、
窒化膜１１１の積層が堆積される。窒化膜１１１は、そ
の上に形成される酸化膜のエッチングに対し、エッチン
グストッパとしての機能を果たす厚さに選択される。た
とえば、酸化膜１０６の厚さは約２０ｎｍであり、窒化
膜１１１の厚さは７０ｎｍである。
覆うように基板全面上に高温酸化（ＨＴＯ）膜１０６、
窒化膜１１１の積層が堆積される。窒化膜１１１は、そ
の上に形成される酸化膜のエッチングに対し、エッチン
グストッパとしての機能を果たす厚さに選択される。た
とえば、酸化膜１０６の厚さは約２０ｎｍであり、窒化
膜１１１の厚さは７０ｎｍである。
【００１５】窒化膜１１１の上にＢＰＳＧ等の層間絶縁
膜が形成され、その上にレジストパターンが形成され
る。レジストパターンをエッチングマスクとして用い、
層間絶縁膜のエッチングが行われる。層間絶縁膜のエッ
チングは、窒化膜１１１で自動的に停止する。その後、
開口内に露出した窒化膜１１１を選択的に除去し、続い
て酸化膜１０６を異方的にエッチングして基板１０１表
面を露出させる。
膜が形成され、その上にレジストパターンが形成され
る。レジストパターンをエッチングマスクとして用い、
層間絶縁膜のエッチングが行われる。層間絶縁膜のエッ
チングは、窒化膜１１１で自動的に停止する。その後、
開口内に露出した窒化膜１１１を選択的に除去し、続い
て酸化膜１０６を異方的にエッチングして基板１０１表
面を露出させる。
【００１６】
【発明が解決しようとする課題】図２（Ｄ）の構造にお
いて、パターン密度が密になると、ワード線（ゲート電
極）間の間隙が減少する。サイドウォール１１０の厚さ
は、周辺回路に用いるライトリードープドドレイン（ｌ
ｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造のトラン
ジスタの性能から定められる。窒化膜１１１の厚さは、
エッチングストッパとして機能するのに必要な厚さで定
められる。酸化膜１０６の厚さは、窒化膜１１１がトラ
ンジスタの性能に悪影響を及ぼさない厚さに選定され
る。
いて、パターン密度が密になると、ワード線（ゲート電
極）間の間隙が減少する。サイドウォール１１０の厚さ
は、周辺回路に用いるライトリードープドドレイン（ｌ
ｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造のトラン
ジスタの性能から定められる。窒化膜１１１の厚さは、
エッチングストッパとして機能するのに必要な厚さで定
められる。酸化膜１０６の厚さは、窒化膜１１１がトラ
ンジスタの性能に悪影響を及ぼさない厚さに選定され
る。
【００１７】このようにワード線間に形成される各絶縁
層の厚さがそれぞれの機能から制限されると、ワード線
間隔が狭められた場合、窒化膜１１１の形成する凹部の
幅はパターン密度の向上と共に減少してしまう。凹部の
幅がある程度以上狭くなると、窒化膜１１１を露出した
後の凹部内の酸化膜を除去ができなくなってしまう。
層の厚さがそれぞれの機能から制限されると、ワード線
間隔が狭められた場合、窒化膜１１１の形成する凹部の
幅はパターン密度の向上と共に減少してしまう。凹部の
幅がある程度以上狭くなると、窒化膜１１１を露出した
後の凹部内の酸化膜を除去ができなくなってしまう。
【００１８】この現象は、窒化膜１１１の上に形成され
た酸化膜、例えばＢＰＳＧのエッチングの際、凹部の幅
がある程度以上狭くなるとデポ物の堆積が支配的に起こ
るようになり、窒化膜の堆積が生じ、窒化膜１１１の凹
部がエッチング困難となってしまうためと考えられる。
た酸化膜、例えばＢＰＳＧのエッチングの際、凹部の幅
がある程度以上狭くなるとデポ物の堆積が支配的に起こ
るようになり、窒化膜の堆積が生じ、窒化膜１１１の凹
部がエッチング困難となってしまうためと考えられる。
【００１９】本発明の目的は、パターン密度が向上した
場合にも、ＳＡＣ窓を確実に開口することのできる構造
を有する半導体装置を提供することである。
場合にも、ＳＡＣ窓を確実に開口することのできる構造
を有する半導体装置を提供することである。
【００２０】本発明の他の目的は、パターン密度が向上
した場合にも、コンタクト窓を確実に開口することので
きる半導体装置の製造方法を提供することである。
した場合にも、コンタクト窓を確実に開口することので
きる半導体装置の製造方法を提供することである。
【００２１】
【課題を解決するための手段】本発明の一観点によれ
ば、パターン密度の高い第１の領域と、パターン密度の
低い第２の領域とを含む半導体装置であって、半導体基
板と、前記半導体基板上に形成されたゲート絶縁膜と、
前記第１の領域で前記ゲート絶縁膜上に形成された第１
のゲート電極構造と、前記第２の領域で前記ゲート絶縁
膜上に形成された第２のゲート電極構造と、前記第１の
ゲート電極構造の上面および側面を覆って半導体基板上
に形成された第１の絶縁膜と、第１の絶縁膜の上に形成
され、第１の絶縁膜とはエッチング特性の異なる第２の
絶縁膜とを含む第１の積層絶縁膜と、前記第２のゲート
電極構造の側面を覆い、前記第１および第２の絶縁膜と
同一工程で形成された第３および第４の絶縁膜を含む第
２の積層絶縁膜と、前記第１および第２のゲート電極構
造の両側の半導体基板中に形成された第１対および第２
対のソース／ドレイン領域と、前記第１および第２の積
層絶縁膜を覆う層間絶縁膜と、前記層間絶縁膜および前
記第１の積層絶縁膜を貫通し、前記第１のゲート電極構
造側壁上の前記第１の絶縁膜に接して前記第１対のソー
ス／ドレイン領域の一方に達する第１のコンタクトホー
ルと、前記層間絶縁膜を貫通し、前記第２の積層絶縁膜
の側方を通って前記第２対のソース／ドレイン領域の一
方に達する第２のコンタクトホールと、前記第１、第２
のコンタクトホールを埋める第１および第２のソース／
ドレイン電極とを含み、前記第１のコンタクトホール内
の第１のソース／ドレイン電極と、前記第１のゲート電
極構造との間には前記層間絶縁膜が存在しない半導体装
置が提供される。
ば、パターン密度の高い第１の領域と、パターン密度の
低い第２の領域とを含む半導体装置であって、半導体基
板と、前記半導体基板上に形成されたゲート絶縁膜と、
前記第１の領域で前記ゲート絶縁膜上に形成された第１
のゲート電極構造と、前記第２の領域で前記ゲート絶縁
膜上に形成された第２のゲート電極構造と、前記第１の
ゲート電極構造の上面および側面を覆って半導体基板上
に形成された第１の絶縁膜と、第１の絶縁膜の上に形成
され、第１の絶縁膜とはエッチング特性の異なる第２の
絶縁膜とを含む第１の積層絶縁膜と、前記第２のゲート
電極構造の側面を覆い、前記第１および第２の絶縁膜と
同一工程で形成された第３および第４の絶縁膜を含む第
２の積層絶縁膜と、前記第１および第２のゲート電極構
造の両側の半導体基板中に形成された第１対および第２
対のソース／ドレイン領域と、前記第１および第２の積
層絶縁膜を覆う層間絶縁膜と、前記層間絶縁膜および前
記第１の積層絶縁膜を貫通し、前記第１のゲート電極構
造側壁上の前記第１の絶縁膜に接して前記第１対のソー
ス／ドレイン領域の一方に達する第１のコンタクトホー
ルと、前記層間絶縁膜を貫通し、前記第２の積層絶縁膜
の側方を通って前記第２対のソース／ドレイン領域の一
方に達する第２のコンタクトホールと、前記第１、第２
のコンタクトホールを埋める第１および第２のソース／
ドレイン電極とを含み、前記第１のコンタクトホール内
の第１のソース／ドレイン電極と、前記第１のゲート電
極構造との間には前記層間絶縁膜が存在しない半導体装
置が提供される。
【００２２】パターン密度の高い第１の領域において
は、ゲート電極構造の側壁上に、サイドウォールが形成
されないため、ＳＡＣ用の第１の積層絶縁膜の形成する
凹部の幅が広がる。
は、ゲート電極構造の側壁上に、サイドウォールが形成
されないため、ＳＡＣ用の第１の積層絶縁膜の形成する
凹部の幅が広がる。
【００２３】パターン密度の低い第２の領域において
は、第１の積層絶縁膜と同一構造の第２の積層絶縁膜を
用いてサイドウォールが形成されるため、ＬＤＤ構造の
トランジスタを形成することができる。
は、第１の積層絶縁膜と同一構造の第２の積層絶縁膜を
用いてサイドウォールが形成されるため、ＬＤＤ構造の
トランジスタを形成することができる。
【００２４】第１の積層絶縁膜と第２の積層絶縁膜とを
同一の積層絶縁膜で形成することにより、製造工程を簡
略化することができる。
同一の積層絶縁膜で形成することにより、製造工程を簡
略化することができる。
【００２５】本発明の他の観点によれば、半導体基板の
複数の活性領域上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に、第１の領域でパターン密度の高い
複数の第１のゲート電極構造を、第２の領域でパターン
密度が低い複数の第２のゲート電極構造を形成する工程
と、前記第１、第２のゲート電極構造の両側で、前記半
導体基板内にそれぞれ１対のソース／ドレイン領域を形
成する工程と、前記第１、第２のゲート電極構造を覆っ
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上に第１の絶縁膜とエッチング特性が異
なる第２の絶縁膜を形成する工程と、前記第１の領域の
第２の絶縁膜、および第２の領域の第２のゲート電極構
造上面および前記サイドウォールを覆って半導体基板上
に前記第２の絶縁膜とエッチング特性が異なる層間絶縁
膜を形成する工程と、前記第１の領域で、前記第２の絶
縁膜をエッチングストッパとして用い、前記層間絶縁
膜、前記第１の積層絶縁膜を貫通し、前記ソース／ドレ
イン領域の１つに達する開口を自己整合的に形成する工
程とを有する半導体装置の製造方法が提供される。
複数の活性領域上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に、第１の領域でパターン密度の高い
複数の第１のゲート電極構造を、第２の領域でパターン
密度が低い複数の第２のゲート電極構造を形成する工程
と、前記第１、第２のゲート電極構造の両側で、前記半
導体基板内にそれぞれ１対のソース／ドレイン領域を形
成する工程と、前記第１、第２のゲート電極構造を覆っ
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上に第１の絶縁膜とエッチング特性が異
なる第２の絶縁膜を形成する工程と、前記第１の領域の
第２の絶縁膜、および第２の領域の第２のゲート電極構
造上面および前記サイドウォールを覆って半導体基板上
に前記第２の絶縁膜とエッチング特性が異なる層間絶縁
膜を形成する工程と、前記第１の領域で、前記第２の絶
縁膜をエッチングストッパとして用い、前記層間絶縁
膜、前記第１の積層絶縁膜を貫通し、前記ソース／ドレ
イン領域の１つに達する開口を自己整合的に形成する工
程とを有する半導体装置の製造方法が提供される。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００２７】図１は、本発明の実施例によるＤＲＡＭ装
置の構成を概略的に示す。ＤＲＡＭ装置は、メモリセル
領域ＭＣと周辺回路領域ＰＣを含む。メモリセル領域Ｍ
Ｃにおいては、多数のメモリセルが高密度に配置され
る。周辺回路領域ＰＣにおいては、センスアンプやデコ
ーダ等のメモリセル領域に対する制御回路が形成され
る。
置の構成を概略的に示す。ＤＲＡＭ装置は、メモリセル
領域ＭＣと周辺回路領域ＰＣを含む。メモリセル領域Ｍ
Ｃにおいては、多数のメモリセルが高密度に配置され
る。周辺回路領域ＰＣにおいては、センスアンプやデコ
ーダ等のメモリセル領域に対する制御回路が形成され
る。
【００２８】図示の便宜のため、図中左側にメモリセル
ＭＣのトランジスタ部分の構成を示し、図中右側に周辺
回路領域ＰＣのトランジスタ部分を示す。シリコン基板
１の表面に、活性領域ＡＲを取り囲むように、フィール
ド酸化膜２が形成される。フィールド酸化膜２で囲まれ
た活性領域ＡＲ上に、ゲート酸化膜３が形成される。
ＭＣのトランジスタ部分の構成を示し、図中右側に周辺
回路領域ＰＣのトランジスタ部分を示す。シリコン基板
１の表面に、活性領域ＡＲを取り囲むように、フィール
ド酸化膜２が形成される。フィールド酸化膜２で囲まれ
た活性領域ＡＲ上に、ゲート酸化膜３が形成される。
【００２９】ゲート酸化膜３上に、シリコン層とシリサ
イド層の積層からなるワード線（ゲート電極）４が形成
され、その上に絶縁層５が形成される。絶縁層５は、た
とえば高温酸化（ＨＴＯ）膜と反射防止膜として機能す
るＳｉＯＮ膜の積層で形成される。ワード線構造４、絶
縁膜５の積層を同一パターンでパターニングした後、ゲ
ート電極構造を覆うように基板全面上にＣＶＤにより高
温酸化（ＨＴＯ）膜６および窒化膜７の積層が形成され
る。
イド層の積層からなるワード線（ゲート電極）４が形成
され、その上に絶縁層５が形成される。絶縁層５は、た
とえば高温酸化（ＨＴＯ）膜と反射防止膜として機能す
るＳｉＯＮ膜の積層で形成される。ワード線構造４、絶
縁膜５の積層を同一パターンでパターニングした後、ゲ
ート電極構造を覆うように基板全面上にＣＶＤにより高
温酸化（ＨＴＯ）膜６および窒化膜７の積層が形成され
る。
【００３０】メモリセル領域ＭＣをホトレジストで覆
い、周辺回路領域ＰＣを露出した状態で異方性エッチン
グを行うことにより、窒化膜７の異方性エッチングを行
う。周辺回路領域においては、窒化膜７が異方的にエッ
チングされ、ゲート電極構造の側壁上にサイドウォール
７ａが残る。必要に応じ、さらに酸化膜の異方性エッチ
ングを行う。このようにして、周辺回路領域ＰＣのゲー
ト電極側壁上にはサイドウォールが形成される。
い、周辺回路領域ＰＣを露出した状態で異方性エッチン
グを行うことにより、窒化膜７の異方性エッチングを行
う。周辺回路領域においては、窒化膜７が異方的にエッ
チングされ、ゲート電極構造の側壁上にサイドウォール
７ａが残る。必要に応じ、さらに酸化膜の異方性エッチ
ングを行う。このようにして、周辺回路領域ＰＣのゲー
ト電極側壁上にはサイドウォールが形成される。
【００３１】周辺回路領域ＰＣにおいては、サイドウォ
ール形成前に軽いイオン注入を行い、サイドウォール形
成後に高濃度のイオン注入を行うことにより、ＬＤＤ構
造のソース／ドレイン領域が形成される。ＬＤＤ構造を
用い高性能のトランジスタを形成することができる。メ
モリセル領域ＭＣにおいては、サイドウォールを形成す
るのに用いた酸化膜と窒化膜の積層が、ＳＡＣ用のエッ
チングストッパとして使用できる。サイドウォールを形
成していないため、ワード線間の間隔が広くなり、高い
アスペクト比の開口を形成しやすくなる。
ール形成前に軽いイオン注入を行い、サイドウォール形
成後に高濃度のイオン注入を行うことにより、ＬＤＤ構
造のソース／ドレイン領域が形成される。ＬＤＤ構造を
用い高性能のトランジスタを形成することができる。メ
モリセル領域ＭＣにおいては、サイドウォールを形成す
るのに用いた酸化膜と窒化膜の積層が、ＳＡＣ用のエッ
チングストッパとして使用できる。サイドウォールを形
成していないため、ワード線間の間隔が広くなり、高い
アスペクト比の開口を形成しやすくなる。
【００３２】以下、より詳細な実施例を説明する。図３
（Ａ）〜（Ｄ）、図４（Ｅ）〜（Ｇ）、図５（Ｈ）、
（Ｉ）は、本発明の実施例による半導体記憶装置の製造
工程を示す半導体基板の断面図である。
（Ａ）〜（Ｄ）、図４（Ｅ）〜（Ｇ）、図５（Ｈ）、
（Ｉ）は、本発明の実施例による半導体記憶装置の製造
工程を示す半導体基板の断面図である。
【００３３】図３（Ａ）に示すように、まずフィールド
酸化膜１２および必要なウェルＮ１、Ｎ２、Ｐ１の作成
を行う。たとえば、ｐ型シリコン基板１１表面上にバッ
ファ酸化膜、窒化膜を形成し、窒化膜をパターニングす
ることにより耐酸化マスクを形成する。ｎ型ウェルＮ
１、Ｎ２を形成すべき領域を除いてホトレジストマスク
で覆い、ｎ型不純物のイオン注入を行う。レジストマス
クを除去し、局所酸化（ＬＯＣＯＳ）によるフィールド
酸化膜１２の形成を行う。この時、イオン注入されたｎ
型不純物は同時に活性化、ドライン・インされ、ｎ型ウ
ェルＮ１、Ｎ２が形成される。
酸化膜１２および必要なウェルＮ１、Ｎ２、Ｐ１の作成
を行う。たとえば、ｐ型シリコン基板１１表面上にバッ
ファ酸化膜、窒化膜を形成し、窒化膜をパターニングす
ることにより耐酸化マスクを形成する。ｎ型ウェルＮ
１、Ｎ２を形成すべき領域を除いてホトレジストマスク
で覆い、ｎ型不純物のイオン注入を行う。レジストマス
クを除去し、局所酸化（ＬＯＣＯＳ）によるフィールド
酸化膜１２の形成を行う。この時、イオン注入されたｎ
型不純物は同時に活性化、ドライン・インされ、ｎ型ウ
ェルＮ１、Ｎ２が形成される。
【００３４】ｐ型ウェルＰ１を露出する開口を有するレ
ジストマスクを形成し、ｐ型不純物のイオン注入を行
う。図の構成では、ｐ型ウェルＰ１はｎ型ウェルＮ２内
に形成され、いわゆるトリプルウェルを形成している。
なお、これらのウェル構造は周知のものであり、周知の
技術を用いて周知のいずれのウェル構造を採用すること
もできる。
ジストマスクを形成し、ｐ型不純物のイオン注入を行
う。図の構成では、ｐ型ウェルＰ１はｎ型ウェルＮ２内
に形成され、いわゆるトリプルウェルを形成している。
なお、これらのウェル構造は周知のものであり、周知の
技術を用いて周知のいずれのウェル構造を採用すること
もできる。
【００３５】フィールド酸化膜１２を形成した後、耐酸
化マスクである窒化膜、その下のバッファ酸化膜を除去
する。露出したシリコン基板表面にゲート酸化膜１３を
熱酸化により形成する。
化マスクである窒化膜、その下のバッファ酸化膜を除去
する。露出したシリコン基板表面にゲート酸化膜１３を
熱酸化により形成する。
【００３６】基板全面上にドープドアモルファスシリコ
ン層１４ａ、タングステンシリサイド（ＷＳｉ）層１４
ｂ、高温酸化（ＨＴＯ）膜１５ａ、ＳｉＯＮ反射防止膜
１５ｂの積層を形成する。なお、ドープドアモルファス
シリコン層１４ａとタングステンシリサイド層１４ｂは
併せてワード配線１４を形成する。また、酸化膜１５
ａ、酸化窒化膜１５ｂは併せてワード配線上の絶縁層１
５を形成する。
ン層１４ａ、タングステンシリサイド（ＷＳｉ）層１４
ｂ、高温酸化（ＨＴＯ）膜１５ａ、ＳｉＯＮ反射防止膜
１５ｂの積層を形成する。なお、ドープドアモルファス
シリコン層１４ａとタングステンシリサイド層１４ｂは
併せてワード配線１４を形成する。また、酸化膜１５
ａ、酸化窒化膜１５ｂは併せてワード配線上の絶縁層１
５を形成する。
【００３７】この積層の上に、ホトレジストマスクを形
成し、異方性エッチングを行うことにより、ワード配線
構造を作成する。このワード配線構造をマスクとし、ｎ
型不純物のイオン注入およびｐ型不純物のイオン注入を
行い、低不純物濃度のｎ型領域２１、ｐ型領域２３を作
成する。ここまでの工程は、従来の技術と同様である。
成し、異方性エッチングを行うことにより、ワード配線
構造を作成する。このワード配線構造をマスクとし、ｎ
型不純物のイオン注入およびｐ型不純物のイオン注入を
行い、低不純物濃度のｎ型領域２１、ｐ型領域２３を作
成する。ここまでの工程は、従来の技術と同様である。
【００３８】図３（Ｂ）に示すように、基板全面上に高
温酸化（ＨＴＯ）膜１６、窒化膜１７をＣＶＤにより形
成する。酸化膜１６は、たとえば８００℃の温度におい
て、ＳｉＨ4 とＮ2 Ｏをソースガスとし、厚さ１０〜３
０ｎｍ、たとえば２０ｎｍに形成する。窒化膜１７は、
たとえば基板温度６５０℃においてソースガスとしてＳ
ｉＨ4 とＮＨ3 を用い、厚さ３０〜１００ｎｍ、たとえ
ば７０ｎｍに形成する。
温酸化（ＨＴＯ）膜１６、窒化膜１７をＣＶＤにより形
成する。酸化膜１６は、たとえば８００℃の温度におい
て、ＳｉＨ4 とＮ2 Ｏをソースガスとし、厚さ１０〜３
０ｎｍ、たとえば２０ｎｍに形成する。窒化膜１７は、
たとえば基板温度６５０℃においてソースガスとしてＳ
ｉＨ4 とＮＨ3 を用い、厚さ３０〜１００ｎｍ、たとえ
ば７０ｎｍに形成する。
【００３９】なお、ワード配線構造は、シリコン層１４
ａが高さ約５０ｎｍ、ＷＳｉ層１４ｂが高さ約１５０ｎ
ｍ、その上の絶縁膜１５が高さ約５０ｎｍであり、全体
として約２５０ｎｍの高さを有する。なお、設定に応じ
てワード配線構造の高さは１００〜３００ｎｍの範囲で
変更することができる。
ａが高さ約５０ｎｍ、ＷＳｉ層１４ｂが高さ約１５０ｎ
ｍ、その上の絶縁膜１５が高さ約５０ｎｍであり、全体
として約２５０ｎｍの高さを有する。なお、設定に応じ
てワード配線構造の高さは１００〜３００ｎｍの範囲で
変更することができる。
【００４０】図３（Ｃ）に示すように、メモリセル領域
ＭＣをレジストマスクＰＲで覆い、周辺回路領域ＰＣを
露出する。周辺回路領域ＰＣで露出された酸化膜１６、
窒化膜１７の積層に対し、異方性エッチングを行い、ワ
ード配線側壁上にのみサイドウォール１６ａ、１７ａと
して残す。ソース／ドレイン領域上の窒化膜１７は完全
に除去され、酸化膜１６も除去される。図では、ゲート
酸化膜１３は残る構成を示している。
ＭＣをレジストマスクＰＲで覆い、周辺回路領域ＰＣを
露出する。周辺回路領域ＰＣで露出された酸化膜１６、
窒化膜１７の積層に対し、異方性エッチングを行い、ワ
ード配線側壁上にのみサイドウォール１６ａ、１７ａと
して残す。ソース／ドレイン領域上の窒化膜１７は完全
に除去され、酸化膜１６も除去される。図では、ゲート
酸化膜１３は残る構成を示している。
【００４１】たとえば、エッチングガスとしてＣＨＦ3
／ＣＦ4 ／Ｏ2 ＝１２／１２／５ｓｃｃｍを用い、圧力
５０ｍＴｏｒｒ、高周波電力３００Ｗの条件下でリアク
ティブイオンエッチング（ＲＩＥ）を行い、シリコン窒
化膜１７の大部分をエッチングする。平坦面上でシリコ
ン窒化膜１７がわずかに残った状態でエッチング条件を
切り換える。
／ＣＦ4 ／Ｏ2 ＝１２／１２／５ｓｃｃｍを用い、圧力
５０ｍＴｏｒｒ、高周波電力３００Ｗの条件下でリアク
ティブイオンエッチング（ＲＩＥ）を行い、シリコン窒
化膜１７の大部分をエッチングする。平坦面上でシリコ
ン窒化膜１７がわずかに残った状態でエッチング条件を
切り換える。
【００４２】たとえば、エッチングガスとしてＳＦ6 ／
ＨＢｒ＝２００／２５ｓｃｃｍを用い、圧力５００ｍＴ
ｏｒｒ、電力１５０Ｗの条件のアノード結合プラズマエ
ッチングを行い、平坦面上に残った窒化膜およびその下
の酸化膜の準異方性エッチングを行う。その後、レジス
トマスクＰＲは除去する。
ＨＢｒ＝２００／２５ｓｃｃｍを用い、圧力５００ｍＴ
ｏｒｒ、電力１５０Ｗの条件のアノード結合プラズマエ
ッチングを行い、平坦面上に残った窒化膜およびその下
の酸化膜の準異方性エッチングを行う。その後、レジス
トマスクＰＲは除去する。
【００４３】このようにして、メモリセル領域ＭＣにお
いては、ワード配線構造の上面および側面を酸化膜１
６、窒化膜１７の積層で覆い、周辺回路領域ＰＣにおい
てはワード配線構造の側壁上に酸化膜１６ａ、窒化膜１
７ａの積層からなるサイドウォールを作成する。
いては、ワード配線構造の上面および側面を酸化膜１
６、窒化膜１７の積層で覆い、周辺回路領域ＰＣにおい
てはワード配線構造の側壁上に酸化膜１６ａ、窒化膜１
７ａの積層からなるサイドウォールを作成する。
【００４４】その後、レジストマスクを用いてｎチャネ
ル領域、ｐチャネル領域を分割し、ｎ型不純物、ｐ型不
純物のイオン注入を行い、高濃度のソース／ドレイン領
域２２、２４を作成する。このようにして、周辺回路領
域ＰＣにおいてはＬＤＤ構造のＣＭＯＳトランジスタが
作成される。
ル領域、ｐチャネル領域を分割し、ｎ型不純物、ｐ型不
純物のイオン注入を行い、高濃度のソース／ドレイン領
域２２、２４を作成する。このようにして、周辺回路領
域ＰＣにおいてはＬＤＤ構造のＣＭＯＳトランジスタが
作成される。
【００４５】図３（Ｄ）に示すように、ワード配線構造
を覆って基板全面上にＢＰＳＧからなる絶縁層２５を形
成する。たとえば、ＢＰＳＧ絶縁膜２５は厚さ１．７５
μｍとする。絶縁層２５をリフローまたは化学機械研磨
（ＣＭＰ）または両者によって平坦化し、平坦化された
表面上に高温酸化（ＨＴＯ）膜２６を形成する。
を覆って基板全面上にＢＰＳＧからなる絶縁層２５を形
成する。たとえば、ＢＰＳＧ絶縁膜２５は厚さ１．７５
μｍとする。絶縁層２５をリフローまたは化学機械研磨
（ＣＭＰ）または両者によって平坦化し、平坦化された
表面上に高温酸化（ＨＴＯ）膜２６を形成する。
【００４６】図４（Ｅ）に示すように、ＨＴＯ膜２６上
に、ビット線コンタクト領域に開口を有するレジストマ
スク２７を形成する。レジストマスク２７をエッチング
マスクとして用い、ビット線用コンタクトホール２８を
形成する。まず、酸化膜用のエッチングを行い、ＨＴＯ
膜２６、ＢＰＳＧ絶縁膜２５のエッチングを行う。酸化
膜用エッチングが終了すると、開口内底面には窒化膜１
７が露出する。
に、ビット線コンタクト領域に開口を有するレジストマ
スク２７を形成する。レジストマスク２７をエッチング
マスクとして用い、ビット線用コンタクトホール２８を
形成する。まず、酸化膜用のエッチングを行い、ＨＴＯ
膜２６、ＢＰＳＧ絶縁膜２５のエッチングを行う。酸化
膜用エッチングが終了すると、開口内底面には窒化膜１
７が露出する。
【００４７】次に、窒化膜１７の選択的エッチングを行
う。たとえば、多結晶シリコン系エッチャーを用い、平
坦面上で選択比３０程度の選択的窒化膜エッチングを行
う。このエッチングにより開口内に露出した窒化膜１７
は除去される。なお、メモリセル領域ＭＣにおいては、
ワード配線構造にサイドウォールが形成されていないた
め、窒化膜１７の形成する凹部の幅が広く、エッチング
の自動停止を防止して安定にエッチングを行うことがで
きる。
う。たとえば、多結晶シリコン系エッチャーを用い、平
坦面上で選択比３０程度の選択的窒化膜エッチングを行
う。このエッチングにより開口内に露出した窒化膜１７
は除去される。なお、メモリセル領域ＭＣにおいては、
ワード配線構造にサイドウォールが形成されていないた
め、窒化膜１７の形成する凹部の幅が広く、エッチング
の自動停止を防止して安定にエッチングを行うことがで
きる。
【００４８】窒化膜１７のエッチング後、さらに酸化膜
の異方性エッチングを行い、開口内底面上の酸化膜１
６、１３を除去する。この時、ワード配線構造側壁上の
酸化膜１６はほんどエッチングされずに残る。
の異方性エッチングを行い、開口内底面上の酸化膜１
６、１３を除去する。この時、ワード配線構造側壁上の
酸化膜１６はほんどエッチングされずに残る。
【００４９】図４（Ｆ）は、エッチング終了後の構造を
概略的に示す。ビット線用コンタクトホール２８がＨＴ
Ｏ酸化膜２６、ＢＰＳＧ絶縁膜２５、窒化膜１７、酸化
膜１６、１３を貫通して形成され、その下にソース／ド
レイン領域が露出する。その後、レジストマスク２７は
除去する。
概略的に示す。ビット線用コンタクトホール２８がＨＴ
Ｏ酸化膜２６、ＢＰＳＧ絶縁膜２５、窒化膜１７、酸化
膜１６、１３を貫通して形成され、その下にソース／ド
レイン領域が露出する。その後、レジストマスク２７は
除去する。
【００５０】図４（Ｇ）に示すように、基板全面上にビ
ット線配線層２９を堆積する。たとえば、ドープドアモ
ルファスシリコン層とタングステンシリサイド層の積層
によりポリサイド電極層をＣＶＤにより堆積する。な
お、ポリサイド電極層の代わりにメタル配線層を用いる
こともできる。また、ＣＶＤに代え、スパッタリングを
用いることもできる。その後、ビット線配線層２９のパ
ターニングを行い、ビット線２９を作成する。
ット線配線層２９を堆積する。たとえば、ドープドアモ
ルファスシリコン層とタングステンシリサイド層の積層
によりポリサイド電極層をＣＶＤにより堆積する。な
お、ポリサイド電極層の代わりにメタル配線層を用いる
こともできる。また、ＣＶＤに代え、スパッタリングを
用いることもできる。その後、ビット線配線層２９のパ
ターニングを行い、ビット線２９を作成する。
【００５１】図５（Ｈ）に示すように、ビット線２９を
覆うように、ＢＰＳＧ絶縁層３０を形成し、必要に応じ
てその表面を平坦化する。ＢＰＳＧ絶縁層の上にさらに
ＨＴＯ膜を設けてもよい。レジストマスクを用いて蓄積
電極用コンタクトホール３１を形成する。このコンタク
トホール作成工程は、図４（Ｅ）、（Ｆ）で説明したエ
ッチング工程と同様に行うことができる。このようにし
て、蓄積電極用コンタクトホール３１を形成する。
覆うように、ＢＰＳＧ絶縁層３０を形成し、必要に応じ
てその表面を平坦化する。ＢＰＳＧ絶縁層の上にさらに
ＨＴＯ膜を設けてもよい。レジストマスクを用いて蓄積
電極用コンタクトホール３１を形成する。このコンタク
トホール作成工程は、図４（Ｅ）、（Ｆ）で説明したエ
ッチング工程と同様に行うことができる。このようにし
て、蓄積電極用コンタクトホール３１を形成する。
【００５２】図６は、本実施例による半導体記憶装置の
平面レイアウトを概略的に示す。図中横方向にビット線
２９が平行に形成され、ワード線１４は縦方向に形成さ
れる。フィールド酸化膜で画定された活性領域ＡＲは、
ビット線、ワード線に交差するように斜め、たとえばビ
ット線に対し約３０°の角度、に形成されている。蓄積
電極用コンタクトホール３１は、ビット線用コンタクト
ホール２８と図中水平方向、垂直方向にずれた位置に配
置される。このため、図５（Ｈ）の断面図においては、
蓄積電極用コンタクトホール３１は隠れた位置に形成さ
れる。
平面レイアウトを概略的に示す。図中横方向にビット線
２９が平行に形成され、ワード線１４は縦方向に形成さ
れる。フィールド酸化膜で画定された活性領域ＡＲは、
ビット線、ワード線に交差するように斜め、たとえばビ
ット線に対し約３０°の角度、に形成されている。蓄積
電極用コンタクトホール３１は、ビット線用コンタクト
ホール２８と図中水平方向、垂直方向にずれた位置に配
置される。このため、図５（Ｈ）の断面図においては、
蓄積電極用コンタクトホール３１は隠れた位置に形成さ
れる。
【００５３】蓄積電極用コンタクトホール３１を埋め込
むように蓄積電極用電極領域が形成され、さらに蓄積電
極用セルプレート３２が形成される。
むように蓄積電極用電極領域が形成され、さらに蓄積電
極用セルプレート３２が形成される。
【００５４】セルプレート３２表面上に窒化膜３３を形
成し、その表面を覆うように対向電極層３４が形成され
る。
成し、その表面を覆うように対向電極層３４が形成され
る。
【００５５】図６（Ｂ）、（Ｃ）、（Ｄ）は、セルプレ
ートの構成例を示す。図６（Ｂ）は最も単純な形状のセ
ルプレートであり、蓄積電極用コンタクトホールを部分
的に埋め込むようにシリコン膜が形成される。なお、シ
リコン膜表面を粗面ポリシリコンとすることにより、表
面積をほぼ倍増することができる。
ートの構成例を示す。図６（Ｂ）は最も単純な形状のセ
ルプレートであり、蓄積電極用コンタクトホールを部分
的に埋め込むようにシリコン膜が形成される。なお、シ
リコン膜表面を粗面ポリシリコンとすることにより、表
面積をほぼ倍増することができる。
【００５６】図６（Ｃ）は、コンタクトホールをシリコ
ン領域で埋め込んだ後、その表面上に円柱状または角柱
状のセルプレートを形成した構成を示す。
ン領域で埋め込んだ後、その表面上に円柱状または角柱
状のセルプレートを形成した構成を示す。
【００５７】図６（Ｄ）は、さらに表面積を増加させる
ため、シリンダ形状の蓄積電極を形成した場合を示す。
なお、図６（Ｃ）、（Ｄ）の場合にも、セルプレート表
面を粗面ポリとすることにより、容量をほぼ倍増させる
ことができる。
ため、シリンダ形状の蓄積電極を形成した場合を示す。
なお、図６（Ｃ）、（Ｄ）の場合にも、セルプレート表
面を粗面ポリとすることにより、容量をほぼ倍増させる
ことができる。
【００５８】蓄積キャパシタを形成した後、その表面上
をＢＰＳＧ等の絶縁膜３５で覆う。絶縁膜３５に対し、
必要に応じて平坦化処理を行う。
をＢＰＳＧ等の絶縁膜３５で覆う。絶縁膜３５に対し、
必要に応じて平坦化処理を行う。
【００５９】レジストマスクを用い、周辺回路領域ＰＣ
にコンタクトホール３６を形成する。周辺回路領域ＰＣ
においては、ソース／ドレイン領域上に窒化膜１７が存
在しないため、酸化膜のエッチングのみによりソース／
ドレイン領域に達するコンタクトホールを容易に形成す
ることができる。
にコンタクトホール３６を形成する。周辺回路領域ＰＣ
においては、ソース／ドレイン領域上に窒化膜１７が存
在しないため、酸化膜のエッチングのみによりソース／
ドレイン領域に達するコンタクトホールを容易に形成す
ることができる。
【００６０】図５（Ｉ）に示すように、周辺回路領域に
おいて必要な電極配線３７を形成する。電極配線は、た
とえば、Ｔｉ／ＴｉＮ／Ｗの積層で形成する。Ｔｉ層
は、スパッタリングで形成する。ＴｉＮ層は、スパッタ
リングまたはＣＶＤで形成する。Ｗ層は、ＣＶＤで形成
する。その後配線層３７のパターニングを行う。
おいて必要な電極配線３７を形成する。電極配線は、た
とえば、Ｔｉ／ＴｉＮ／Ｗの積層で形成する。Ｔｉ層
は、スパッタリングで形成する。ＴｉＮ層は、スパッタ
リングまたはＣＶＤで形成する。Ｗ層は、ＣＶＤで形成
する。その後配線層３７のパターニングを行う。
【００６１】さらに、必要な絶縁層形成、配線形成を行
い、半導体記憶装置を完成させる。以上説明した実施例
においては、ビット線コンタクトホール作成と蓄積電極
コンタクトホール作成のために、２回ＳＡＣ工程を行っ
た。ＳＡＣ工程は必ずしも２回行う必要はない。
い、半導体記憶装置を完成させる。以上説明した実施例
においては、ビット線コンタクトホール作成と蓄積電極
コンタクトホール作成のために、２回ＳＡＣ工程を行っ
た。ＳＡＣ工程は必ずしも２回行う必要はない。
【００６２】図７（Ｅ）〜（Ｇ）、図８（Ｈ）、
（Ｉ）、図９（Ｊ）、（Ｋ）は、本発明の他の実施例に
よる半導体記憶装置の製造工程を示す半導体基板の断面
図である。
（Ｉ）、図９（Ｊ）、（Ｋ）は、本発明の他の実施例に
よる半導体記憶装置の製造工程を示す半導体基板の断面
図である。
【００６３】この実施例においては、ＳＡＣ工程は１回
のみ行われる。まず、図３（Ａ）〜（Ｄ）に示す工程が
行われる。
のみ行われる。まず、図３（Ａ）〜（Ｄ）に示す工程が
行われる。
【００６４】図７（Ｅ）に示すように、図３（Ｄ）に示
す構成の上にレジストマスク２７を形成し、エッチング
を行うことにより、ビット線用コンタクトホール２８お
よび蓄積電極用コンタクトホール３１を同時に形成す
る。このコンタクトホール形成用エッチング工程は、図
４（Ｅ）、（Ｆ）を参照して説明したエッチング工程と
同様に自己整合的に行うことができる。
す構成の上にレジストマスク２７を形成し、エッチング
を行うことにより、ビット線用コンタクトホール２８お
よび蓄積電極用コンタクトホール３１を同時に形成す
る。このコンタクトホール形成用エッチング工程は、図
４（Ｅ）、（Ｆ）を参照して説明したエッチング工程と
同様に自己整合的に行うことができる。
【００６５】図１０は、本実施例による半導体記憶装置
の平面レイアウトを概略的に示す。本構成においては、
ビット線４４が水平方向に延在し、ワード線１４が垂直
方向に延在する。活性領域ＡＲは、ビット線の下にビッ
ト線と平行な方向に延在して形成される。ビット線用コ
ンタクトホール２８と蓄積電極用コンタクトホール３１
は水平方向に並んで形成される。このような配置を行う
ためには、蓄積電極とビット線とを異なるレベルに配置
する必要がある。
の平面レイアウトを概略的に示す。本構成においては、
ビット線４４が水平方向に延在し、ワード線１４が垂直
方向に延在する。活性領域ＡＲは、ビット線の下にビッ
ト線と平行な方向に延在して形成される。ビット線用コ
ンタクトホール２８と蓄積電極用コンタクトホール３１
は水平方向に並んで形成される。このような配置を行う
ためには、蓄積電極とビット線とを異なるレベルに配置
する必要がある。
【００６６】図７（Ｆ）は、コンタクトホール形成工程
終了後の断面構造を概略的に示す。メモリセル領域にお
いて、ソース／ドレイン領域がコンタクトホール底面に
露出する。
終了後の断面構造を概略的に示す。メモリセル領域にお
いて、ソース／ドレイン領域がコンタクトホール底面に
露出する。
【００６７】図７（Ｇ）に示すように、コンタクトホー
ル内に露出した表面を覆うように、ドープドアモルファ
スシリコン層とその表面上に粗面ポリシリコンを形成
し、電極層４０を形成する。粗面ポリシリコンは、アモ
ルファス相と結晶相の境界近傍の成長条件でポリシリコ
ンを成長させ、半球状の形状に成長させたポリシリコン
である。
ル内に露出した表面を覆うように、ドープドアモルファ
スシリコン層とその表面上に粗面ポリシリコンを形成
し、電極層４０を形成する。粗面ポリシリコンは、アモ
ルファス相と結晶相の境界近傍の成長条件でポリシリコ
ンを成長させ、半球状の形状に成長させたポリシリコン
である。
【００６８】図８（Ｈ）に示すように、基板表面をＣＭ
Ｐにより研磨し、上部平坦面上の電極層４０を除去し、
コンタクトホール内にのみ電極層４０ａを残す。この工
程は、パターニングを行う必要がなく、したがって位置
合わせを行う必要もない。一回のＳＡＣ工程とＣＭＰの
みにより、分離されたビットコンタクトと蓄積電極コン
タクトが形成される。
Ｐにより研磨し、上部平坦面上の電極層４０を除去し、
コンタクトホール内にのみ電極層４０ａを残す。この工
程は、パターニングを行う必要がなく、したがって位置
合わせを行う必要もない。一回のＳＡＣ工程とＣＭＰの
みにより、分離されたビットコンタクトと蓄積電極コン
タクトが形成される。
【００６９】図８（Ｉ）に示すように、電極層４０ａ表
面を覆うように、シリコン窒化膜４１をＣＶＤにより堆
積する。続いて、窒化膜４１表面を覆うように、ドープ
ドアモルファスシリコン膜４２を形成する。
面を覆うように、シリコン窒化膜４１をＣＶＤにより堆
積する。続いて、窒化膜４１表面を覆うように、ドープ
ドアモルファスシリコン膜４２を形成する。
【００７０】レジストマスクを用い、シリコン膜４２を
パターニングすることにより、蓄積電極用シリコン膜と
ビットコンタクト上のシリコン膜の分離を行う。
パターニングすることにより、蓄積電極用シリコン膜と
ビットコンタクト上のシリコン膜の分離を行う。
【００７１】図９（Ｊ）に示すように、基板表面上にＢ
ＰＳＧ層４３を形成し、たとえば８００℃で２０分間の
リフロー処理を行って表面を平坦化する。ＢＰＳＧ層４
３表面上にレジストパターンを形成し、ビットコンタク
トを露出する開口を形成する。
ＰＳＧ層４３を形成し、たとえば８００℃で２０分間の
リフロー処理を行って表面を平坦化する。ＢＰＳＧ層４
３表面上にレジストパターンを形成し、ビットコンタク
トを露出する開口を形成する。
【００７２】さらに、周辺回路領域のコンタクトホール
を形成するため、他のレジストマスクを形成し、周辺回
路領域において表面からソース／ドレイン領域に達する
コンタクトホール４５を形成する。
を形成するため、他のレジストマスクを形成し、周辺回
路領域において表面からソース／ドレイン領域に達する
コンタクトホール４５を形成する。
【００７３】図９（Ｋ）に示すように、配線層４６を堆
積し、パターニングすることにより、ビット線および周
辺回路領域の配線を形成する。配線層４６は、たとえば
Ｔｉ／ＴｉＮ／Ｗの積層により形成することができる。
Ｔｉ層は、スパッタリングにより形成できる。ＴｉＮ層
は、ＣＶＤまたはスパッタリングにより形成することが
できる。Ｗ層は、ＣＶＤにより形成することができる。
なお、積層配線層を形成する際、各層形成の間に必要に
応じてラピッドサーマルアニール（ＲＴＡ）を行うと、
電極層の剥がれ対策として有効である。
積し、パターニングすることにより、ビット線および周
辺回路領域の配線を形成する。配線層４６は、たとえば
Ｔｉ／ＴｉＮ／Ｗの積層により形成することができる。
Ｔｉ層は、スパッタリングにより形成できる。ＴｉＮ層
は、ＣＶＤまたはスパッタリングにより形成することが
できる。Ｗ層は、ＣＶＤにより形成することができる。
なお、積層配線層を形成する際、各層形成の間に必要に
応じてラピッドサーマルアニール（ＲＴＡ）を行うと、
電極層の剥がれ対策として有効である。
【００７４】必要に応じ、さらに絶縁層形成、配線層形
成を行い、半導体記憶装置を完成させる。
成を行い、半導体記憶装置を完成させる。
【００７５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００７６】
【発明の効果】以上説明したように、本発明によれば、
パターン密度の高い領域においては、ゲート（ワード）
構造側壁上にサイドウォールを形成せず、パターン密度
の低い領域においてはゲート（ワード）構造側壁上にサ
イドウォールを形成する。このため、パターン密度の高
い領域においては、コンタクトホールを安定に形成する
ことができ、パターン密度の低い領域においてはＬＤＤ
構造のトランジスタを形成することができる。
パターン密度の高い領域においては、ゲート（ワード）
構造側壁上にサイドウォールを形成せず、パターン密度
の低い領域においてはゲート（ワード）構造側壁上にサ
イドウォールを形成する。このため、パターン密度の高
い領域においては、コンタクトホールを安定に形成する
ことができ、パターン密度の低い領域においてはＬＤＤ
構造のトランジスタを形成することができる。
【００７７】パターン密度の高い領域においては、酸化
膜、窒化膜積層によりゲート（ワード）配線構造を覆
い、ＳＡＣ工程を行うことができる。パターン密度の低
い領域においては、同一の積層を用いてサイドウォール
を形成することができる。このため、少ない工程により
半導体装置の高集積化を容易にすることができる。
膜、窒化膜積層によりゲート（ワード）配線構造を覆
い、ＳＡＣ工程を行うことができる。パターン密度の低
い領域においては、同一の積層を用いてサイドウォール
を形成することができる。このため、少ない工程により
半導体装置の高集積化を容易にすることができる。
【図１】本発明の実施例による半導体装置の製造工程を
説明するための概略断面図である。
説明するための概略断面図である。
【図２】従来技術を説明するための半導体基板の概略断
面図である。
面図である。
【図３】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の概略断面図である。
説明するための半導体基板の概略断面図である。
【図４】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の概略断面図である。
説明するための半導体基板の概略断面図である。
【図５】本発明の実施例による半導体装置の製造方法を
説明するための半導体基板の概略断面図である。
説明するための半導体基板の概略断面図である。
【図６】図３〜図５に示す実施例をさらに説明するため
の平面図および断面図である。
の平面図および断面図である。
【図７】本発明の他の実施例による半導体装置の製造方
法を説明するための概略断面図である。
法を説明するための概略断面図である。
【図８】本発明の他の実施例による半導体装置の製造方
法を説明するための概略断面図である。
法を説明するための概略断面図である。
【図９】本発明の他の実施例による半導体装置の製造方
法を説明するための概略断面図である。
法を説明するための概略断面図である。
【図１０】図７〜図９に示す実施例をさらに説明するた
めの概略平面図である。
めの概略平面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極（ワード配線） ５ 絶縁層 ６ 酸化膜 ７ 窒化膜 １１ シリコン基板 １２ フィールド酸化膜 １３ ゲート酸化膜 １４ ゲート電極（ワード配線） １５ 絶縁積層 １６ 酸化膜 １７ 窒化膜 ２５ ＢＰＳＧ層 ２６ ＨＴＯ膜 ２８、３１ コンタクトホール ２９ ビット線 ３０ ＢＰＳＧ層 ３２ セルプレート ３３ 誘電体層 ３４ 対向電極 ３５ ＢＰＳＧ層 ３７ 配線層 ４０ 電極層 ４１ 誘電体層 ４２ シリコン膜（対向電極） ４３ ＢＰＳＧ層 ４６ 配線層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１２月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】図２（Ｃ）は、パターンの微細化により適
した構成例を示す。シリコン半導体基板１０１の表面に
フィールド酸化膜１０２が形成され、活性領域ＡＲを画
定している。活性領域ＡＲ表面には、ゲート酸化膜１０
３が形成され、その上に不純物をドープされたアモルフ
ァスシリコン層とタングステンシリサイド層の積層から
なるゲート電極層１０４が形成され、さらにその上に高
温酸化（ＨＴＯ）膜、反射防止膜として機能するＳｉＯ
Ｎ膜、さらにエッチングストッパとして機能するＳｉＮ
膜の積層からなる絶縁積層１０５ａが形成されている。
ゲート電極層１０４、絶縁積層１０５ａは同一パターン
にエッチングされ、その表面を覆って酸化膜１０６が形
成されている。
した構成例を示す。シリコン半導体基板１０１の表面に
フィールド酸化膜１０２が形成され、活性領域ＡＲを画
定している。活性領域ＡＲ表面には、ゲート酸化膜１０
３が形成され、その上に不純物をドープされたアモルフ
ァスシリコン層とタングステンシリサイド層の積層から
なるゲート電極層１０４が形成され、さらにその上に高
温酸化（ＨＴＯ）膜、反射防止膜として機能するＳｉＯ
Ｎ膜、さらにエッチングストッパとして機能するＳｉＮ
膜の積層からなる絶縁積層１０５ａが形成されている。
ゲート電極層１０４、絶縁積層１０５ａは同一パターン
にエッチングされ、その表面を覆って酸化膜１０６が形
成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】さらに、酸化膜１０６を覆うように、窒化
膜が形成される。窒化膜に対して異方的なエッチングを
行い、平坦面上の窒化膜を除去し、ゲート電極構造の側
壁上にのみサイドウォール１０７を残す。すなわち、ゲ
ート電極は、その上面が絶縁積層１０５ａの窒化膜で覆
われ、さらに側壁が窒化膜１０７で覆われる。このよう
な構造の上に、ＢＰＳＧ等の層間絶縁膜１０９を形成す
る。
膜が形成される。窒化膜に対して異方的なエッチングを
行い、平坦面上の窒化膜を除去し、ゲート電極構造の側
壁上にのみサイドウォール１０７を残す。すなわち、ゲ
ート電極は、その上面が絶縁積層１０５ａの窒化膜で覆
われ、さらに側壁が窒化膜１０７で覆われる。このよう
な構造の上に、ＢＰＳＧ等の層間絶縁膜１０９を形成す
る。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】このようにワード線間に形成される各絶縁
層の厚さがそれぞれの機能から制限されると、ワード線
間隔が狭められた場合、窒化膜１１１の形成する凹部の
幅はパターン密度の向上と共に減少してしまう。凹部の
幅がある程度以上狭くなると、窒化膜１１１を露出した
後の凹部内の窒化膜、酸化膜の十分な除去ができなくな
ってしまう。
層の厚さがそれぞれの機能から制限されると、ワード線
間隔が狭められた場合、窒化膜１１１の形成する凹部の
幅はパターン密度の向上と共に減少してしまう。凹部の
幅がある程度以上狭くなると、窒化膜１１１を露出した
後の凹部内の窒化膜、酸化膜の十分な除去ができなくな
ってしまう。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】この現象は、以下のように考えられる。窒
化膜１１１の上に形成された酸化膜、例えばＢＰＳＧの
エッチングの際、凹部の幅がある程度以上狭くなるとデ
ポ物の堆積が支配的に起こるようになる。窒化物の堆積
が生じ、窒化膜１１１の凹部がエッチング困難となって
しまう。
化膜１１１の上に形成された酸化膜、例えばＢＰＳＧの
エッチングの際、凹部の幅がある程度以上狭くなるとデ
ポ物の堆積が支配的に起こるようになる。窒化物の堆積
が生じ、窒化膜１１１の凹部がエッチング困難となって
しまう。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】本発明の他の観点によれば、半導体基板の
複数の活性領域上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に、第１の領域でパターン密度の高い
複数の第１のゲート電極構造を、第２の領域でパターン
密度が低い複数の第２のゲート電極構造を形成する工程
と、前記第１、第２のゲート電極構造の両側で、前記半
導体基板内にそれぞれ１対のソース／ドレイン領域を形
成する工程と、前記第１、第２のゲート電極構造を覆っ
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上に第１の絶縁膜とエッチング特性が異
なる第２の絶縁膜を形成する工程と、前記第１の領域の
第２の絶縁膜、および第２の領域の第２のゲート電極構
造を覆って半導体基板上に前記第２の絶縁膜とエッチン
グ特性が異なる層間絶縁膜を形成する工程と、前記第１
の領域で、前記第２の絶縁膜をエッチングストッパとし
て用い、前記層間絶縁膜、前記第１、第２の絶縁膜を貫
通し、前記第１のゲート電極構造側壁上の前記第１の絶
縁膜に接して前記ソース／ドレイン領域の１つに達する
開口を自己整合的に形成する工程とを有する半導体装置
の製造方法が提供される。
複数の活性領域上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に、第１の領域でパターン密度の高い
複数の第１のゲート電極構造を、第２の領域でパターン
密度が低い複数の第２のゲート電極構造を形成する工程
と、前記第１、第２のゲート電極構造の両側で、前記半
導体基板内にそれぞれ１対のソース／ドレイン領域を形
成する工程と、前記第１、第２のゲート電極構造を覆っ
て、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上に第１の絶縁膜とエッチング特性が異
なる第２の絶縁膜を形成する工程と、前記第１の領域の
第２の絶縁膜、および第２の領域の第２のゲート電極構
造を覆って半導体基板上に前記第２の絶縁膜とエッチン
グ特性が異なる層間絶縁膜を形成する工程と、前記第１
の領域で、前記第２の絶縁膜をエッチングストッパとし
て用い、前記層間絶縁膜、前記第１、第２の絶縁膜を貫
通し、前記第１のゲート電極構造側壁上の前記第１の絶
縁膜に接して前記ソース／ドレイン領域の１つに達する
開口を自己整合的に形成する工程とを有する半導体装置
の製造方法が提供される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】図３（Ａ）に示すように、まずフィールド
酸化膜１２および必要なウェルＮ１、Ｎ２、Ｐ１の作成
を行う。たとえば、ｐ型シリコン基板１１表面上にバッ
ファ酸化膜、窒化膜を形成し、窒化膜をパターニングす
ることにより耐酸化マスクを形成する。ｎ型ウェルＮ
１、Ｎ２を形成すべき領域を除いてホトレジストマスク
で覆い、ｎ型不純物のイオン注入を行う。レジストマス
クを除去し、局所酸化（ＬＯＣＯＳ）によるフィールド
酸化膜１２の形成を行う。この時、イオン注入されたｎ
型不純物は同時に活性化、ドライブ・インされ、ｎ型ウ
ェルＮ１、Ｎ２が形成される。
酸化膜１２および必要なウェルＮ１、Ｎ２、Ｐ１の作成
を行う。たとえば、ｐ型シリコン基板１１表面上にバッ
ファ酸化膜、窒化膜を形成し、窒化膜をパターニングす
ることにより耐酸化マスクを形成する。ｎ型ウェルＮ
１、Ｎ２を形成すべき領域を除いてホトレジストマスク
で覆い、ｎ型不純物のイオン注入を行う。レジストマス
クを除去し、局所酸化（ＬＯＣＯＳ）によるフィールド
酸化膜１２の形成を行う。この時、イオン注入されたｎ
型不純物は同時に活性化、ドライブ・インされ、ｎ型ウ
ェルＮ１、Ｎ２が形成される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正内容】
【００７６】
【発明の効果】以上説明したように、本発明によれば、
パターン密度の高い領域においては、ゲート（ワード）
構造側壁上にサイドウォールを形成せず、パターン密度
の高い領域においては、酸化膜、窒化膜積層等のエッチ
ング特性の異なる絶縁膜積層によりゲート（ワード）配
線構造を覆い、ＳＡＣ工程を行うことができる。パター
ン密度の低い領域においては、同一の積層を用いてゲー
ト（ワード）構造側壁上にサイドウォールを形成するこ
とができる。このため、少ない工程により半導体装置の
高集積化を容易にすることができる。
パターン密度の高い領域においては、ゲート（ワード）
構造側壁上にサイドウォールを形成せず、パターン密度
の高い領域においては、酸化膜、窒化膜積層等のエッチ
ング特性の異なる絶縁膜積層によりゲート（ワード）配
線構造を覆い、ＳＡＣ工程を行うことができる。パター
ン密度の低い領域においては、同一の積層を用いてゲー
ト（ワード）構造側壁上にサイドウォールを形成するこ
とができる。このため、少ない工程により半導体装置の
高集積化を容易にすることができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正内容】
【００７７】このため、パターン密度の高い領域におい
ては、コンタクトホールを安定に形成することができ、
パターン密度の低い領域においてはＬＤＤ構造のトラン
ジスタを形成することができる。
ては、コンタクトホールを安定に形成することができ、
パターン密度の低い領域においてはＬＤＤ構造のトラン
ジスタを形成することができる。
Claims (18)
- 【請求項１】 パターン密度の高い第１の領域と、パタ
ーン密度の低い第２の領域とを含む半導体装置であっ
て、 半導体基板と、 前記半導体基板上に形成されたゲート絶縁膜と、 前記第１の領域で前記ゲート絶縁膜上に形成された第１
のゲート電極構造と、 前記第２の領域で前記ゲート絶縁膜上に形成された第２
のゲート電極構造と、 前記第１のゲート電極構造の上面および側面を覆って半
導体基板上に形成された第１の絶縁膜と、第１の絶縁膜
の上に形成され、第１の絶縁膜とはエッチング特性の異
なる第２の絶縁膜とを含む第１の積層絶縁膜と、 前記第２のゲート電極構造の側面を覆い、前記第１およ
び第２の絶縁膜と同一工程で形成された第３および第４
の絶縁膜を含む第２の積層絶縁膜と、 前記第１および第２のゲート電極構造の両側の半導体基
板中に形成された第１対および第２対のソース／ドレイ
ン領域と、 前記第１および第２の積層絶縁膜を覆う層間絶縁膜と、 前記層間絶縁膜および前記第１の積層絶縁膜を貫通し、
前記第１のゲート電極構造側壁上の前記第１の絶縁膜に
接して前記第１対のソース／ドレイン領域の一方に達す
る第１のコンタクトホールと、 前記層間絶縁膜を貫通し、前記第２の積層絶縁膜の側方
を通って前記第２対のソース／ドレイン領域の一方に達
する第２のコンタクトホールと、 前記第１、第２のコンタクトホールを埋める第１および
第２のソース／ドレイン電極とを含み、前記第１のコン
タクトホール内の第１のソース／ドレイン電極と、前記
第１のゲート電極構造との間には前記層間絶縁膜が存在
しない半導体装置。 - 【請求項２】 前記第２の積層絶縁膜は、前記第２のゲ
ート電極構造の側壁上にサイドウォールを形成する請求
項１記載の半導体装置。 - 【請求項３】 前記第１のゲート電極構造が、近接して
配置された一対のゲート電極構造を含み、前記第１のコ
ンタクトホールは前記一対のゲート電極構造間に形成さ
れている請求項１記載の半導体装置。 - 【請求項４】 前記第１および第３の絶縁膜が酸化物で
形成され、前記第２および第４の絶縁膜が窒化物で形成
されている請求項１記載の半導体装置。 - 【請求項５】 前記第１のコンタクトホール内の第１の
ソース／ドレイン電極と、前記第１のゲート電極構造と
の間では、前記第２の絶縁膜が除去されており、前記第
１の絶縁膜が残存している請求項１記載の半導体装置。 - 【請求項６】 前記層間絶縁膜が、燐とほう素を含む酸
化物で形成された第５の絶縁膜と、前記第５の絶縁膜上
に形成されたノンドープ酸化物の第６の絶縁膜を含む請
求項１記載の半導体装置。 - 【請求項７】 前記第５の絶縁膜が平坦化された表面を
有する請求項６記載の半導体装置。 - 【請求項８】 前記ゲート電極構造が、ゲート電極層と
その上に形成された保護絶縁膜を含む請求項１記載の半
導体装置。 - 【請求項９】 前記第１のソース／ドレイン電極がメモ
リセルのビットコンタクトである請求項１または３記載
の半導体装置。 - 【請求項１０】 前記第１のソース／ドレイン電極がメ
モリセルの蓄積電極コンタクトである請求項１記載の半
導体装置。 - 【請求項１１】 半導体基板の複数の活性領域上にゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上に、第１の領域でパターン密度の高
い複数の第１のゲート電極構造を、第２の領域でパター
ン密度が低い複数の第２のゲート電極構造を形成する工
程と、 前記第１、第２のゲート電極構造の両側で、前記半導体
基板内にそれぞれ１対のソース／ドレイン領域を形成す
る工程と、 前記第１、第２のゲート電極構造を覆って、半導体基板
上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第１の絶縁膜とエッチング特性が
異なる第２の絶縁膜を形成する工程と、 前記第１の領域の第２の絶縁膜上、および第２の領域の
第２のゲート電極構造を覆って半導体基板上に前記第２
の絶縁膜とエッチング特性が異なる層間絶縁膜を形成す
る工程と、 前記第１の領域で、前記第２の絶縁膜をエッチングスト
ッパとして用い、前記層間絶縁膜、前記第１の積層絶縁
膜を貫通し、前記第１のゲート電極構造側壁上の前記第
１の絶縁膜に接して前記ソース／ドレイン領域の１つに
達する開口を自己整合的に形成する工程とを有する半導
体装置の製造方法。 - 【請求項１２】 さらに、前記第１および第２の絶縁膜
を形成する工程の後、前記第１の領域をマスクし、前記
第２の領域の第１および第２の絶縁膜を異方的にエッチ
ングし、前記第２のゲート電極構造の側壁上にサイドウ
ォールを残す工程を含む請求項１１記載の半導体装置の
製造方法。 - 【請求項１３】 前記開口を自己整合的に形成する工程
は、隣接する前記第１のゲート電極構造の間に開口を形
成する請求項１１記載の半導体装置の製造方法。 - 【請求項１４】 前記開口を形成する工程が、レジスト
マスクを用いて前記層間絶縁膜をエッチするサブ工程
と、露出した第２の絶縁膜を選択的にエッチするサブ工
程と、露出した第１の絶縁膜を異方的にエッチするサブ
工程とを含む請求項１１記載の半導体装置の製造方法。 - 【請求項１５】 前記第１の絶縁膜を形成する工程が酸
化膜を成長する工程であり、前記第２の絶縁膜を形成す
る工程が窒化膜を成長する工程である請求項１１記載の
半導体装置の製造方法。 - 【請求項１６】 前記層間絶縁膜を形成する工程が、燐
とほう素を含む酸化膜を成長するサブ工程と、成長した
酸化膜表面を平坦化するサブ工程と、平坦化した表面上
にノンドープ酸化膜を成長するサブ工程とを含む請求項
１１記載の半導体装置の製造方法。 - 【請求項１７】 さらに、前記開口内に第１シリコン膜
を堆積する工程を含む請求項１１記載の半導体装置の製
造方法。 - 【請求項１８】 さらに、第１シリコン膜の表面上に絶
縁膜と第２シリコン膜を堆積する工程を含む請求項１７
記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9243607A JPH1187653A (ja) | 1997-09-09 | 1997-09-09 | 半導体装置およびその製造方法 |
| US09/035,331 US6072241A (en) | 1997-09-09 | 1998-03-05 | Semiconductor device with self-aligned contact and its manufacture |
| US09/556,302 US6333233B1 (en) | 1997-09-09 | 2000-04-24 | Semiconductor device with self-aligned contact and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9243607A JPH1187653A (ja) | 1997-09-09 | 1997-09-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187653A true JPH1187653A (ja) | 1999-03-30 |
Family
ID=17106338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9243607A Pending JPH1187653A (ja) | 1997-09-09 | 1997-09-09 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6072241A (ja) |
| JP (1) | JPH1187653A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244353A (ja) * | 2000-02-03 | 2001-09-07 | Hynix Semiconductor Inc | 不揮発性メモリ素子並びにその製造方法 |
| US6333233B1 (en) | 1997-09-09 | 2001-12-25 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US6384441B1 (en) | 2000-03-31 | 2002-05-07 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| KR100338933B1 (ko) * | 1999-11-02 | 2002-05-31 | 박종섭 | 반도체 소자의 콘택 형성 방법 |
| US6429478B1 (en) | 1999-08-27 | 2002-08-06 | Nec Corporation | Semiconductor device which increases the capacity of a capacitor without deepening the contact hole |
| KR100393433B1 (ko) * | 1999-12-24 | 2003-08-02 | 엔이씨 일렉트로닉스 코포레이션 | 단일 반도체 기판상에 트랜지스터 소자의 고밀도 영역 및저밀도 영역을 구비한 반도체 소자, 및 그 반도체 소자의제조방법 |
| KR100973280B1 (ko) * | 2010-05-26 | 2010-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| TWI548036B (zh) * | 2013-07-17 | 2016-09-01 | 華邦電子股份有限公司 | 嵌入式記憶元件的製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100308619B1 (ko) * | 1999-08-24 | 2001-11-01 | 윤종용 | 반도체 장치용 자기 정렬 콘택 패드 형성 방법 |
| JP2001127174A (ja) * | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
| KR100315728B1 (ko) * | 1999-12-31 | 2001-12-13 | 박종섭 | 트랜지스터 및 그의 제조 방법 |
| TWI262561B (en) * | 2001-06-12 | 2006-09-21 | Promos Technologies Inc | Method of forming ultra-shallow junction devices and its application in a memory device |
| KR100426811B1 (ko) * | 2001-07-12 | 2004-04-08 | 삼성전자주식회사 | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 |
| US6755800B2 (en) * | 2001-08-08 | 2004-06-29 | Beiersdorf, Inc. | Tennis elbow support comprising tendon pad |
| US20060189080A1 (en) * | 2005-02-21 | 2006-08-24 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| KR100654352B1 (ko) * | 2005-05-11 | 2006-12-08 | 삼성전자주식회사 | 반도체 메모리 소자의 제조 방법 및 반도체 메모리 소자 |
| DE102009021485B4 (de) | 2009-05-15 | 2017-10-05 | Globalfoundries Dresden Module One Llc & Co. Kg | Halbleiterbauelement mit Metallgate und einem siliziumenthaltenden Widerstand, der auf einer Isolationsstruktur gebildet ist sowie Verfahren zu dessen Herstellung |
| DE102010064466B3 (de) * | 2010-04-30 | 2016-08-11 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung eines Halbleiterbauelements mit Metallgate und Halbleiterwiderständen, die auf der Grundlage eines Austauschgateverfahrens hergestellt sind |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JPH04274425A (ja) * | 1991-03-01 | 1992-09-30 | Fuji Photo Film Co Ltd | ハロゲン化銀カラー写真感光材料の処理方法 |
| KR930009131B1 (ko) * | 1991-04-24 | 1993-09-23 | 삼성전자 주식회사 | 초고집적 반도체 메모리장치의 제조방법 |
| JP2817500B2 (ja) * | 1992-02-07 | 1998-10-30 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH05291530A (ja) * | 1992-04-08 | 1993-11-05 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPH05335515A (ja) * | 1992-06-02 | 1993-12-17 | Sony Corp | 半導体記憶装置の製造方法 |
| JP2765478B2 (ja) * | 1994-03-30 | 1998-06-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5482894A (en) * | 1994-08-23 | 1996-01-09 | Texas Instruments Incorporated | Method of fabricating a self-aligned contact using organic dielectric materials |
| KR960026870A (ko) * | 1994-12-31 | 1996-07-22 | 김주용 | 반도체소자의 캐패시터 제조방법 |
| JP2663900B2 (ja) * | 1995-02-28 | 1997-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5789291A (en) * | 1995-08-07 | 1998-08-04 | Vanguard International Semiconductor Corporation | Dram cell capacitor fabrication method |
| US5744866A (en) * | 1997-03-11 | 1998-04-28 | Nec Corporation | Low resistance ground wiring in a semiconductor device |
| KR100220935B1 (ko) * | 1995-12-15 | 1999-09-15 | 김영환 | 메탈 콘택 형성방법 |
| US5641710A (en) * | 1996-06-10 | 1997-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post tungsten etch back anneal, to improve aluminum step coverage |
| KR100207487B1 (ko) * | 1996-08-20 | 1999-07-15 | 윤종용 | 반도체 기억소자의 완충패드 형성방법 |
| JP3449137B2 (ja) * | 1996-11-08 | 2003-09-22 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH10303384A (ja) * | 1997-04-25 | 1998-11-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP3277855B2 (ja) | 1997-08-27 | 2002-04-22 | ヤマハ株式会社 | 半導体装置の配線形成方法 |
| JPH1187653A (ja) | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPH1197529A (ja) | 1997-09-16 | 1999-04-09 | Sony Corp | 半導体装置の製造方法 |
| JPH11174226A (ja) * | 1997-12-09 | 1999-07-02 | Ricoh Co Ltd | 偏光性ホログラムとそれを用いた光ヘッド |
| JPH11187653A (ja) * | 1997-12-22 | 1999-07-09 | Nec Corp | 同期整流回路およびこの同期整流回路を用いたｄｃ−ｄｃコンバータ |
| JPH11197529A (ja) * | 1998-01-19 | 1999-07-27 | Nakabayashi Co Ltd | ペットボトルの裁断装置 |
-
1997
- 1997-09-09 JP JP9243607A patent/JPH1187653A/ja active Pending
-
1998
- 1998-03-05 US US09/035,331 patent/US6072241A/en not_active Expired - Lifetime
-
2000
- 2000-04-24 US US09/556,302 patent/US6333233B1/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333233B1 (en) | 1997-09-09 | 2001-12-25 | Fujitsu Limited | Semiconductor device with self-aligned contact and its manufacture |
| US6429478B1 (en) | 1999-08-27 | 2002-08-06 | Nec Corporation | Semiconductor device which increases the capacity of a capacitor without deepening the contact hole |
| KR100338933B1 (ko) * | 1999-11-02 | 2002-05-31 | 박종섭 | 반도체 소자의 콘택 형성 방법 |
| KR100393433B1 (ko) * | 1999-12-24 | 2003-08-02 | 엔이씨 일렉트로닉스 코포레이션 | 단일 반도체 기판상에 트랜지스터 소자의 고밀도 영역 및저밀도 영역을 구비한 반도체 소자, 및 그 반도체 소자의제조방법 |
| US6828188B2 (en) | 1999-12-24 | 2004-12-07 | Nec Electronics Corporation | Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device |
| JP2001244353A (ja) * | 2000-02-03 | 2001-09-07 | Hynix Semiconductor Inc | 不揮発性メモリ素子並びにその製造方法 |
| US6384441B1 (en) | 2000-03-31 | 2002-05-07 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US6475858B2 (en) | 2000-03-31 | 2002-11-05 | Fujitsu Limited | Method of manufacturing semiconductor device |
| KR100973280B1 (ko) * | 2010-05-26 | 2010-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| TWI548036B (zh) * | 2013-07-17 | 2016-09-01 | 華邦電子股份有限公司 | 嵌入式記憶元件的製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6072241A (en) | 2000-06-06 |
| US6333233B1 (en) | 2001-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7279419B2 (en) | Formation of self-aligned contact plugs | |
| US5663092A (en) | Methods of fabricating a transistor cell with a high aspect ratio buried contact | |
| US6759704B2 (en) | Method for fabricating semiconductor device, and semiconductor device, having storage node contact plugs | |
| US6479341B1 (en) | Capacitor over metal DRAM structure | |
| KR100503519B1 (ko) | 반도체 장치 및 그 제조방법 | |
| US6091154A (en) | Semiconductor device with self-aligned contact and manufacturing method thereof | |
| JP4543392B2 (ja) | 半導体装置の製造方法 | |
| US6168984B1 (en) | Reduction of the aspect ratio of deep contact holes for embedded DRAM devices | |
| US20020105088A1 (en) | Semiconductor device having multilayer interconnection structure and manfacturing method thereof | |
| US6573551B1 (en) | Semiconductor memory device having self-aligned contact and fabricating method thereof | |
| US7557401B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6384441B1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH1187653A (ja) | 半導体装置およびその製造方法 | |
| JPH0653412A (ja) | 半導体記憶装置およびその製造方法 | |
| US6037211A (en) | Method of fabricating contact holes in high density integrated circuits using polysilicon landing plug and self-aligned etching processes | |
| US20020024093A1 (en) | Semiconductor device with self-aligned contact structure employing dual spacers and method of manufacturing the same | |
| US20090001437A1 (en) | Integrated Circuit Devices Including Recessed Conductive Layers and Related Methods | |
| US5998249A (en) | Static random access memory design and fabrication process featuring dual self-aligned contact structures | |
| US6383863B1 (en) | Approach to integrate salicide gate for embedded DRAM devices | |
| KR100325472B1 (ko) | 디램 메모리 셀의 제조 방법 | |
| JP2008306067A (ja) | コンタクトプラグの形成方法および半導体装置の製造方法 | |
| JPH11168199A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| JP2008211119A (ja) | 半導体装置の製造方法 | |
| US6251721B1 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040928 |