JP2666549B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置及びその製造方法に関し、特
にスタック型キャパシタを有するDRAM及びその製造方法
に関する。
にスタック型キャパシタを有するDRAM及びその製造方法
に関する。
従来のスタック型キャパシタを有するDRAM及びその製
造方法を、第４図（ａ），（ｂ）に示す断面図を用いて
説明する。
造方法を、第４図（ａ），（ｂ）に示す断面図を用いて
説明する。
まず、ｐ型シリコン基板401表面に素子分離酸化膜40
2,ゲート酸化膜403を設けた後、例えばn+型多結晶シリ
コン膜からなるゲート電極404を形成する。ゲート電極4
04はワード線となる。その後、ゲート電極404をマスク
にしてn-拡散層406を形成する。続いて、全面にシリコ
ン酸化膜（図示せず）を堆積し、これを全面エッチバッ
クすることにより側壁405を形成する。更に、側壁405を
マスクにしてn+拡散層407a,407b,407c,407dを形成する
〔第４図（ａ）〕。これにより、n+拡散層407a,407bを
有するメモリセル用のMIS型トランジスタと、n+拡散層4
07c,407dを有する周辺回路用のLDD型トランジスタと、
が形成される。
2,ゲート酸化膜403を設けた後、例えばn+型多結晶シリ
コン膜からなるゲート電極404を形成する。ゲート電極4
04はワード線となる。その後、ゲート電極404をマスク
にしてn-拡散層406を形成する。続いて、全面にシリコ
ン酸化膜（図示せず）を堆積し、これを全面エッチバッ
クすることにより側壁405を形成する。更に、側壁405を
マスクにしてn+拡散層407a,407b,407c,407dを形成する
〔第４図（ａ）〕。これにより、n+拡散層407a,407bを
有するメモリセル用のMIS型トランジスタと、n+拡散層4
07c,407dを有する周辺回路用のLDD型トランジスタと、
が形成される。
次に、メモリセル用のMIS型トランジスタとスタック
型キャパシタとの間を絶縁するための第１の層間膜408
を全面に堆積し、n+拡散層407b上の層間膜408にスタッ
ク型キャパシタ用のコンタクトホール416を開口する。
型キャパシタとの間を絶縁するための第１の層間膜408
を全面に堆積し、n+拡散層407b上の層間膜408にスタッ
ク型キャパシタ用のコンタクトホール416を開口する。
次に、スタック型キャパシタの下部電極である電荷蓄
積電極409を導電膜により形成した後、全面に容量絶縁
膜410,セルプレート電極用の導電膜を順次堆積する。続
いて、電荷蓄積電極409を覆うようにセルプレート電極
用の導電膜をエッチングしてセルプレート電極411を形
成し、セルプレート電極411をマスクに容量絶縁膜410を
エッチングし、スタック型キャパシタが形成される。
積電極409を導電膜により形成した後、全面に容量絶縁
膜410,セルプレート電極用の導電膜を順次堆積する。続
いて、電荷蓄積電極409を覆うようにセルプレート電極
用の導電膜をエッチングしてセルプレート電極411を形
成し、セルプレート電極411をマスクに容量絶縁膜410を
エッチングし、スタック型キャパシタが形成される。
次に、全面に第２の層間膜412を堆積し、n+拡散層407
a,407c上の層間膜412にコンタクトホール417a,417bを開
口し、シリサイド膜等からなる第１の配線413を形成す
る。続いて、全面に第３の層間膜414を堆積し、n+拡散
層407d上の層間膜414にコンタクトホールを開口し、第
２の配線415を形成する〔第４図（ｂ）〕。
a,407c上の層間膜412にコンタクトホール417a,417bを開
口し、シリサイド膜等からなる第１の配線413を形成す
る。続いて、全面に第３の層間膜414を堆積し、n+拡散
層407d上の層間膜414にコンタクトホールを開口し、第
２の配線415を形成する〔第４図（ｂ）〕。
これにより、従来のスタック型キャパシタを有するDR
AMが形成される。
AMが形成される。
上述の従来のMIS型トランジスタとスタック型キャパ
シタとから成るメモリセル，及びLDD型トランジスタを
用いた周辺回路を有するDRAMは、以下の欠点がある。
シタとから成るメモリセル，及びLDD型トランジスタを
用いた周辺回路を有するDRAMは、以下の欠点がある。
（１）LDD型トランジスタの側壁を形成してn+拡散層を
形成した後にスタック型キャパシタを形成するため、ス
タック型キャパシタの形成時の熱処理によりn+拡散層の
拡散が進み、トランジスタ特性，素子分離特性が大きく
影響を受け、素子の微細化が困難になる。
形成した後にスタック型キャパシタを形成するため、ス
タック型キャパシタの形成時の熱処理によりn+拡散層の
拡散が進み、トランジスタ特性，素子分離特性が大きく
影響を受け、素子の微細化が困難になる。
（２）LDD型トランジスタの側壁の形成のエッチバック
がメモリセル用のMIS型トランジスタに対しても行なわ
れる。その後にMIS型トランジスタのn+拡散層を形成す
るとその部分に結晶欠陥が生じやすくなる。特にスタッ
ク型キャパシタの下部電極である電荷蓄積電極と接続す
るn+拡散層において結晶欠陥が生じた場合、セルの情報
の保持特性が悪くなる。
がメモリセル用のMIS型トランジスタに対しても行なわ
れる。その後にMIS型トランジスタのn+拡散層を形成す
るとその部分に結晶欠陥が生じやすくなる。特にスタッ
ク型キャパシタの下部電極である電荷蓄積電極と接続す
るn+拡散層において結晶欠陥が生じた場合、セルの情報
の保持特性が悪くなる。
（３）ゲート電極とスタック型キャパシタとの間の第１
の層間膜は、スタック型キャパシタの無い部分ではその
上面に導電膜ではなく第２の層間膜が形成されている。
そのため、第１の配線とトランジスタとの間のコンタク
トホールは第1,第２の層間膜の開口により形成し、第２
の配線とトランジスタとの間のコンタクトホールは第1,
第2,及び第３の層間膜の開口により形成することにな
り、コンタクトホールの形成が困難になるとともに第1,
及び第２の配線とトランジスタとの間の接続が困難にな
る。
の層間膜は、スタック型キャパシタの無い部分ではその
上面に導電膜ではなく第２の層間膜が形成されている。
そのため、第１の配線とトランジスタとの間のコンタク
トホールは第1,第２の層間膜の開口により形成し、第２
の配線とトランジスタとの間のコンタクトホールは第1,
第2,及び第３の層間膜の開口により形成することにな
り、コンタクトホールの形成が困難になるとともに第1,
及び第２の配線とトランジスタとの間の接続が困難にな
る。
本発明の半導体記憶装置の第１の態様は、一導電型の
半導体基板上に設けられたMIS型トランジスタとMIS型ト
ランジスタを構成する半導体基板に設けられた逆導電型
の低濃度拡散層の一方に接続されるスタック型キャパシ
タとから成るメモリセルを有し，半導体基板上に設けら
れたLDD型トランジスタを用いた周辺回路を有する半導
体記憶装置において、前記スタック型キャパシタ並びに
セルプレート電極と前記MIS型トランジスタとの間の層
間膜が前記LDD型トランジスタのゲート電極の側面を覆
う側壁を成す絶縁膜と同一の絶縁膜からなることと、前
記MIS型トランジスタのゲート電極における前記低濃度
拡散層の他方の側の側面が、前記絶縁膜から成る孤立し
た側壁により覆われていることとを特徴とする。
半導体基板上に設けられたMIS型トランジスタとMIS型ト
ランジスタを構成する半導体基板に設けられた逆導電型
の低濃度拡散層の一方に接続されるスタック型キャパシ
タとから成るメモリセルを有し，半導体基板上に設けら
れたLDD型トランジスタを用いた周辺回路を有する半導
体記憶装置において、前記スタック型キャパシタ並びに
セルプレート電極と前記MIS型トランジスタとの間の層
間膜が前記LDD型トランジスタのゲート電極の側面を覆
う側壁を成す絶縁膜と同一の絶縁膜からなることと、前
記MIS型トランジスタのゲート電極における前記低濃度
拡散層の他方の側の側面が、前記絶縁膜から成る孤立し
た側壁により覆われていることとを特徴とする。
本発明の半導体記憶装置の第２の態様は、一導電型の
半導体基板上に設けられたMIS型トランジスタとMIS型ト
ランジスタを構成する半導体基板に設けられた逆導電型
の低濃度拡散層の一方に接続されるスタック型キャパシ
タとから成るメモリセルを有し，半導体基板上に設けら
れたLDD型トランジスタを用いた周辺回路を有する半導
体記憶装置において、前記MIS型トランジスタ並びに前
記LDD型トランジスタのゲート電極の上面が第１の絶縁
膜によりそれぞれ選択的に覆われていることと、前記ス
タック型キャパシタ並びにセルプレート電極と前記MIS
型トランジスタとの間の層間膜が前記LDD型トランジス
タのゲート電極の側面を覆う側壁を成す第２の絶縁膜と
同一の第２の絶縁膜からなることと、前記低濃度拡散層
の他方の側に位置する前記MIS型トランジスタのゲート
電極の側面とこれらの低濃度拡散層の他方の側に位置す
る該ゲート電極の上面に設けられた前記第１の絶縁膜の
側面とが前記第２の絶縁膜から成る側壁により覆われて
いることとを特徴とする。
半導体基板上に設けられたMIS型トランジスタとMIS型ト
ランジスタを構成する半導体基板に設けられた逆導電型
の低濃度拡散層の一方に接続されるスタック型キャパシ
タとから成るメモリセルを有し，半導体基板上に設けら
れたLDD型トランジスタを用いた周辺回路を有する半導
体記憶装置において、前記MIS型トランジスタ並びに前
記LDD型トランジスタのゲート電極の上面が第１の絶縁
膜によりそれぞれ選択的に覆われていることと、前記ス
タック型キャパシタ並びにセルプレート電極と前記MIS
型トランジスタとの間の層間膜が前記LDD型トランジス
タのゲート電極の側面を覆う側壁を成す第２の絶縁膜と
同一の第２の絶縁膜からなることと、前記低濃度拡散層
の他方の側に位置する前記MIS型トランジスタのゲート
電極の側面とこれらの低濃度拡散層の他方の側に位置す
る該ゲート電極の上面に設けられた前記第１の絶縁膜の
側面とが前記第２の絶縁膜から成る側壁により覆われて
いることとを特徴とする。
本発明の半導体記憶装置の製造方法は、 一導電型の半導体基板上に設けられたMIS型トランジ
スタとスタック型キャパシタとから成るメモリセル及び
前記半導体基板上に設けられたLDD型トランジスタを用
いた周辺回路を有する半導体記憶装置の製造方法におい
て、 前記MIS型トランジスタ並びに前記LDD型トランジスタ
のゲート電極を第１の導電膜により形成し、前記MIS型
トランジスタ並びに前記LDD型トランジスタの逆導電型
の低濃度拡散層を形成する工程と、 全面に第１のシリコン酸化膜を堆積する工程と、 前記第１のシリコン酸化膜に、前記スタック型キャパ
シタ用のコンタクトホールを開口する工程と、 第２の導電膜からなる前記スタック型キャパシタの電
荷蓄積電極を形成する工程と、 前記電荷蓄積電極を覆う容量絶縁膜を形成する工程
と、 第３の導電膜からなる前記スタック型キャパシタのセ
ルプレート電極を形成する工程と、 前記セルプレート電極をマスクにしたエッチバックに
より、第１のシリコン酸化膜から成る前記LDD型トラン
ジスタの側壁を形成する工程と、 前記LDD型トランジスタの逆導電型の高濃度拡散層を
形成する工程と、 を有している。
スタとスタック型キャパシタとから成るメモリセル及び
前記半導体基板上に設けられたLDD型トランジスタを用
いた周辺回路を有する半導体記憶装置の製造方法におい
て、 前記MIS型トランジスタ並びに前記LDD型トランジスタ
のゲート電極を第１の導電膜により形成し、前記MIS型
トランジスタ並びに前記LDD型トランジスタの逆導電型
の低濃度拡散層を形成する工程と、 全面に第１のシリコン酸化膜を堆積する工程と、 前記第１のシリコン酸化膜に、前記スタック型キャパ
シタ用のコンタクトホールを開口する工程と、 第２の導電膜からなる前記スタック型キャパシタの電
荷蓄積電極を形成する工程と、 前記電荷蓄積電極を覆う容量絶縁膜を形成する工程
と、 第３の導電膜からなる前記スタック型キャパシタのセ
ルプレート電極を形成する工程と、 前記セルプレート電極をマスクにしたエッチバックに
より、第１のシリコン酸化膜から成る前記LDD型トラン
ジスタの側壁を形成する工程と、 前記LDD型トランジスタの逆導電型の高濃度拡散層を
形成する工程と、 を有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例の半導
体記憶装置とその製造方法を説明するための工程順の断
面図である。本実施例は周辺回路がCMOSで構成されたDR
AMの例であり、第１図においては周辺回路のNMOSの部分
とメモリセルの部分を示してある。
体記憶装置とその製造方法を説明するための工程順の断
面図である。本実施例は周辺回路がCMOSで構成されたDR
AMの例であり、第１図においては周辺回路のNMOSの部分
とメモリセルの部分を示してある。
まず、第１図（ａ）に示すように、ｐ型シリコン基板
101表面に600nm程度の素子分離酸化膜102を形成し、し
きい値制御用の不純物イオン注入を行なった後、熱酸化
により約20nmのゲート酸化膜103を形成する。次に、全
面に第１の導電膜として燐をドープした300nm程度の多
結晶シリコン膜を堆積し、これをパターニングしてゲー
ト電極（ワード線）104を形成する。
101表面に600nm程度の素子分離酸化膜102を形成し、し
きい値制御用の不純物イオン注入を行なった後、熱酸化
により約20nmのゲート酸化膜103を形成する。次に、全
面に第１の導電膜として燐をドープした300nm程度の多
結晶シリコン膜を堆積し、これをパターニングしてゲー
ト電極（ワード線）104を形成する。
続いて、ゲート電極104をマスクにしてメモリセル部
及び周辺回路のNMOSの部分に燐を5E13cm-2イオン注入
し、n-拡散層105a,105b,105cを形成する。その後、全面
に200nm程度の第１のシリコン酸化膜106を化学的気相成
長法により形成する。第１のシリコン酸化膜106は、メ
モリセルにおけるMIS型トランジスタとスタック型キャ
パシタとの間の層間絶縁膜となる。
及び周辺回路のNMOSの部分に燐を5E13cm-2イオン注入
し、n-拡散層105a,105b,105cを形成する。その後、全面
に200nm程度の第１のシリコン酸化膜106を化学的気相成
長法により形成する。第１のシリコン酸化膜106は、メ
モリセルにおけるMIS型トランジスタとスタック型キャ
パシタとの間の層間絶縁膜となる。
次に、第１図（ｂ）に示すように、n-拡散層105b上の
第１のシリコン酸化膜106をエッチングして、スタック
型キャパシタの電極用のコンタクトホール107を開口す
る。
第１のシリコン酸化膜106をエッチングして、スタック
型キャパシタの電極用のコンタクトホール107を開口す
る。
続いて、全面に第２の導電膜として燐をドープした40
0nm程度の多結晶シリコン膜を化学的気相成長法により
堆積し、これをパターニングしてスタック型キャパシタ
の下部電極となる電荷蓄積電極108を形成する。次に、
約10nmのシリコン窒化膜を全面に堆積し、更に950℃の
スチーム雰囲気中で20分酸化し、容量絶縁膜109を形成
する。その後、全面に第３の導電膜として燐をドープし
た200nm程度の多結晶シリコン膜を化学的気相成長法に
より堆積し、フォトレジスト111aをマスクにしてこの多
結晶シリコン膜，及び容量絶縁膜109をエッチングす
る。これにより、スタック型キャパシタの上部電極とな
るセルプレート電極110が形成され、スタック型キャパ
シタ自体の形成も完了する。
0nm程度の多結晶シリコン膜を化学的気相成長法により
堆積し、これをパターニングしてスタック型キャパシタ
の下部電極となる電荷蓄積電極108を形成する。次に、
約10nmのシリコン窒化膜を全面に堆積し、更に950℃の
スチーム雰囲気中で20分酸化し、容量絶縁膜109を形成
する。その後、全面に第３の導電膜として燐をドープし
た200nm程度の多結晶シリコン膜を化学的気相成長法に
より堆積し、フォトレジスト111aをマスクにしてこの多
結晶シリコン膜，及び容量絶縁膜109をエッチングす
る。これにより、スタック型キャパシタの上部電極とな
るセルプレート電極110が形成され、スタック型キャパ
シタ自体の形成も完了する。
引き続いて、フォトレジスト111aをマスクにして第１
のシリコン酸化膜106のエッチバックを行ない、第１の
シリコン酸化膜106からなる側壁106a,106bを形成する。
のシリコン酸化膜106のエッチバックを行ない、第１の
シリコン酸化膜106からなる側壁106a,106bを形成する。
次に、第１図（ｄ）に示すように、フォトレジスト11
1aを除去してからフォトレジスト111bを形成し、フォト
レジスト111b,側壁106a,及びゲート電極104をマスクに
して砒素を3E15cm-2イオン注入し、n+拡散層112a,112b
を形成する。これにより、周辺回路部において、LDD構
造のNMOSが形成される。同様にして、フォトレジスト11
1bを除去し、メモリセル部及び周辺回路部のNMOS部を覆
うフォトレジスト（図示せず）をマスクにしたボロンの
3E15cm-2のイオン注入により、周辺回路部のPMOS（図示
せず）が形成される。
1aを除去してからフォトレジスト111bを形成し、フォト
レジスト111b,側壁106a,及びゲート電極104をマスクに
して砒素を3E15cm-2イオン注入し、n+拡散層112a,112b
を形成する。これにより、周辺回路部において、LDD構
造のNMOSが形成される。同様にして、フォトレジスト11
1bを除去し、メモリセル部及び周辺回路部のNMOS部を覆
うフォトレジスト（図示せず）をマスクにしたボロンの
3E15cm-2のイオン注入により、周辺回路部のPMOS（図示
せず）が形成される。
次に、第１図（ｅ）に示すように、メモリセル部及び
周辺回路部のNMOS部を覆うフォトレジスト（図示せず）
を除去した後、全面に例えばBPSG膜からなる第１の層間
膜113を堆積し、n-拡散層105a,n+拡散層112a上の第１の
層間膜113をエッチングすることにより、コンタクトホ
ールを開口する。続いて、シリサイド配線（ビット線）
114を形成する。次に、全面に例えばBPSG膜からなる第
２の層間膜115を堆積し、n+拡散層112b上の第２の層間
膜115,第１の層間膜113をエッチングすることにより、
コンタクトホールを開口する。続いて、アルミ配線116
を形成し、本実施例の半導体記憶装置が完成する。
周辺回路部のNMOS部を覆うフォトレジスト（図示せず）
を除去した後、全面に例えばBPSG膜からなる第１の層間
膜113を堆積し、n-拡散層105a,n+拡散層112a上の第１の
層間膜113をエッチングすることにより、コンタクトホ
ールを開口する。続いて、シリサイド配線（ビット線）
114を形成する。次に、全面に例えばBPSG膜からなる第
２の層間膜115を堆積し、n+拡散層112b上の第２の層間
膜115,第１の層間膜113をエッチングすることにより、
コンタクトホールを開口する。続いて、アルミ配線116
を形成し、本実施例の半導体記憶装置が完成する。
本実施例においては、セルプレート電極110形成用の
フォトレジスト111aをマスクにしたエッチバックによ
り、側壁106a,106bを同時に形成した。フォトレジスト1
11a以外のマスクを用いて側壁106a,106bの形成を独立に
行なっても良い。この場合、側壁106aの幅,106bの幅の
設定は独立して出来る。この方法は、微細化が更に進
み、106aの幅を側壁106aの幅より広くする必要が生じた
ときに有効となる。
フォトレジスト111aをマスクにしたエッチバックによ
り、側壁106a,106bを同時に形成した。フォトレジスト1
11a以外のマスクを用いて側壁106a,106bの形成を独立に
行なっても良い。この場合、側壁106aの幅,106bの幅の
設定は独立して出来る。この方法は、微細化が更に進
み、106aの幅を側壁106aの幅より広くする必要が生じた
ときに有効となる。
第２図（ａ）〜（ｆ）は本発明の第２の実施例の半導
体記憶装置とその製造方法を説明するための工程順の断
面図である。本実施例も本発明の第１の実施例と同様に
周辺回路がCMOSで構成されたDRAMの例であり、第２図に
おいては周辺回路のNMOSの部分とメモリセルの部分を示
してある。
体記憶装置とその製造方法を説明するための工程順の断
面図である。本実施例も本発明の第１の実施例と同様に
周辺回路がCMOSで構成されたDRAMの例であり、第２図に
おいては周辺回路のNMOSの部分とメモリセルの部分を示
してある。
まず、第２図（ａ）に示すように、ｐ型シリコン基板
201表面に600nm程度の素子分離酸化膜202を形成し、し
きい値制御用の不純物イオン注入を行なった後、熱酸化
により約20nmのゲート酸化膜203を形成する。次に、全
面に第１の導電膜として燐をドープした300nm程度の多
結晶シリコン膜を堆積した後、これの表面にゲート電極
（ワード線）形成を有するゲート電極上酸化膜205を堆
積，形成する。なお、ゲート電極上酸化膜205は、メモ
リセルにおけるMIS型トランジスタとスタック型キャパ
シタとの間の層間絶縁膜の一部となる。次に、ゲート電
極上酸化膜205をマスクして上述の多結晶シリコン膜を
エッチングすることにより、ゲート電極（ワード線）20
4を形成する。
201表面に600nm程度の素子分離酸化膜202を形成し、し
きい値制御用の不純物イオン注入を行なった後、熱酸化
により約20nmのゲート酸化膜203を形成する。次に、全
面に第１の導電膜として燐をドープした300nm程度の多
結晶シリコン膜を堆積した後、これの表面にゲート電極
（ワード線）形成を有するゲート電極上酸化膜205を堆
積，形成する。なお、ゲート電極上酸化膜205は、メモ
リセルにおけるMIS型トランジスタとスタック型キャパ
シタとの間の層間絶縁膜の一部となる。次に、ゲート電
極上酸化膜205をマスクして上述の多結晶シリコン膜を
エッチングすることにより、ゲート電極（ワード線）20
4を形成する。
続いて、ゲート電極上酸化膜205,ゲート電極204をマ
スクにしてメモリセル部及び周辺回路のNMOSの部分に燐
を5E13cm-2イオン注入し、n-拡散層206a,206b,206cを形
成する。その後、全面に200nm程度の第１のシリコン酸
化膜207を化学的気相成長法により形成する。第１のシ
リコン酸化膜207は、メモリセルにおけるMIS型トランジ
スタとスタック型キャパシタとの間の層間絶縁膜の一部
となる。
スクにしてメモリセル部及び周辺回路のNMOSの部分に燐
を5E13cm-2イオン注入し、n-拡散層206a,206b,206cを形
成する。その後、全面に200nm程度の第１のシリコン酸
化膜207を化学的気相成長法により形成する。第１のシ
リコン酸化膜207は、メモリセルにおけるMIS型トランジ
スタとスタック型キャパシタとの間の層間絶縁膜の一部
となる。
次に、第２図（ｂ）に示すように、n-拡散層206b上に
開口部を有するフォトレジスト209aを表面に設ける。続
いて、フォトレジスト209aをマスクにして第１のシリコ
ン酸化膜207のエッチバックを行ない、第１のシリコン
酸化膜207からなる側壁207aを形成するとともにスタッ
ク型キャパシタ用のコンタクトホール208を開口する。
開口部を有するフォトレジスト209aを表面に設ける。続
いて、フォトレジスト209aをマスクにして第１のシリコ
ン酸化膜207のエッチバックを行ない、第１のシリコン
酸化膜207からなる側壁207aを形成するとともにスタッ
ク型キャパシタ用のコンタクトホール208を開口する。
なお、本実施例ではゲート電極上酸化膜205が存在す
るため、上述のエッチバックによりゲート電極204が露
呈することなく、側壁207aの形成が可能となる。側壁20
7aはゲート電極204の側壁であるとともにゲート電極上
酸化膜205の側壁でもある。また、コンタクトホール208
はn-拡散層206bに対して自己整合的な構造となる。これ
により、本実施例のメモリセルの面積は、本発明の第１
の実施例より小さくすることが出来る。
るため、上述のエッチバックによりゲート電極204が露
呈することなく、側壁207aの形成が可能となる。側壁20
7aはゲート電極204の側壁であるとともにゲート電極上
酸化膜205の側壁でもある。また、コンタクトホール208
はn-拡散層206bに対して自己整合的な構造となる。これ
により、本実施例のメモリセルの面積は、本発明の第１
の実施例より小さくすることが出来る。
次に、第２図（ｃ）に示すように、フォトレジスト20
9aを除去した後、全面に第２の導電膜として燐をドープ
した400nm程度の多結晶シリコン膜を化学的気相成長法
により堆積し、これをパターニングしてスタック型キャ
パシタの下部電極となる電荷蓄積電極210を形成する。
次に、約10nmのシリコン窒化膜を全面に堆積し、更に95
0℃のスチーム雰囲気中で20分酸化し、容量絶縁膜211を
形成する。続いて、全面に第３の導電膜として燐をドー
プした200nm程度の多結晶シリコン膜を化学的気相成長
法により堆積し、フォトレジスト209bをマスクにしてこ
の多結晶シリコン膜，及び容量絶縁膜210をエッチング
する。これにより、スタック型キャパシタの上部電極と
なるセルプレート電極212が形成され、スタック型キャ
パシタ自体の形成も完了する。
9aを除去した後、全面に第２の導電膜として燐をドープ
した400nm程度の多結晶シリコン膜を化学的気相成長法
により堆積し、これをパターニングしてスタック型キャ
パシタの下部電極となる電荷蓄積電極210を形成する。
次に、約10nmのシリコン窒化膜を全面に堆積し、更に95
0℃のスチーム雰囲気中で20分酸化し、容量絶縁膜211を
形成する。続いて、全面に第３の導電膜として燐をドー
プした200nm程度の多結晶シリコン膜を化学的気相成長
法により堆積し、フォトレジスト209bをマスクにしてこ
の多結晶シリコン膜，及び容量絶縁膜210をエッチング
する。これにより、スタック型キャパシタの上部電極と
なるセルプレート電極212が形成され、スタック型キャ
パシタ自体の形成も完了する。
次に、第２図（ｄ）に示すように、フォトレジスト20
9bをマスクにして第１のシリコン酸化膜207のエッチバ
ックを行ない、第１のシリコン酸化膜207からなる側壁2
07b,207cを形成する。
9bをマスクにして第１のシリコン酸化膜207のエッチバ
ックを行ない、第１のシリコン酸化膜207からなる側壁2
07b,207cを形成する。
なお、側壁207aの形成と側壁207b,207cの形成とは別
個に行なわれるため、側壁207aの幅と側壁207b並びに側
壁207cの幅とは独立して設定することが出来る。また、
側壁207bの幅及び側壁207cの幅に関しても、本発明の第
１の実施例で言及した方法により、独立の値に設定する
ことが出来る。
個に行なわれるため、側壁207aの幅と側壁207b並びに側
壁207cの幅とは独立して設定することが出来る。また、
側壁207bの幅及び側壁207cの幅に関しても、本発明の第
１の実施例で言及した方法により、独立の値に設定する
ことが出来る。
次に、第２図（ｅ）に示すように、フォトレジスト20
9bを除去してからフォトレジスト213を形成し、フォト
レジスト213,側壁207b,ゲート電極上酸化膜205,及びゲ
ート電極204をマスクにして砒素を3E15cm-2イオン注入
し、n+拡散層214a,214bを形成する。これにより、周辺
回路部において、LDD構造のNMOSが形成される。同様に
して、フォトレジスト213を除去し、メモリセル部及び
周辺回路部のNMOS部を覆うフォトレジスト（図示せず）
をマスクにしたボロンの3E15cm-2のイオン注入により、
周辺回路部のPMOS（図示せず）が形成される。
9bを除去してからフォトレジスト213を形成し、フォト
レジスト213,側壁207b,ゲート電極上酸化膜205,及びゲ
ート電極204をマスクにして砒素を3E15cm-2イオン注入
し、n+拡散層214a,214bを形成する。これにより、周辺
回路部において、LDD構造のNMOSが形成される。同様に
して、フォトレジスト213を除去し、メモリセル部及び
周辺回路部のNMOS部を覆うフォトレジスト（図示せず）
をマスクにしたボロンの3E15cm-2のイオン注入により、
周辺回路部のPMOS（図示せず）が形成される。
次に、第２図（ｆ）に示すように、メモリセル部及び
周辺回路部のNMOS部を覆うフォトレジスト（図示せず）
を除去した後、全面に例えばBPSG膜からなる第１の層間
膜215を堆積し、n-拡散層206a,n+拡散層214a上の第１の
層間膜215をエッチングすることにより、コンタクトホ
ールを開口する。続いて、シリサイド配線（ビット線）
216を形成する。次に、全面に例えばBPSG膜からなる第
２の層間膜217を堆積し、n+拡散層214b上の第２の層間
膜217,第１の層間膜215をエッチングすることにより、
コンタクトホールを開口する。続いて、アルミ配線218
を形成し、本実施例の半導体記憶装置が完成する。
周辺回路部のNMOS部を覆うフォトレジスト（図示せず）
を除去した後、全面に例えばBPSG膜からなる第１の層間
膜215を堆積し、n-拡散層206a,n+拡散層214a上の第１の
層間膜215をエッチングすることにより、コンタクトホ
ールを開口する。続いて、シリサイド配線（ビット線）
216を形成する。次に、全面に例えばBPSG膜からなる第
２の層間膜217を堆積し、n+拡散層214b上の第２の層間
膜217,第１の層間膜215をエッチングすることにより、
コンタクトホールを開口する。続いて、アルミ配線218
を形成し、本実施例の半導体記憶装置が完成する。
第３図（ａ）〜（ｈ）は本発明の第３の実施例の半導
体記憶装置とその製造方法を説明するための工程順の断
面図である。本実施例も本発明の第１の実施例と同様に
周辺回路がCMOSで構成されたDRAMの例であり、第３図に
おいては周辺回路のNMOSの部分とメモリセルの部分を示
してある。
体記憶装置とその製造方法を説明するための工程順の断
面図である。本実施例も本発明の第１の実施例と同様に
周辺回路がCMOSで構成されたDRAMの例であり、第３図に
おいては周辺回路のNMOSの部分とメモリセルの部分を示
してある。
まず、第３図（ａ）に示すように、ｐ型シリコン基板
301表面に600nm程度の素子分離酸化膜302を形成し、し
きい値制御用の不純物イオン注入を行なった後、熱酸化
により約20nmのゲート酸化膜303を形成する。次に、全
面に第１の導電膜として燐をドープした300nm程度の多
結晶シリコン膜を堆積した後、これの表面にゲート電極
（ワード線）形状を有するゲート電極上酸化膜305を堆
積，形成する。なお、ゲート電極上酸化膜305は、メモ
リセルにおけるMIS型トランジスタとスタック型キャパ
シタとの間の層間絶縁膜の一部となる。次に、ゲート電
極上酸化膜305をマスクして上述の多結晶シリコン膜を
エッチングすることにより、ゲート電極（ワード線）30
4を形成する。
301表面に600nm程度の素子分離酸化膜302を形成し、し
きい値制御用の不純物イオン注入を行なった後、熱酸化
により約20nmのゲート酸化膜303を形成する。次に、全
面に第１の導電膜として燐をドープした300nm程度の多
結晶シリコン膜を堆積した後、これの表面にゲート電極
（ワード線）形状を有するゲート電極上酸化膜305を堆
積，形成する。なお、ゲート電極上酸化膜305は、メモ
リセルにおけるMIS型トランジスタとスタック型キャパ
シタとの間の層間絶縁膜の一部となる。次に、ゲート電
極上酸化膜305をマスクして上述の多結晶シリコン膜を
エッチングすることにより、ゲート電極（ワード線）30
4を形成する。
続いて、ゲート電極上酸化膜305,ゲート電極304をマ
スクにしてメモリセル部及び周辺回路のNMOSの部分に燐
を5E13cm-2イオン注入し、n-拡散層306a,306b,306cを形
成する。その後、全面に200nm程度の第１のシリコン酸
化膜307を化学的気相成長法により形成する。第１のシ
リコン酸化膜307は、メモリセルにおけるMIS型トランジ
スタとスタック型キャパシタとの間の層間絶縁膜の一部
となる。
スクにしてメモリセル部及び周辺回路のNMOSの部分に燐
を5E13cm-2イオン注入し、n-拡散層306a,306b,306cを形
成する。その後、全面に200nm程度の第１のシリコン酸
化膜307を化学的気相成長法により形成する。第１のシ
リコン酸化膜307は、メモリセルにおけるMIS型トランジ
スタとスタック型キャパシタとの間の層間絶縁膜の一部
となる。
次に、第３図（ｂ）に示すように、n-拡散層306b上に
開口部を有するフォトレジスト（図示せず）を表面に設
ける。続いて、フォトレジストをマスクにして第１のシ
リコン酸化膜307のエッチバックを行ない、第１のシリ
コン酸化膜307からなる側壁307aを形成するとともにス
タック型キャパシタ用のコンタクトホール308を開口す
る。
開口部を有するフォトレジスト（図示せず）を表面に設
ける。続いて、フォトレジストをマスクにして第１のシ
リコン酸化膜307のエッチバックを行ない、第１のシリ
コン酸化膜307からなる側壁307aを形成するとともにス
タック型キャパシタ用のコンタクトホール308を開口す
る。
なお、本実施例でも本発明の第２の実施例と同様にゲ
ート電極上酸化膜305が存在するため、上述のエッチバ
ックによりゲート電極304が露呈することなく、側壁307
aの形成が可能となる。側壁307aはゲート電極304の側壁
であるとともにゲート電極上酸化膜305の側壁でもあ
る。また、コンタクトホール308はn-拡散層306bに対し
て自己整合的な構造となる。
ート電極上酸化膜305が存在するため、上述のエッチバ
ックによりゲート電極304が露呈することなく、側壁307
aの形成が可能となる。側壁307aはゲート電極304の側壁
であるとともにゲート電極上酸化膜305の側壁でもあ
る。また、コンタクトホール308はn-拡散層306bに対し
て自己整合的な構造となる。
次に、上述のフォトレジストを除去した後、全面に第
２の導電膜として燐をドープした400nm程度の多結晶シ
リコン膜を化学的気相成長法により堆積し、これをパタ
ーニングしてスタック型キャパシタの下部電極となる電
荷蓄積電極309を形成する。次に、約10nmのシリコン窒
化膜を全面に堆積し、更に950℃のスチーム雰囲気中で2
0分酸化し、容量絶縁膜310を形成する。続いて、全面に
第３の導電膜として燐をドープした200nm程度の多結晶
シリコン膜を化学的気相成長法により堆積し、フォトレ
ジスト312をマスクにしてこの多結晶シリコン膜，及び
容量絶縁膜210をエッチングする。
２の導電膜として燐をドープした400nm程度の多結晶シ
リコン膜を化学的気相成長法により堆積し、これをパタ
ーニングしてスタック型キャパシタの下部電極となる電
荷蓄積電極309を形成する。次に、約10nmのシリコン窒
化膜を全面に堆積し、更に950℃のスチーム雰囲気中で2
0分酸化し、容量絶縁膜310を形成する。続いて、全面に
第３の導電膜として燐をドープした200nm程度の多結晶
シリコン膜を化学的気相成長法により堆積し、フォトレ
ジスト312をマスクにしてこの多結晶シリコン膜，及び
容量絶縁膜210をエッチングする。
次に、フォトレジスト312をマスクにして第１のシリ
コン酸化膜307のエッチバックを行ない、第１のシリコ
ン酸化膜307からなる側壁307bを形成する。
コン酸化膜307のエッチバックを行ない、第１のシリコ
ン酸化膜307からなる側壁307bを形成する。
次に、第３図（ｃ）に示すように、フォトレジスト31
2を除去した後、フォトレジスト313を形成する。フォト
レジスト313はメモリセル部，及び周辺回路部のPMOS上
を覆っている。続いて、フォトレジスト313,側壁307b,
ゲート電極上酸化膜305,及びゲート電極304をマスクに
して砒素を3E15cm-2イオン注入し、n+拡散層314a,314b
を形成する。これにより、周辺回路部において、LDD構
造のNMOSが形成される。同様にして、フォトレジスト31
3を除去し、メモリセル部及び周辺回路部のNMOS部を覆
うフォトレジスト（図示せず）をマスクにしたボロンの
3E15cm-2のイオン注入により、周辺回路部のPMOS（図示
せず）が形成される。
2を除去した後、フォトレジスト313を形成する。フォト
レジスト313はメモリセル部，及び周辺回路部のPMOS上
を覆っている。続いて、フォトレジスト313,側壁307b,
ゲート電極上酸化膜305,及びゲート電極304をマスクに
して砒素を3E15cm-2イオン注入し、n+拡散層314a,314b
を形成する。これにより、周辺回路部において、LDD構
造のNMOSが形成される。同様にして、フォトレジスト31
3を除去し、メモリセル部及び周辺回路部のNMOS部を覆
うフォトレジスト（図示せず）をマスクにしたボロンの
3E15cm-2のイオン注入により、周辺回路部のPMOS（図示
せず）が形成される。
次に、第３図（ｄ）に示すように、上述のフォトレジ
ストを除去した後、全面に例えばBPSG膜からなる500nm
程度の第１の層間膜315を堆積し、850℃の窒素雰囲気中
で30分間熱処理を行ない、表面を平坦化する。
ストを除去した後、全面に例えばBPSG膜からなる500nm
程度の第１の層間膜315を堆積し、850℃の窒素雰囲気中
で30分間熱処理を行ない、表面を平坦化する。
次に、第３図（ｅ）に示すように、n-拡散層306a上に
開口部を有するフォトレジスト316を第１の層間膜315表
面に設ける。続いて、フォトレジスト316をマスクにし
て、第１段階のコンタクトエッチングを行ない、第１の
層間膜315の不用部分を除去する。この際のエッチング
では、多結晶シリコン膜との選択比が高く、セルプレー
ト電極311はエッチングされず、第１段階のコンタクト
エッチングはセルプレート電極311で停止する。引き続
いて、フォトレジスト316をマスクにして、第２段階の
コンタクトエッチングを行ない、セルプレート電極311
の不用部分を除去する。
開口部を有するフォトレジスト316を第１の層間膜315表
面に設ける。続いて、フォトレジスト316をマスクにし
て、第１段階のコンタクトエッチングを行ない、第１の
層間膜315の不用部分を除去する。この際のエッチング
では、多結晶シリコン膜との選択比が高く、セルプレー
ト電極311はエッチングされず、第１段階のコンタクト
エッチングはセルプレート電極311で停止する。引き続
いて、フォトレジスト316をマスクにして、第２段階の
コンタクトエッチングを行ない、セルプレート電極311
の不用部分を除去する。
更に、フォトレジスト316をマスクにして、第３段階
のコンタクトエッチングとして、容量絶縁膜310,及び第
１のシリコン酸化膜307に対してのエッチバックを行な
い、容量絶縁膜310の不用部分を除去するとともに第１
のシリコン酸化膜307からなる側壁307cを形成する。こ
の段階で、スタック型キャパシタは完成する。本実施例
では、側壁307a,側壁307b,及び側壁307cの形成はそれぞ
れ別個に行なうため、これらの幅はそれぞれ独立に設定
することが可能になる。
のコンタクトエッチングとして、容量絶縁膜310,及び第
１のシリコン酸化膜307に対してのエッチバックを行な
い、容量絶縁膜310の不用部分を除去するとともに第１
のシリコン酸化膜307からなる側壁307cを形成する。こ
の段階で、スタック型キャパシタは完成する。本実施例
では、側壁307a,側壁307b,及び側壁307cの形成はそれぞ
れ別個に行なうため、これらの幅はそれぞれ独立に設定
することが可能になる。
次に、第３図（ｆ）に示すように、フォトレジスト31
6を除去した後、全面に100nm程度の第２のシリコン酸化
膜318を化学的気相成長法により堆積する。
6を除去した後、全面に100nm程度の第２のシリコン酸化
膜318を化学的気相成長法により堆積する。
次に、第３図（ｇ）に示すように、第２のシリコン酸
化膜318をエッチバックし、コンタクトホール308に第２
のシリコン酸化膜318からなる側壁318aを形成する。コ
ンタクトホール308は側壁307cと側壁318aとの２つの側
壁を有することになる。また、コンタクトホール308はn
-拡散層306aに対して自己整合的な構造となるため、本
実施例は本発明の第２の実施例より更にメモリセルの面
積を小さくすることが出来る。
化膜318をエッチバックし、コンタクトホール308に第２
のシリコン酸化膜318からなる側壁318aを形成する。コ
ンタクトホール308は側壁307cと側壁318aとの２つの側
壁を有することになる。また、コンタクトホール308はn
-拡散層306aに対して自己整合的な構造となるため、本
実施例は本発明の第２の実施例より更にメモリセルの面
積を小さくすることが出来る。
次に、第３図（ｈ）に示すように、n+拡散層314a上の
第１の層間膜315をエッチング除去してコンタクトホー
ル319を形成する。続いて、コンタクトホール317,319を
n+型の多結晶シリコン320aにより埋設する。多結晶シリ
コン320aは選択成長法，あるいは全面に堆積した後エッ
チバックする方法により形成され、n+型化はイオン注
入，あるいは熱拡散により行なわれる。なお、n+型の多
結晶シリコン320aで埋設する代りに、タングステン等の
選択成長法を用いても良い。
第１の層間膜315をエッチング除去してコンタクトホー
ル319を形成する。続いて、コンタクトホール317,319を
n+型の多結晶シリコン320aにより埋設する。多結晶シリ
コン320aは選択成長法，あるいは全面に堆積した後エッ
チバックする方法により形成され、n+型化はイオン注
入，あるいは熱拡散により行なわれる。なお、n+型の多
結晶シリコン320aで埋設する代りに、タングステン等の
選択成長法を用いても良い。
次に、シリサイド配線（ビット線）321を形成し、全
面に例えばBPSG膜からなる第２の層間膜322を堆積し、n
+拡散層314b上の第２の層間膜322,第１の層間膜315をエ
ッチングすることにより、コンタクトホール323を開口
する。続いて、コンタクトホール323にn+型の多結晶シ
リコン320bを埋設した後、アルミ配線324を形成し、本
実施例の半導体記憶装置が完成する。
面に例えばBPSG膜からなる第２の層間膜322を堆積し、n
+拡散層314b上の第２の層間膜322,第１の層間膜315をエ
ッチングすることにより、コンタクトホール323を開口
する。続いて、コンタクトホール323にn+型の多結晶シ
リコン320bを埋設した後、アルミ配線324を形成し、本
実施例の半導体記憶装置が完成する。
以上説明したように本発明は、MIS型トランジスタと
スタック型キャパシタとから成るメモリセルを有し、LD
D型トランジスタを用いた周辺回路を有する半導体記憶
装置において、LDD型トランジスタの側壁を構成する絶
縁膜並びにMIS型トランジスタとスタック型キャパシタ
との間の層間絶縁膜が同一であることから、以下の効果
が得られる。
スタック型キャパシタとから成るメモリセルを有し、LD
D型トランジスタを用いた周辺回路を有する半導体記憶
装置において、LDD型トランジスタの側壁を構成する絶
縁膜並びにMIS型トランジスタとスタック型キャパシタ
との間の層間絶縁膜が同一であることから、以下の効果
が得られる。
（１）LDD型トランジスタのn+拡散層はスタック型キャ
パシタを形成した後に形成されるため、スタック型キャ
パシタ形成時の熱処理によるn+拡散層の拡散の進行を考
慮する必要が無く、LDD型トランジスタの微細化に適し
ている。
パシタを形成した後に形成されるため、スタック型キャ
パシタ形成時の熱処理によるn+拡散層の拡散の進行を考
慮する必要が無く、LDD型トランジスタの微細化に適し
ている。
（２）スタック型キャパシタはメモリセルにおけるMIS
型トランジスタのn-拡散層と接続するため、結晶欠陥に
よる保持特性の悪化は生じにくくなる。
型トランジスタのn-拡散層と接続するため、結晶欠陥に
よる保持特性の悪化は生じにくくなる。
（３）従来より層の数が１層少ない絶縁膜を開口するこ
とにより各コンタクトホールが形成されるため、これの
形成が容易になる。
とにより各コンタクトホールが形成されるため、これの
形成が容易になる。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順の断面図、第２図（ａ）〜（ｆ）は本発
明の第２の実施例を説明するための工程順の断面図、第
３図（ａ）〜（ｈ）は本発明の第３の実施例を説明する
ための工程順の断面図、第４図（ａ），（ｂ）は従来の
半導体記憶装置及びその製造方法を説明するための工程
順の断面図である。 101,201,301,401……ｐ型シリコン基板、 102,202,302,402……素子分離酸化膜、 103,203,303,403……ゲート酸化膜、 104,204,304,404……ゲート電極、 105a,105b,105c,206a,206b,206c,306a,306b,306c,406…
…n-拡散層、 106,207,307……第１のシリコン酸化膜、 106a,106b,207a,207b,207c,307a,307b,307c,405,318a…
…側壁、 107,208,308,317,319,323,416,417a,417b……コンタク
トホール、 108,210,309,409……電荷蓄積容量、 109,211,310,410……容量絶縁膜、 110,212,311,411……セルプレート電極、 111a,111b,209a,209b,213,312,313,316……フォトレジ
スト、 112a,112b,214a,214b,314a,314b,407a,407b,407c,407d
……n+拡散層、 113,215,315……第１の層間膜、 114,216,321……シリサイド配線、 115,217,322……第２の層間膜、 116,218,324……アルミ配線、 205,305……ゲート電極上酸化膜、 320a,320b……多結晶シリコン、 408,412,414……層間膜、 413……第１の配線、 415……第２の配線。
るための工程順の断面図、第２図（ａ）〜（ｆ）は本発
明の第２の実施例を説明するための工程順の断面図、第
３図（ａ）〜（ｈ）は本発明の第３の実施例を説明する
ための工程順の断面図、第４図（ａ），（ｂ）は従来の
半導体記憶装置及びその製造方法を説明するための工程
順の断面図である。 101,201,301,401……ｐ型シリコン基板、 102,202,302,402……素子分離酸化膜、 103,203,303,403……ゲート酸化膜、 104,204,304,404……ゲート電極、 105a,105b,105c,206a,206b,206c,306a,306b,306c,406…
…n-拡散層、 106,207,307……第１のシリコン酸化膜、 106a,106b,207a,207b,207c,307a,307b,307c,405,318a…
…側壁、 107,208,308,317,319,323,416,417a,417b……コンタク
トホール、 108,210,309,409……電荷蓄積容量、 109,211,310,410……容量絶縁膜、 110,212,311,411……セルプレート電極、 111a,111b,209a,209b,213,312,313,316……フォトレジ
スト、 112a,112b,214a,214b,314a,314b,407a,407b,407c,407d
……n+拡散層、 113,215,315……第１の層間膜、 114,216,321……シリサイド配線、 115,217,322……第２の層間膜、 116,218,324……アルミ配線、 205,305……ゲート電極上酸化膜、 320a,320b……多結晶シリコン、 408,412,414……層間膜、 413……第１の配線、 415……第２の配線。
Claims (7)
- 【請求項１】一導電型の半導体基板上に設けられたMIS
型トランジスタと該MIS型トランジスタを構成する該半
導体基板に設けられた逆導電型の低濃度拡散層の一方に
接続されるスタック型キャパシタとから成るメモリセル
を有し、該半導体基板上に設けられたLDD型トランジス
タを用いた周辺回路を有する半導体記憶装置において、 前記スタック型キャパシタ並びにセルプレート電極と前
記MIS型トランジスタとの間の層間膜が、前記LDD型トラ
ンジスタのゲート電極の側面を覆う側壁を成す絶縁膜と
同一の絶縁膜からなることと、 前記MIS型トランジスタのゲート電極における前記低濃
度拡散層の他方の側の側面が、前記絶縁膜から成る孤立
した側壁により覆われていることとを併せて特徴とする
半導体記憶装置。 - 【請求項２】一導電型の半導体基板上に設けられたMIS
型トランジスタと該MIS型トランジスタを構成する該半
導体基板に設けられた逆導電型の低濃度拡散層の一方に
接続されるスタック型キャパシタとから成るメモリセル
を有し、該半導体基板上に設けられたLDD型トランジス
タを用いた周辺回路を有する半導体記憶装置において、 前記MIS型トランジスタ並びに前記LDD型トランジスタの
ゲート電極の上面が、第１の絶縁膜によりそれぞれ選択
的に覆われていることと、 前記スタック型キャパシタ並びにセルプレート電極と前
記MIS型トランジスタとの間の層間膜が、前記LDD型トラ
ンジスタのゲート電極の側面を覆う側壁を成す第２の絶
縁膜と同一の第２の絶縁膜からなることと、 前記低濃度拡散層の他方の側に位置する前記MIS型トラ
ンジスタのゲート電極の側面と該低濃度拡散層の他方の
側に位置する該ゲート電極の上面に設けられた前記第１
の絶縁膜の側面とが、前記第２の絶縁膜から成る側壁に
より覆われていることとを併せて特徴とする半導体記憶
装置。 - 【請求項３】前記スタック型キャパシタ並びにビット線
における前記MIS型トランジスタに対するコントクトホ
ールが、該MIS型トランジスタを構成する前記低濃度拡
散層の一方並びに他方に対してそれぞれ自己整合的であ
ることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項４】一導電型の半導体基板上に設けられたMIS
型トランジスタとスタック型キャパシタとから成るメモ
リセル及び前記半導体基板上に設けられたLDD型トラン
ジスタを用いた周辺回路を有する半導体記憶装置の製造
方法において、 前記MIS型トランジスタ並びに前記LDD型トランジスタの
ゲート電極を第１の導電膜により形成し、前記MIS型ト
ランジスタ並びに前記LDD型トランジスタの逆導電型の
低濃度拡散層を形成する工程と、 全面に第１のシリコン酸化膜を堆積する工程と、 前記第１のシリコン酸化膜に、前記スタック型キャパシ
タ用のコンタクトホールを開口する工程と、 第２の導電膜からなる前記スタック型キャパシタの電荷
蓄積電極を形成する工程と、 前記電荷蓄積電極を覆う容量絶縁膜を形成する工程と、 第３の導電膜からなる前記スタック型キャパシタのセル
プレート電極を形成する工程と、 前記セルプレート電極をマスクにしたエッチバックによ
り、第１のシリコン酸化膜から成る前記LDD型トランジ
スタの側壁を形成する工程と、 前記LDD型トランジスタの逆導電型の高濃度拡散層を形
成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 - 【請求項５】前記第１の導電膜を堆積し、前記第１の導
電膜における前記MIS型トランジスタ並びに前記LDD型ト
ランジスタのゲート電極形成領域上にゲート電極上酸化
膜を形成し、前記ゲート電極上酸化膜をマスクにして前
記MIS型トランジスタ並びに前記LDD型トランジスタの前
記ゲート電極を形成することを特徴とする請求項４記載
の半導体記憶装置の製造方法。 - 【請求項６】フォトレジストをマスクにしたエッチバッ
クにより前記第１のシリコン酸化膜を開口し、前記MIS
型トランジスタの逆導電型の前記低濃度拡散層に自己整
合的な前記スタック型キャパシタ用のコンタクトホール
を形成する工程を有することを特徴とする請求項４記載
の半導体記憶装置の製造方法。 - 【請求項７】フォトレジストをマスクにしたエッチバッ
クにより前記第１のシリコン酸化膜を開口し、前記MIS
型トランジスタの逆導電型の前記低濃度拡散層に自己整
合的な前記スタック型キャパシタ用のコンタクトホール
を形成する工程を有することを特徴とする請求項５記載
の半導体記憶装置の製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP2257779A JP2666549B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体記憶装置及びその製造方法 |
| DE69132998T DE69132998T2 (de) | 1990-09-27 | 1991-09-23 | Speicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür |
| EP91308647A EP0478262B1 (en) | 1990-09-27 | 1991-09-23 | Random access memory device and process of fabrication thereof |
| KR1019910016787A KR960001334B1 (ko) | 1990-09-27 | 1991-09-26 | 스택형 저장 캐패시터와 희박하게 도핑된 드레인 구조를 갖는 전달 트랜지스터에 의해 각각 구현되는 메모리 셀들을 갖는 랜덤 억세스 메모리장치 및 그 제조공정 |
| US07/766,258 US5135881A (en) | 1990-09-27 | 1991-09-27 | Method of making random access memory device having memory cells each implemented by a stacked storage capacitor and a transfer transistor with lightly-doped drain structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257779A JP2666549B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体記憶装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04134859A JPH04134859A (ja) | 1992-05-08 |
| JP2666549B2 true JP2666549B2 (ja) | 1997-10-22 |
Family
ID=17310986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257779A Expired - Fee Related JP2666549B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体記憶装置及びその製造方法 |
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| EP (1) | EP0478262B1 (ja) |
| JP (1) | JP2666549B2 (ja) |
| KR (1) | KR960001334B1 (ja) |
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| KR960003771B1 (ko) * | 1992-08-08 | 1996-03-22 | 삼성전자주식회사 | 반도체 메모리장치 |
| US5362666A (en) * | 1992-09-18 | 1994-11-08 | Micron Technology, Inc. | Method of producing a self-aligned contact penetrating cell plate |
| US5377139A (en) * | 1992-12-11 | 1994-12-27 | Motorola, Inc. | Process forming an integrated circuit |
| KR100305123B1 (ko) * | 1992-12-11 | 2001-11-22 | 비센트 비.인그라시아, 알크 엠 아헨 | 정적랜덤액세스메모리셀및이를포함하는반도체장치 |
| US5270243A (en) * | 1993-03-22 | 1993-12-14 | Industrial Technology Research Institute | Dram peripheral circuit contact aspect ratio improvement process |
| JPH06349826A (ja) * | 1993-04-13 | 1994-12-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR0150252B1 (ko) * | 1993-07-13 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치의 제조방법 |
| DE4330471C1 (de) * | 1993-09-08 | 1994-10-20 | Siemens Ag | Herstellverfahren für ein Bitleitungskontaktloch einer Speicherzelle |
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| DE69623440T2 (de) | 1995-01-19 | 2003-08-07 | Micron Technology Inc | Verfahren zur herstellung von transistoren in einem peripheren schaltkreis |
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| KR100192521B1 (ko) * | 1996-07-19 | 1999-06-15 | 구본준 | 반도체장치의 제조방법 |
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| JP4931267B2 (ja) * | 1998-01-29 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6524895B2 (en) | 1998-12-25 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6159818A (en) * | 1999-09-02 | 2000-12-12 | Micron Technology, Inc. | Method of forming a container capacitor structure |
| KR100353804B1 (ko) * | 1999-12-28 | 2002-09-26 | 주식회사 하이닉스반도체 | 반도체 소자의 강유전체 캐패시터 형성방법 |
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|---|---|---|---|---|
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| JPS6428424A (en) * | 1987-07-22 | 1989-01-31 | Sharp Kk | Electric carpet with remote controller |
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| JP2749072B2 (ja) * | 1988-08-12 | 1998-05-13 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP2518359B2 (ja) * | 1988-09-13 | 1996-07-24 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| JPH02122563A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体装置の製造方法 |
| JP2742272B2 (ja) * | 1988-11-11 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
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