JP2987882B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JP2987882B2 JP2987882B2 JP2135450A JP13545090A JP2987882B2 JP 2987882 B2 JP2987882 B2 JP 2987882B2 JP 2135450 A JP2135450 A JP 2135450A JP 13545090 A JP13545090 A JP 13545090A JP 2987882 B2 JP2987882 B2 JP 2987882B2
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- Japan
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- film
- memory cell
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- insulating film
- oxide film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はダイナミックRAM等の半導体メモリの製造方
法に関する。
法に関する。
本発明は、メモリセル部及び周辺回路部を有してなる
半導体メモリの製造方法において、上記メモリセル部の
コンタクトホールの形成領域外を覆ったマスクを用いて
異方性エッチングを行い、メモリセル部にはコンタクト
ホールを形成すると共に上記周辺回路部には上記ゲート
電極の側壁に該絶縁膜を残し、そのコンタクトホール内
に酸化膜を形成した後に、第２の絶縁膜をそのコンタク
トホールの側壁に残すようにすることにより、工程全体
の短縮化を図ると共に、接合リークの低減等を実現する
ものである。
半導体メモリの製造方法において、上記メモリセル部の
コンタクトホールの形成領域外を覆ったマスクを用いて
異方性エッチングを行い、メモリセル部にはコンタクト
ホールを形成すると共に上記周辺回路部には上記ゲート
電極の側壁に該絶縁膜を残し、そのコンタクトホール内
に酸化膜を形成した後に、第２の絶縁膜をそのコンタク
トホールの側壁に残すようにすることにより、工程全体
の短縮化を図ると共に、接合リークの低減等を実現する
ものである。
半導体メモリでは、その高集積化への要求から配線層
の多層化が試みられている。この多層化に伴って、層間
絶縁膜もその数が増加する傾向にあり、このような層間
絶縁膜の層数が増えた場合には、層間絶縁膜の全体の厚
みも厚くなる。そして、最も上層の配線層を直接基板の
拡散層にコンタクトさせる時では、、そのコンタクト部
における垂直段差が深くなり、その結果、段切れ等が発
生しやすくなる。
の多層化が試みられている。この多層化に伴って、層間
絶縁膜もその数が増加する傾向にあり、このような層間
絶縁膜の層数が増えた場合には、層間絶縁膜の全体の厚
みも厚くなる。そして、最も上層の配線層を直接基板の
拡散層にコンタクトさせる時では、、そのコンタクト部
における垂直段差が深くなり、その結果、段切れ等が発
生しやすくなる。
そこで、本件出願人には、先に、特願平１−241613号
の明細書及び図面を用いて、コンタクト領域における層
間絶縁膜を一層のみ残して他の層を除去する技術を提案
している。
の明細書及び図面を用いて、コンタクト領域における層
間絶縁膜を一層のみ残して他の層を除去する技術を提案
している。
また、半導体メモリに用いるMOSトランジスタの微細
化に伴うホットキャリア対策として、LDD構造が採用さ
れている。このLDD構造を得るために、従来では、ゲー
ト電極のパターニングの後、、低濃度のイオン注入を行
い、さらにCVD法によってシリコン酸化膜を推積し、全
面RIEを行ってゲート電極の側壁にそのシリコン酸化膜
を残存させている。ところが、全面RIEの際には、基板
にダメージが入り易く、その結果、接合リーク等が誘発
される。
化に伴うホットキャリア対策として、LDD構造が採用さ
れている。このLDD構造を得るために、従来では、ゲー
ト電極のパターニングの後、、低濃度のイオン注入を行
い、さらにCVD法によってシリコン酸化膜を推積し、全
面RIEを行ってゲート電極の側壁にそのシリコン酸化膜
を残存させている。ところが、全面RIEの際には、基板
にダメージが入り易く、その結果、接合リーク等が誘発
される。
そこで、本件出願人は、先に特願平１−331548号の明
細書及び図面を用いて、周辺回路部のみでサイドウォー
ルを形成しながらメモリセル部で単層若しくは複層の絶
縁膜を残すことにより、基板へのダメージを防止して、
接合リークを未然に防止する技術を提案している。
細書及び図面を用いて、周辺回路部のみでサイドウォー
ルを形成しながらメモリセル部で単層若しくは複層の絶
縁膜を残すことにより、基板へのダメージを防止して、
接合リークを未然に防止する技術を提案している。
特願平１−241613号の明細書及び図面に記載されるよ
うに、コンタクト領域における層間絶縁膜を一層のみ残
して他の層を除去することで、配線層を形成した場合の
段差は大幅に緩和されることになる。そして、このよう
な先行技術について、一層のみ残して他の層を除去する
工程をより精度良く行うことで、十分な段差の緩和がな
されると共に素子の信頼性が向上する。
うに、コンタクト領域における層間絶縁膜を一層のみ残
して他の層を除去することで、配線層を形成した場合の
段差は大幅に緩和されることになる。そして、このよう
な先行技術について、一層のみ残して他の層を除去する
工程をより精度良く行うことで、十分な段差の緩和がな
されると共に素子の信頼性が向上する。
また、特願平１−331548号の明細書及び図面に記載さ
れるように、周辺回路部のみサイドウォールを形成し、
メモリセル部で絶縁膜を残す技術により、接合リーク等
が防止される。そして、このような先行技術について、
より工程の短縮化を図ることが、低コスト化等を図る上
で有利である。
れるように、周辺回路部のみサイドウォールを形成し、
メモリセル部で絶縁膜を残す技術により、接合リーク等
が防止される。そして、このような先行技術について、
より工程の短縮化を図ることが、低コスト化等を図る上
で有利である。
そこで、本発明は、上述の各先行技術をそれぞれ改善
させ、段差の緩和と共に加工精度の向上を図る半導体メ
モリの製造方法の提供や、接合リークの低減と共に工程
の短縮化を実現する半導体メモリの製造方法の提供を目
的とする。
させ、段差の緩和と共に加工精度の向上を図る半導体メ
モリの製造方法の提供や、接合リークの低減と共に工程
の短縮化を実現する半導体メモリの製造方法の提供を目
的とする。
上述の目的を達成するために、本発明に係る半導体メ
モリの製造方法は、同一基板上にメモリセル部及び上記
周辺回路部にMOSトランジスタのゲート電極形成する工
程と、上記ゲート電極を形成した後に上記メモリセル部
及び上記周辺回路を絶縁膜で被覆する工程と、上記メモ
リセル部をコンタクト領域のみに窓部が設けられたマス
クで覆いながら、異方性エッチングによって、該メモリ
セル部の上記絶縁膜にコンタクトホールを形成すると共
に上記周辺回路部の上記ゲート電極の側壁に上記絶縁膜
を残す工程と、露出した少なくとも上記コンタクトホー
ルの内部に酸化膜を形成する工程と、全面に第２の絶縁
膜を形成する工程と、上記周辺回路部をマスクしながら
異方性エッチングを行って、上記メモリセル部の上記コ
ンタクトホールの側壁に上記第２の絶縁膜を残す工程と
を有するようにしたものである。
モリの製造方法は、同一基板上にメモリセル部及び上記
周辺回路部にMOSトランジスタのゲート電極形成する工
程と、上記ゲート電極を形成した後に上記メモリセル部
及び上記周辺回路を絶縁膜で被覆する工程と、上記メモ
リセル部をコンタクト領域のみに窓部が設けられたマス
クで覆いながら、異方性エッチングによって、該メモリ
セル部の上記絶縁膜にコンタクトホールを形成すると共
に上記周辺回路部の上記ゲート電極の側壁に上記絶縁膜
を残す工程と、露出した少なくとも上記コンタクトホー
ルの内部に酸化膜を形成する工程と、全面に第２の絶縁
膜を形成する工程と、上記周辺回路部をマスクしながら
異方性エッチングを行って、上記メモリセル部の上記コ
ンタクトホールの側壁に上記第２の絶縁膜を残す工程と
を有するようにしたものである。
本発明は、周辺回路部をLDD構造にするためにゲート
電極の側壁に絶縁膜を残す工程で、同時にメモリセル部
ではコンタクトホールが形成される。このため別工程で
エッチングする場合に比べて工程が短縮される。そのメ
モリセル部に形成されたコンタクトホールには、酸化膜
が形成された後、第２の絶縁膜が形成される。この第２
の絶縁膜は、層間耐圧確保や段差の緩和のために用いら
れるが、予め酸化膜が形成された上に推積されるため、
第２の絶縁膜による基板へのストレスが緩和されること
になる。
電極の側壁に絶縁膜を残す工程で、同時にメモリセル部
ではコンタクトホールが形成される。このため別工程で
エッチングする場合に比べて工程が短縮される。そのメ
モリセル部に形成されたコンタクトホールには、酸化膜
が形成された後、第２の絶縁膜が形成される。この第２
の絶縁膜は、層間耐圧確保や段差の緩和のために用いら
れるが、予め酸化膜が形成された上に推積されるため、
第２の絶縁膜による基板へのストレスが緩和されること
になる。
本発明をダイナミックRAMの製造方法に適用した例を
挙げて説明する。
挙げて説明する。
この方法により製造されるダイナミックRAMは、周辺
回路部のみMOSトランジスタがLDD構造とされるものであ
る。以下、本発明方法をその工程に従って、第１図ａ〜
第１図ｆを参照しながら説明する。
回路部のみMOSトランジスタがLDD構造とされるものであ
る。以下、本発明方法をその工程に従って、第１図ａ〜
第１図ｆを参照しながら説明する。
まず、ｐ型の単結晶シリコン基板31a、31b上に、選択
的にフィールド酸化膜32が形成される。なお、第１図ａ
〜第１図ｆ中、シリコン基板31a、31bは同一の基板を破
断して示しており、シリコン基板31aはメモリセル部と
され、シリコン基板31bは周辺回路部とされる。
的にフィールド酸化膜32が形成される。なお、第１図ａ
〜第１図ｆ中、シリコン基板31a、31bは同一の基板を破
断して示しており、シリコン基板31aはメモリセル部と
され、シリコン基板31bは周辺回路部とされる。
続いて、フィールド酸化膜32の形成されていないシリ
コン基板31a,31bの表面にゲート酸化膜33が形成され
る。そして、そのゲート酸化膜33上やフィールド酸化膜
32上に、ポリシリコン膜と高融点金属膜が積層され、ゲ
ートのパターニングによって、ボリサイド構造のゲート
電極34が形成される。
コン基板31a,31bの表面にゲート酸化膜33が形成され
る。そして、そのゲート酸化膜33上やフィールド酸化膜
32上に、ポリシリコン膜と高融点金属膜が積層され、ゲ
ートのパターニングによって、ボリサイド構造のゲート
電極34が形成される。
そして、第１図ａに示すように、上記ゲート電極34と
フィールド酸化膜32をマスクとして、セルフアラインで
イオン注入が行われ、低濃度の不純物領域35が形成され
る。
フィールド酸化膜32をマスクとして、セルフアラインで
イオン注入が行われ、低濃度の不純物領域35が形成され
る。
次に、第１図ｂに示すように、全面に絶縁膜が積層さ
れるが、その絶縁膜はPSG膜36、シリコン窒化膜38から
なる３層構造とされる。PSG膜36は、1000Å以下程度の
膜厚とされる。シリコン窒化膜37は、200Å以上程度の
膜厚とされる。シリコン酸化膜38は、2000Å以上程度の
膜厚とされる。このようにシリコン窒化膜37を介在させ
た３層構造とすることで、記憶ノードとなるポリシリコ
ン膜の形成前の前処理としてウェットエッチングを使用
する場合にも、そのダメージを防止できる。
れるが、その絶縁膜はPSG膜36、シリコン窒化膜38から
なる３層構造とされる。PSG膜36は、1000Å以下程度の
膜厚とされる。シリコン窒化膜37は、200Å以上程度の
膜厚とされる。シリコン酸化膜38は、2000Å以上程度の
膜厚とされる。このようにシリコン窒化膜37を介在させ
た３層構造とすることで、記憶ノードとなるポリシリコ
ン膜の形成前の前処理としてウェットエッチングを使用
する場合にも、そのダメージを防止できる。
このような、３層構造の絶縁膜をゲート電極４を覆っ
て形成した後、メモリセル部ではコンタクトホールを形
成し、周辺回路部ではLDD構造とするような異方性エッ
チングを行う。すなわち、第１図ｃに示すように、メモ
リセル部のシリコン基板31a上でキャパシタを形成すべ
き領域に窓部40を有し、且つ周辺回路部のシリコン基板
31b上で大きく開口した窓部41を有するレジスト層39が
形成される。次に、このレジスト層39をマスクとして異
方性エッチングが行われる。この異方性エッチングによ
って、第１図ｃに示すように、メモリセル部側で不純物
領域35上を開口させたコンタクトホール42が、シリコン
酸化膜38、シリコン窒化膜37,PSG膜36を除去することに
より形成され、同時に周辺回路部側ではゲート電極４の
側壁にシリコン酸化膜38、シリコン窒化膜37,PSG膜36か
らなるサイドウォール絶縁膜43が残存する。
て形成した後、メモリセル部ではコンタクトホールを形
成し、周辺回路部ではLDD構造とするような異方性エッ
チングを行う。すなわち、第１図ｃに示すように、メモ
リセル部のシリコン基板31a上でキャパシタを形成すべ
き領域に窓部40を有し、且つ周辺回路部のシリコン基板
31b上で大きく開口した窓部41を有するレジスト層39が
形成される。次に、このレジスト層39をマスクとして異
方性エッチングが行われる。この異方性エッチングによ
って、第１図ｃに示すように、メモリセル部側で不純物
領域35上を開口させたコンタクトホール42が、シリコン
酸化膜38、シリコン窒化膜37,PSG膜36を除去することに
より形成され、同時に周辺回路部側ではゲート電極４の
側壁にシリコン酸化膜38、シリコン窒化膜37,PSG膜36か
らなるサイドウォール絶縁膜43が残存する。
次に、レジスト層39が除去され、露出した周辺回路部
のシリコン基板31bの表面やメモリセル部のコンタクト
ホール42の表面には、およそ膜厚200Å以下の薄い酸化
膜57が形成される。このような薄い酸化膜57が形成され
ることで、周辺回路部ではその薄い酸化膜57が高濃度不
純物領域形成用のイオン注入のバッファ膜やアニールの
キャップ膜として機能し、メモリセル部では直接的なCV
Dシリコン酸化膜の堆積によるストレスがその薄い酸化
膜57によって緩和される。そして、周辺回路部には、高
濃度の不純物領域44がゲート電極34、フィールド酸化膜
32及びサイドウォール絶縁膜43をマスクとしたイオン注
入により形成される。
のシリコン基板31bの表面やメモリセル部のコンタクト
ホール42の表面には、およそ膜厚200Å以下の薄い酸化
膜57が形成される。このような薄い酸化膜57が形成され
ることで、周辺回路部ではその薄い酸化膜57が高濃度不
純物領域形成用のイオン注入のバッファ膜やアニールの
キャップ膜として機能し、メモリセル部では直接的なCV
Dシリコン酸化膜の堆積によるストレスがその薄い酸化
膜57によって緩和される。そして、周辺回路部には、高
濃度の不純物領域44がゲート電極34、フィールド酸化膜
32及びサイドウォール絶縁膜43をマスクとしたイオン注
入により形成される。
次に、平坦性に優れたTEOS（テトラエトキシシラン）
を用い、シリコン酸化膜45からなる第２の絶縁膜を全面
に形成する。このシリコン酸化膜45は、TEOSの代わりに
PSG膜、シリコン酸化膜の３層構造からなる膜であって
も良い。このシリコン酸化膜45は、層間絶縁膜として上
記コンタクトホール42や不純物領域44上を覆って形成さ
れる。シリコン酸化膜45を直接基板上に形成した時で
は、そのストレスが問題となるが、コンタクトホール42
の底部には薄い酸化膜57が形成されているために、スト
レスの問題は防止される。次に、第１図ｄに示すよう
に、周辺回路部のみを覆うようなレジスト層46が形成さ
れる。そして、このレジスト層46をマスクとしてエッチ
ングを行う。このエッチングによって、メモリセル部で
はコンタクトホール42内等の段差部分にシリコン酸化膜
45が残される。この残されたシリコン酸化膜45は、マス
クずれの場合の層間耐圧の減少を補うことになる。ま
た、段差を緩和させる機能から、リソグラフィーの精度
を向上させることもできる。
を用い、シリコン酸化膜45からなる第２の絶縁膜を全面
に形成する。このシリコン酸化膜45は、TEOSの代わりに
PSG膜、シリコン酸化膜の３層構造からなる膜であって
も良い。このシリコン酸化膜45は、層間絶縁膜として上
記コンタクトホール42や不純物領域44上を覆って形成さ
れる。シリコン酸化膜45を直接基板上に形成した時で
は、そのストレスが問題となるが、コンタクトホール42
の底部には薄い酸化膜57が形成されているために、スト
レスの問題は防止される。次に、第１図ｄに示すよう
に、周辺回路部のみを覆うようなレジスト層46が形成さ
れる。そして、このレジスト層46をマスクとしてエッチ
ングを行う。このエッチングによって、メモリセル部で
はコンタクトホール42内等の段差部分にシリコン酸化膜
45が残される。この残されたシリコン酸化膜45は、マス
クずれの場合の層間耐圧の減少を補うことになる。ま
た、段差を緩和させる機能から、リソグラフィーの精度
を向上させることもできる。
次に、エッチングにより露出したコンタクトホール42
の底部で接続するようなポリシリコン膜47が形成され
る。このポリシリコン膜47は、第１図ｅに示すように、
メモリセル毎にパターニングされ、キャパシタの記憶ノ
ードとして機能する。このポリシリコン膜47は、ゲート
電極34との間で、残存したシリコン酸化膜45により層間
耐圧が確保され、また、そのシリコン酸化膜45によって
平坦化されているために精度良く加工される。
の底部で接続するようなポリシリコン膜47が形成され
る。このポリシリコン膜47は、第１図ｅに示すように、
メモリセル毎にパターニングされ、キャパシタの記憶ノ
ードとして機能する。このポリシリコン膜47は、ゲート
電極34との間で、残存したシリコン酸化膜45により層間
耐圧が確保され、また、そのシリコン酸化膜45によって
平坦化されているために精度良く加工される。
続いて、形成されたポリシリコン膜47上に誘電体膜48
が形成され、その誘電体膜48を挟んでポリシリコン膜47
に対向するようにプレート電極層49が形成される。この
プレート電極層49は、ビット線のコンタクトホールで開
口される。そして、プレート電極層49上に、第１層目の
BPSG膜50が形成されリフロー後、PSG膜51が形成され
る。そして、そのPSG膜51,第１層目のBPSG膜50,シリコ
ン酸化膜38,シリコン窒化膜37,PSG膜36をパターニング
して、ビット線のコンタクトホール52が一対のゲート電
極34,34の間の領域に形成される。そして、このコンタ
クトホール52を介して不純物領域35に接続するようにポ
リサイド構造のビット線53がメモリセル部に形成され
る。このビット線53の形成後、全面に第２層目のBPSG膜
54が形成される。周辺回路部では、例えば誘電体膜48に
窒化膜を介在させることや、シリコン酸化膜45に窒化膜
を介在させることで、第１層目のBPSG膜50やPSG膜を除
去することができ、これらの除去により段差の緩和を図
ることができる。そして、リフローされた第２層目のBP
SG膜54のコンタクトホール55にアルミニウム系配線層56
が形成され、所要の配線がなされる。
が形成され、その誘電体膜48を挟んでポリシリコン膜47
に対向するようにプレート電極層49が形成される。この
プレート電極層49は、ビット線のコンタクトホールで開
口される。そして、プレート電極層49上に、第１層目の
BPSG膜50が形成されリフロー後、PSG膜51が形成され
る。そして、そのPSG膜51,第１層目のBPSG膜50,シリコ
ン酸化膜38,シリコン窒化膜37,PSG膜36をパターニング
して、ビット線のコンタクトホール52が一対のゲート電
極34,34の間の領域に形成される。そして、このコンタ
クトホール52を介して不純物領域35に接続するようにポ
リサイド構造のビット線53がメモリセル部に形成され
る。このビット線53の形成後、全面に第２層目のBPSG膜
54が形成される。周辺回路部では、例えば誘電体膜48に
窒化膜を介在させることや、シリコン酸化膜45に窒化膜
を介在させることで、第１層目のBPSG膜50やPSG膜を除
去することができ、これらの除去により段差の緩和を図
ることができる。そして、リフローされた第２層目のBP
SG膜54のコンタクトホール55にアルミニウム系配線層56
が形成され、所要の配線がなされる。
このように本実施例のダイナミックRAMの製造方法で
は、周辺回路部でゲート電極の側壁に絶縁膜を残すエッ
チングとメモリセル部でコンタクトホールを形成するた
めのエッチングが同時に行われるため、その工程が別工
程で行われる場合に比べて短縮化されることになる。ま
た、コンタクトホール42の形成後にシリコン基板31aの
表面を覆う薄い酸化膜57は、基板へのストレスを防止
し、メモリセル部で残存するシリコン酸化膜45は、段差
の緩和や層間耐圧の確保のために機能することになる。
は、周辺回路部でゲート電極の側壁に絶縁膜を残すエッ
チングとメモリセル部でコンタクトホールを形成するた
めのエッチングが同時に行われるため、その工程が別工
程で行われる場合に比べて短縮化されることになる。ま
た、コンタクトホール42の形成後にシリコン基板31aの
表面を覆う薄い酸化膜57は、基板へのストレスを防止
し、メモリセル部で残存するシリコン酸化膜45は、段差
の緩和や層間耐圧の確保のために機能することになる。
本発明に係る半導体メモリの製造方法では、周辺回路
部でゲート電極の側壁に絶縁膜を残すエッチングとメモ
リセル部でコンタクトホールを形成するためのエッチン
グが同時に行われるため、その工程が別工程で行われる
場合に比べて短縮化されることになる。また、露出した
コンタクトホール内に形成される酸化膜によって基板の
ストレスを緩和させることもでき、第２の絶縁膜により
段差の緩和や層間耐圧の確保もなされる。
部でゲート電極の側壁に絶縁膜を残すエッチングとメモ
リセル部でコンタクトホールを形成するためのエッチン
グが同時に行われるため、その工程が別工程で行われる
場合に比べて短縮化されることになる。また、露出した
コンタクトホール内に形成される酸化膜によって基板の
ストレスを緩和させることもでき、第２の絶縁膜により
段差の緩和や層間耐圧の確保もなされる。
第１図ａ〜第１図ｆは本発明の半導体メモリの製造方法
の他の一例をその工程に従って説明するためのそれぞれ
工程断面図である。 31b……シリコン基板 34……ゲート電極 37……シリコン窒化膜 38,45,57……シリコン酸化膜 50,54……BPSG膜 36,51……PSG膜 42……コンタクトホール 56……アルミニウム系配線層 47……ポリシリコン膜
の他の一例をその工程に従って説明するためのそれぞれ
工程断面図である。 31b……シリコン基板 34……ゲート電極 37……シリコン窒化膜 38,45,57……シリコン酸化膜 50,54……BPSG膜 36,51……PSG膜 42……コンタクトホール 56……アルミニウム系配線層 47……ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (1)
- 【請求項１】同一基板上にメモリセル部及び周辺回路部
を有し、これらメモリセル部及び周辺回路部にMOSトラ
ンジスタが形成されてなる半導体メモリの製造方法にお
いて、 上記メモリセル部及び上記周辺回路部に上記MOSトラン
ジスタのゲート電極を形成する工程と、 上記ゲート電極を形成後に上記メモリセル部及び上記周
辺回路部を絶縁膜で被覆する工程と、 上記メモリセル部をコンタクト領域のみに窓部が設けら
れたマスクで覆いながら、異方性エッチングによって、
該メモリセル部の上記絶縁膜にコンタクトホールを形成
すると共に上記周辺回路部の上記ゲート電極の側壁に上
記絶縁膜を残す工程と、 露出した少なくとも上記コンタクトホールの内部に酸化
膜を形成する工程と、 全面に第２の絶縁膜を形成する工程と、 上記周辺回路部をマスクしながら異方性エッチングを行
って、上記メモリセル部の上記コンタクトホールの側壁
に上記第２の絶縁膜を残す工程とを有することを特徴と
する半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135450A JP2987882B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135450A JP2987882B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0430572A JPH0430572A (ja) | 1992-02-03 |
| JP2987882B2 true JP2987882B2 (ja) | 1999-12-06 |
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ID=15152000
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135450A Expired - Fee Related JP2987882B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2987882B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| JP3472738B2 (ja) * | 1999-12-24 | 2003-12-02 | Ｎｅｃエレクトロニクス株式会社 | 回路製造方法、半導体装置 |
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1990
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| JPH0430572A (ja) | 1992-02-03 |
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