JP2682455B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特に１トランジスタ・１キャパシ
タを単位メモリセルとするダイナミック型の半導体記憶
装置およびその製造方法に関する。
その製造方法に関し、特に１トランジスタ・１キャパシ
タを単位メモリセルとするダイナミック型の半導体記憶
装置およびその製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は情報機器の目覚
ましい普及により、その需要が急激に拡大している。さ
らに機能的には大規模な記憶容量を有するものが要求さ
れている。これにともない、高集積化に関する技術開発
が進められている。
ましい普及により、その需要が急激に拡大している。さ
らに機能的には大規模な記憶容量を有するものが要求さ
れている。これにともない、高集積化に関する技術開発
が進められている。
【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにＤＲＡＭがある。一般に、Ｄ
ＲＡＭは記憶情報を蓄積するメモリセルが多数配列され
たメモリセルアレイと、外部との入出力に必要な周辺回
路とから構成されている。メモリセルアレイは、１個の
ＭＯＳトランジスタとこれに接続された１個のキャパシ
タとからなる、いわゆる１トランジスタ・１キャパシタ
型のメモリセルで構成されている。このメモリセルは構
造が簡単で、集積度を向上させることが容易であるた
め、大容量のＤＲＡＭに広く用いられている。
ムな入出力が可能なものにＤＲＡＭがある。一般に、Ｄ
ＲＡＭは記憶情報を蓄積するメモリセルが多数配列され
たメモリセルアレイと、外部との入出力に必要な周辺回
路とから構成されている。メモリセルアレイは、１個の
ＭＯＳトランジスタとこれに接続された１個のキャパシ
タとからなる、いわゆる１トランジスタ・１キャパシタ
型のメモリセルで構成されている。このメモリセルは構
造が簡単で、集積度を向上させることが容易であるた
め、大容量のＤＲＡＭに広く用いられている。
【０００４】ＤＲＡＭは、キャパシタの構造によってス
タックトキャパシタタイプとトレンチキャパシタタイプ
とに大別される。図１７は、スタックトキャパシタ型の
メモリセルを有するＤＲＡＭの平面図であり、図１８は
図１７のＣ−Ｃ線の断面図である。
タックトキャパシタタイプとトレンチキャパシタタイプ
とに大別される。図１７は、スタックトキャパシタ型の
メモリセルを有するＤＲＡＭの平面図であり、図１８は
図１７のＣ−Ｃ線の断面図である。
【０００５】図１７、図１８に示されるように、ｐ型シ
リコン基板３０１上に素子分離領域３０２、ゲート絶縁
膜３０３が形成されており、ゲート絶縁膜３０３上には
下部ゲート電極３０４および上部ゲート電極３０５の積
層構造からなるゲート電極が形成されている。ゲート電
極の側面にはゲート側壁絶縁膜３０６が形成され、ゲー
ト電極の両側の半導体基板表面領域内にはソース・ドレ
イン領域となるｎ型拡散層３０７が形成されている。そ
の上に第１層間絶縁膜３０８が堆積され、第１層間絶縁
膜には第１コンタクト孔３０９が開孔され、第１層間絶
縁膜３０８上には、第１コンタクト孔３０９を介してｎ
型拡散層３０７へ接続されるビット線３１０が形成され
ている。
リコン基板３０１上に素子分離領域３０２、ゲート絶縁
膜３０３が形成されており、ゲート絶縁膜３０３上には
下部ゲート電極３０４および上部ゲート電極３０５の積
層構造からなるゲート電極が形成されている。ゲート電
極の側面にはゲート側壁絶縁膜３０６が形成され、ゲー
ト電極の両側の半導体基板表面領域内にはソース・ドレ
イン領域となるｎ型拡散層３０７が形成されている。そ
の上に第１層間絶縁膜３０８が堆積され、第１層間絶縁
膜には第１コンタクト孔３０９が開孔され、第１層間絶
縁膜３０８上には、第１コンタクト孔３０９を介してｎ
型拡散層３０７へ接続されるビット線３１０が形成され
ている。
【０００６】その上に第２層間絶縁膜３１１が堆積さ
れ、第２および第１層間絶縁膜を貫通する容量コンタク
ト孔３１２が開孔され、第２層間絶縁膜上には、容量コ
ンタクト孔３１２を介してｎ型拡散層３０７に接続され
る容量下部電極３１３が形成されている。その上に容量
絶縁膜３１４が堆積され、さらにその上に容量上部第１
電極３１５ａ、容量上部第２電極３１５ｂの積層構造か
らなる容量上部電極が形成される。なお、容量絶縁膜３
１４としては例えばＴａ2 Ｏ5 膜が、容量上部第１電極
３１５ａとしてはＴｉＮ膜が、容量上部第２電極３１５
ｂとしてはＷＳｉ膜等が用いられる。
れ、第２および第１層間絶縁膜を貫通する容量コンタク
ト孔３１２が開孔され、第２層間絶縁膜上には、容量コ
ンタクト孔３１２を介してｎ型拡散層３０７に接続され
る容量下部電極３１３が形成されている。その上に容量
絶縁膜３１４が堆積され、さらにその上に容量上部第１
電極３１５ａ、容量上部第２電極３１５ｂの積層構造か
らなる容量上部電極が形成される。なお、容量絶縁膜３
１４としては例えばＴａ2 Ｏ5 膜が、容量上部第１電極
３１５ａとしてはＴｉＮ膜が、容量上部第２電極３１５
ｂとしてはＷＳｉ膜等が用いられる。
【０００７】その上に第３層間絶縁膜３１６が堆積さ
れ、各層間絶縁膜を貫通する、拡散層への第２コンタク
ト孔３１７ａ、ゲート電極上への第２コンタクト孔３１
７ｂ、容量上部電極への第２コンタクト孔３１７ｃが形
成される。そして、第３層間絶縁膜上に、コンタクト孔
３１７ａ、３１７ｂ、３１７ｃを介して、拡散層、ゲー
ト電極、容量上部電極に接続される第１金属配線３１８
が形成される。その上に第４層間絶縁膜３１９が堆積さ
れ、第４層間絶縁膜３１９を貫通するスルーホール３２
０が形成され、第４層間絶縁膜３１９上にスルーホール
３２０を介して第１金属配線３１８に接続される第２金
属配線３２１が形成される。
れ、各層間絶縁膜を貫通する、拡散層への第２コンタク
ト孔３１７ａ、ゲート電極上への第２コンタクト孔３１
７ｂ、容量上部電極への第２コンタクト孔３１７ｃが形
成される。そして、第３層間絶縁膜上に、コンタクト孔
３１７ａ、３１７ｂ、３１７ｃを介して、拡散層、ゲー
ト電極、容量上部電極に接続される第１金属配線３１８
が形成される。その上に第４層間絶縁膜３１９が堆積さ
れ、第４層間絶縁膜３１９を貫通するスルーホール３２
０が形成され、第４層間絶縁膜３１９上にスルーホール
３２０を介して第１金属配線３１８に接続される第２金
属配線３２１が形成される。
【０００８】容量上部電極への電圧は、通常は「1992 I
nternational Conference on SolidDevices and Materi
als pp.90-92 」に掲載されているように、第２コンタ
クト孔３１７ｃおよび第１金属配線３１８で与えられ
る。これはＤＲＡＭにおいて、第１金属配線が容量上部
電極へ一番近い配線であることによる。
nternational Conference on SolidDevices and Materi
als pp.90-92 」に掲載されているように、第２コンタ
クト孔３１７ｃおよび第１金属配線３１８で与えられ
る。これはＤＲＡＭにおいて、第１金属配線が容量上部
電極へ一番近い配線であることによる。
【０００９】
【発明が解決しようとする課題】上述した従来のスタッ
クトキャパシタでは、セル面積を縮小しつつメモリセル
動作に必要な容量を確保するために、容量下部電極を高
くして容量値を稼いできた。しかしながら、微細化の一
層の進展に伴い、容量下部電極の高さを高くすることの
みで必要な容量を確保することが困難となってきてい
る。そこで、２５６Ｍｂ以降の超高集積化ＤＲＡＭで
は、容量絶縁膜として高誘電率膜を用い、これにより容
量値で増大させる方法が採用されようとしている。
クトキャパシタでは、セル面積を縮小しつつメモリセル
動作に必要な容量を確保するために、容量下部電極を高
くして容量値を稼いできた。しかしながら、微細化の一
層の進展に伴い、容量下部電極の高さを高くすることの
みで必要な容量を確保することが困難となってきてい
る。そこで、２５６Ｍｂ以降の超高集積化ＤＲＡＭで
は、容量絶縁膜として高誘電率膜を用い、これにより容
量値で増大させる方法が採用されようとしている。
【００１０】ところで、従前のように窒化膜系の容量絶
縁膜を用いた場合においては容量上部電極はポリシリコ
ンのみの単層構造で問題なかったが、Ｔａ2 Ｏ5 等の高
誘電率膜を用いた場合には、ポリシリコン電極では、Ｓ
ｉが誘電体膜中に拡散してこれを劣化させてしまうた
め、容量上部電極をポリシリコン以外の材料にて構成す
ることが必要となる。
縁膜を用いた場合においては容量上部電極はポリシリコ
ンのみの単層構造で問題なかったが、Ｔａ2 Ｏ5 等の高
誘電率膜を用いた場合には、ポリシリコン電極では、Ｓ
ｉが誘電体膜中に拡散してこれを劣化させてしまうた
め、容量上部電極をポリシリコン以外の材料にて構成す
ることが必要となる。
【００１１】そこで、容量絶縁膜にＴａ2 Ｏ5 を用いた
上述の従来例では、容量上部第１電極としてＴａ2 Ｏ5
に対し密着性がよくかつこれと反応することのないＴｉ
Ｎが用いられ、容量上部第２電極としてＷＳｉが用いら
れている。ここで、ＴｉＮのみの容量上部電極としない
理由は次の通りである。第２コンタクト孔開孔後、コン
タクト金属膜の形成に先だってコンタクト抵抗低減化の
ために通常以下の処理が行われる。 バッファードフッ酸による洗浄。 イオン注入。 熱処理。
上述の従来例では、容量上部第１電極としてＴａ2 Ｏ5
に対し密着性がよくかつこれと反応することのないＴｉ
Ｎが用いられ、容量上部第２電極としてＷＳｉが用いら
れている。ここで、ＴｉＮのみの容量上部電極としない
理由は次の通りである。第２コンタクト孔開孔後、コン
タクト金属膜の形成に先だってコンタクト抵抗低減化の
ために通常以下の処理が行われる。 バッファードフッ酸による洗浄。 イオン注入。 熱処理。
【００１２】而して、容量上部電極をＴｉＮのみの単層
膜とした場合には、上記の処理中ＴｉＮ膜は剥き出しの
状態となる。そのため、上記の洗浄工程ではＴｉＮ膜
がエッチングされて膜減りが起こり、またの熱処理工
程では、熱処理によりＴｉが揮発して炉内およびウェハ
上を汚染する。よって、従来例において説明したよう
に、ＴｉＮ膜上に保護膜となるＷＳｉ等の容量上部第２
電極３１５ｂを設けることが必要となる。
膜とした場合には、上記の処理中ＴｉＮ膜は剥き出しの
状態となる。そのため、上記の洗浄工程ではＴｉＮ膜
がエッチングされて膜減りが起こり、またの熱処理工
程では、熱処理によりＴｉが揮発して炉内およびウェハ
上を汚染する。よって、従来例において説明したよう
に、ＴｉＮ膜上に保護膜となるＷＳｉ等の容量上部第２
電極３１５ｂを設けることが必要となる。
【００１３】而して、第２コンタクト孔は第３、第２、
第１層間絶縁膜を貫通して拡散層上にも開孔するコンタ
クト孔であるために、第３層間絶縁膜のみを貫通する第
２コンタクト孔３１７ｃ部では容量上部電極がかなりの
オーバーエッチングとなる。そのため、容量上部第２電
極となるＷＳｉ膜は、例えば３００ｎｍ程度とかなり厚
い膜厚が必要となり、その結果、容量上部電極が厚くな
り、高誘電率膜を用いても容量部が高くなってしまう。
第１層間絶縁膜を貫通して拡散層上にも開孔するコンタ
クト孔であるために、第３層間絶縁膜のみを貫通する第
２コンタクト孔３１７ｃ部では容量上部電極がかなりの
オーバーエッチングとなる。そのため、容量上部第２電
極となるＷＳｉ膜は、例えば３００ｎｍ程度とかなり厚
い膜厚が必要となり、その結果、容量上部電極が厚くな
り、高誘電率膜を用いても容量部が高くなってしまう。
【００１４】よって、本発明の解決すべき課題は、第１
に、容量上部電極がオーバーエッチングされることがな
いようにすることであり、第２に、容量上部電極が剥き
出し状態で酸による洗浄や熱処理を受けなくても済むよ
うにすることであり、第３に、メモリセルアレイ部での
膜厚高さを抑制することである。
に、容量上部電極がオーバーエッチングされることがな
いようにすることであり、第２に、容量上部電極が剥き
出し状態で酸による洗浄や熱処理を受けなくても済むよ
うにすることであり、第３に、メモリセルアレイ部での
膜厚高さを抑制することである。
【００１５】
【課題を解決するための手段】上記課題を達成するた
め、本発明によれば、１個のトランジスタと、容量上部
電極と容量下部電極を有する１個のキャパシタから構成
されるメモリセルを複数個含むセルアレイ部と、外部と
の信号の入・出力に必要な周辺回路とを有し、さらに、
前記容量上部電極より上層に２層以上の配線を有するも
のであって、前記容量上部電極に接続される配線は、前
記容量上部電極の上方に形成された第１層目以外の配線
層の配線であり、かつ、その層の配線はコンタクトホー
ルを介して半導体基板表面の拡散層と直接接続されるこ
とがないことを特徴とする半導体記憶装置、が提供され
る。
め、本発明によれば、１個のトランジスタと、容量上部
電極と容量下部電極を有する１個のキャパシタから構成
されるメモリセルを複数個含むセルアレイ部と、外部と
の信号の入・出力に必要な周辺回路とを有し、さらに、
前記容量上部電極より上層に２層以上の配線を有するも
のであって、前記容量上部電極に接続される配線は、前
記容量上部電極の上方に形成された第１層目以外の配線
層の配線であり、かつ、その層の配線はコンタクトホー
ルを介して半導体基板表面の拡散層と直接接続されるこ
とがないことを特徴とする半導体記憶装置、が提供され
る。
【００１６】また、本発明によれば、（１）半導体基板
上にトランジスタを形成しその上を下層層間絶縁膜にて
覆う工程と、（２）前記下層層間絶縁膜上に容量下部電
極、容量絶縁膜および容量上部電極を有するキャパシタ
を形成する工程と、（３）前記キャパシタ上を覆う中間
層間絶縁膜を形成する工程と、（４）前記中間層間絶縁
膜および前記下層層間絶縁膜を貫通して半導体基板の表
面を露出させるコンタクトホールを開孔する工程と、
（５）前記コンタクトホールを介して半導体基板上の拡
散層に接続される下層配線を前記中間層間絶縁膜上に形
成する工程と、（６）前記下層配線上を覆う上層層間絶
縁膜を形成する工程と、（７）前記上層層間絶縁膜およ
び前記中間層間絶縁膜を貫通して前記キャパシタの容量
上部電極の表面を露出させるスルーホールを開孔する工
程と、（８）前記スルーホールを介して前記容量上部電
極に接続される上層配線を前記上層層間絶縁膜上に形成
する工程と、を含むことを特徴とする半導体記憶装置の
製造方法、が提供される。
上にトランジスタを形成しその上を下層層間絶縁膜にて
覆う工程と、（２）前記下層層間絶縁膜上に容量下部電
極、容量絶縁膜および容量上部電極を有するキャパシタ
を形成する工程と、（３）前記キャパシタ上を覆う中間
層間絶縁膜を形成する工程と、（４）前記中間層間絶縁
膜および前記下層層間絶縁膜を貫通して半導体基板の表
面を露出させるコンタクトホールを開孔する工程と、
（５）前記コンタクトホールを介して半導体基板上の拡
散層に接続される下層配線を前記中間層間絶縁膜上に形
成する工程と、（６）前記下層配線上を覆う上層層間絶
縁膜を形成する工程と、（７）前記上層層間絶縁膜およ
び前記中間層間絶縁膜を貫通して前記キャパシタの容量
上部電極の表面を露出させるスルーホールを開孔する工
程と、（８）前記スルーホールを介して前記容量上部電
極に接続される上層配線を前記上層層間絶縁膜上に形成
する工程と、を含むことを特徴とする半導体記憶装置の
製造方法、が提供される。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は本発明の第１の実施例による半
導体記憶装置の平面図であり、図２は図１のＡ−Ａ線で
の断面図である。図１、図２に示されるように、ｐ型シ
リコン基板１０１上に素子分離領域１０２、ゲート絶縁
膜１０３が形成されており、ゲート絶縁膜１０３上には
下部ゲート電極１０４および上部ゲート電極１０５の積
層構造からなるゲート電極が形成されている。ゲート電
極の側面にはゲート側壁絶縁膜１０６が形成され、ゲー
ト電極の両側の半導体基板表面領域内にはソース・ドレ
イン領域となるｎ型拡散層１０７が形成されている。そ
の上に第１層間絶縁膜１０８が堆積され、第１層間絶縁
膜には第１コンタクト孔１０９が開孔され、第１層間絶
縁膜１０８上には、第１コンタクト孔１０９を介してｎ
型拡散層１０７へ接続されるビット線１１０が形成され
ている。
て説明する。 ［第１の実施例］図１は本発明の第１の実施例による半
導体記憶装置の平面図であり、図２は図１のＡ−Ａ線で
の断面図である。図１、図２に示されるように、ｐ型シ
リコン基板１０１上に素子分離領域１０２、ゲート絶縁
膜１０３が形成されており、ゲート絶縁膜１０３上には
下部ゲート電極１０４および上部ゲート電極１０５の積
層構造からなるゲート電極が形成されている。ゲート電
極の側面にはゲート側壁絶縁膜１０６が形成され、ゲー
ト電極の両側の半導体基板表面領域内にはソース・ドレ
イン領域となるｎ型拡散層１０７が形成されている。そ
の上に第１層間絶縁膜１０８が堆積され、第１層間絶縁
膜には第１コンタクト孔１０９が開孔され、第１層間絶
縁膜１０８上には、第１コンタクト孔１０９を介してｎ
型拡散層１０７へ接続されるビット線１１０が形成され
ている。
【００１８】その上に第２層間絶縁膜１１１が堆積さ
れ、第２および第１層間絶縁膜を貫通する容量コンタク
ト孔１１２が開孔され、第２層間絶縁膜上には、容量コ
ンタクト孔１１２を介してｎ型拡散層１０７に接続され
る容量下部電極１１３が形成されている。その上に容量
絶縁膜１１４が堆積され、さらにその上に容量上部電極
１１５が形成されている。
れ、第２および第１層間絶縁膜を貫通する容量コンタク
ト孔１１２が開孔され、第２層間絶縁膜上には、容量コ
ンタクト孔１１２を介してｎ型拡散層１０７に接続され
る容量下部電極１１３が形成されている。その上に容量
絶縁膜１１４が堆積され、さらにその上に容量上部電極
１１５が形成されている。
【００１９】その上に第３層間絶縁膜１１６が堆積さ
れ、第３、第２、第１層間絶縁膜を貫通する、拡散層へ
の第２コンタクト孔１１７ａ、ゲート電極上への第２コ
ンタクト孔１１７ｂが形成される。そして、第３層間絶
縁膜上に、コンタクト孔１１７ａ、１１７ｂを介して拡
散層、ゲート電極に接続される第１金属配線１１８が形
成されている。その上に第４層間絶縁膜１１９が堆積さ
れ、第４層間絶縁膜１１９を貫通するスルーホール１２
０ａと第４および第３層間絶縁膜を貫通するスルーホー
ル１２０ｂとが形成されており、第４層間絶縁膜１１９
上にスルーホール１２０ａ、１２０ｂを介して第１金属
配線１１８、容量上部電極１１５に接続される第２金属
配線１２１が形成されている。
れ、第３、第２、第１層間絶縁膜を貫通する、拡散層へ
の第２コンタクト孔１１７ａ、ゲート電極上への第２コ
ンタクト孔１１７ｂが形成される。そして、第３層間絶
縁膜上に、コンタクト孔１１７ａ、１１７ｂを介して拡
散層、ゲート電極に接続される第１金属配線１１８が形
成されている。その上に第４層間絶縁膜１１９が堆積さ
れ、第４層間絶縁膜１１９を貫通するスルーホール１２
０ａと第４および第３層間絶縁膜を貫通するスルーホー
ル１２０ｂとが形成されており、第４層間絶縁膜１１９
上にスルーホール１２０ａ、１２０ｂを介して第１金属
配線１１８、容量上部電極１１５に接続される第２金属
配線１２１が形成されている。
【００２０】図３〜図８は、本発明の第１の実施例の半
導体記憶装置の製造方法を説明するための、図１のＡ−
Ａ線での工程順断面図である。以下では、本発明の特徴
を示す、第２層間絶縁膜１１１を形成し容量コンタクト
孔内に導電膜を形成した後の工程についてのみ説明する
こととし、図においても第２層間絶縁膜１１１より下層
の部分については主要部のみを示し、他は省略してあ
る。
導体記憶装置の製造方法を説明するための、図１のＡ−
Ａ線での工程順断面図である。以下では、本発明の特徴
を示す、第２層間絶縁膜１１１を形成し容量コンタクト
孔内に導電膜を形成した後の工程についてのみ説明する
こととし、図においても第２層間絶縁膜１１１より下層
の部分については主要部のみを示し、他は省略してあ
る。
【００２１】容量絶縁膜としてＴａ2 Ｏ5 膜を用いた場
合について説明する。膜厚５００ｎｍ程度のポリシリコ
ンからなる容量下部電極１１３を形成した後、その上に
容量絶縁膜１１４となるＴａ2 Ｏ5 膜を１０ｎｍの膜厚
に、容量上部電極１１５となるＴｉＮ膜を１００ｎｍの
膜厚に堆積し、パターニングする。その後、第３層間絶
縁膜１１６を堆積し、平坦化する（図３）。従来例では
容量上部電極は積層構造であったが、本実施例において
は単層である。
合について説明する。膜厚５００ｎｍ程度のポリシリコ
ンからなる容量下部電極１１３を形成した後、その上に
容量絶縁膜１１４となるＴａ2 Ｏ5 膜を１０ｎｍの膜厚
に、容量上部電極１１５となるＴｉＮ膜を１００ｎｍの
膜厚に堆積し、パターニングする。その後、第３層間絶
縁膜１１６を堆積し、平坦化する（図３）。従来例では
容量上部電極は積層構造であったが、本実施例において
は単層である。
【００２２】次に、図４に示すように、第２コンタクト
孔１１７ａ、１１７ｂをフォトリソグラフィ技術とドラ
イエッチング技術により開孔する。この時、従来例（図
１８）では、容量上部電極への第２コンタクト孔３１７
ｃを開孔していたが、本実施例では上部電極へは開孔し
ない。次に、コンタクト抵抗低減化のために、バッファ
ードフッ酸による洗浄とｎ型不純物のイオン注入と熱処
理を行う。次に、図５に示すように、第２コンタクト孔
１１７ａ、１１７ｂを適当な材料で埋め込み、Ａｌ等の
金属膜の堆積とそのパターニングにより第１金属配線１
１８を形成する。続いて、図６に示すように、第４層間
絶縁膜１１９を堆積し平坦化する。
孔１１７ａ、１１７ｂをフォトリソグラフィ技術とドラ
イエッチング技術により開孔する。この時、従来例（図
１８）では、容量上部電極への第２コンタクト孔３１７
ｃを開孔していたが、本実施例では上部電極へは開孔し
ない。次に、コンタクト抵抗低減化のために、バッファ
ードフッ酸による洗浄とｎ型不純物のイオン注入と熱処
理を行う。次に、図５に示すように、第２コンタクト孔
１１７ａ、１１７ｂを適当な材料で埋め込み、Ａｌ等の
金属膜の堆積とそのパターニングにより第１金属配線１
１８を形成する。続いて、図６に示すように、第４層間
絶縁膜１１９を堆積し平坦化する。
【００２３】次に、図７に示すように、第１金属配線へ
のスルーホール１２０ａおよび容量上部電極１１５への
スルーホール１２０ｂをフォトリソグラフィ技術とドラ
イエッチング技術により開孔する。次に、図８に示すよ
うに、スルーホールを適当な材料で埋め込み、Ａｌ等の
金属膜の堆積とそのパターニングにより第２金属配線１
２１を形成する。スルーホール１２０ａ、１２０ｂの埋
め込み工程では、コンタクトの対象が、金属配線または
ＴｉＮ膜であるため、酸による洗浄や熱処理は必要では
なく、ＴｉＮ膜が露出されても問題は起こらない。ま
た、容量上部電極が単層となったことにより、また容量
上部電極が第２コンタクト孔開孔時における場合のよう
にオーバーエッチされることがないため、容量上部電極
の薄膜化が可能となる。
のスルーホール１２０ａおよび容量上部電極１１５への
スルーホール１２０ｂをフォトリソグラフィ技術とドラ
イエッチング技術により開孔する。次に、図８に示すよ
うに、スルーホールを適当な材料で埋め込み、Ａｌ等の
金属膜の堆積とそのパターニングにより第２金属配線１
２１を形成する。スルーホール１２０ａ、１２０ｂの埋
め込み工程では、コンタクトの対象が、金属配線または
ＴｉＮ膜であるため、酸による洗浄や熱処理は必要では
なく、ＴｉＮ膜が露出されても問題は起こらない。ま
た、容量上部電極が単層となったことにより、また容量
上部電極が第２コンタクト孔開孔時における場合のよう
にオーバーエッチされることがないため、容量上部電極
の薄膜化が可能となる。
【００２４】［第２の実施例］図９は、本発明の第２の
実施例の半導体記憶装置の平面図であり、図１０は図９
のＢ−Ｂ線での断面図である。図９、図１０において、
図１、図２に示す第１の実施例の部分と同等の部分には
下２桁が共通する参照番号が付せられているので、重複
する説明は省略する。第２の実施例の第１の実施例と相
違する点は、容量上部電極とコンタクトを取るためのス
ルーホール２２０ｂの下部に、ダミー容量下部電極２１
３ｂが形成されている点である。このダミー容量下部電
極２１３ｂは、容量下部電極２１３ａと同時に形成され
る電極であるが、容量下部電極２１３ａと異なって半導
体基板上の拡散層とは接続されていない。
実施例の半導体記憶装置の平面図であり、図１０は図９
のＢ−Ｂ線での断面図である。図９、図１０において、
図１、図２に示す第１の実施例の部分と同等の部分には
下２桁が共通する参照番号が付せられているので、重複
する説明は省略する。第２の実施例の第１の実施例と相
違する点は、容量上部電極とコンタクトを取るためのス
ルーホール２２０ｂの下部に、ダミー容量下部電極２１
３ｂが形成されている点である。このダミー容量下部電
極２１３ｂは、容量下部電極２１３ａと同時に形成され
る電極であるが、容量下部電極２１３ａと異なって半導
体基板上の拡散層とは接続されていない。
【００２５】図１１〜図１６は、本発明の第２の実施例
の半導体記憶装置の製造方法を説明するための、図９の
Ｂ−Ｂ線での工程順断面図である。本実施例の説明にお
いても、本実施例の特徴を示す、第２層間絶縁膜２１１
を形成し容量コンタクト孔内に導電膜を形成した後の工
程についてのみ説明することとし、図においても第２層
間絶縁膜２１１より下層の部分については主要部のみを
示し、他は省略してある。
の半導体記憶装置の製造方法を説明するための、図９の
Ｂ−Ｂ線での工程順断面図である。本実施例の説明にお
いても、本実施例の特徴を示す、第２層間絶縁膜２１１
を形成し容量コンタクト孔内に導電膜を形成した後の工
程についてのみ説明することとし、図においても第２層
間絶縁膜２１１より下層の部分については主要部のみを
示し、他は省略してある。
【００２６】第２層間絶縁膜２１１上に５００ｎｍ程度
のポリシリコンを堆積し、これをパターニングして容量
下部電極２１３ａとダミー容量下部電極２１３ｂとを形
成する。ダミー容量下部電極２１３ｂはスルーホール形
成領域のみに形成するものであるため、図９と図１の比
較からも明らかなように、ダミー容量下部電極を設けた
ことによるメモリセル部の面積の増加はない。なお、図
１１には示されていないが、容量下部電極２１３ａの下
には拡散層に接続するためのコンタクト孔が形成されて
いるが、ダミー容量下部電極２１３ｂの下にはコンタク
ト孔は形成されていない。その上全面に容量絶縁膜２１
４となるＴａ2 Ｏ5 膜を約１０ｎｍの膜厚に、容量上部
電極２１５となるＴｉＮ膜を約１００ｎｍの膜厚に堆積
し、パターニングする。その後、第３層間絶縁膜２１６
を堆積し、平坦化する（図１１）。
のポリシリコンを堆積し、これをパターニングして容量
下部電極２１３ａとダミー容量下部電極２１３ｂとを形
成する。ダミー容量下部電極２１３ｂはスルーホール形
成領域のみに形成するものであるため、図９と図１の比
較からも明らかなように、ダミー容量下部電極を設けた
ことによるメモリセル部の面積の増加はない。なお、図
１１には示されていないが、容量下部電極２１３ａの下
には拡散層に接続するためのコンタクト孔が形成されて
いるが、ダミー容量下部電極２１３ｂの下にはコンタク
ト孔は形成されていない。その上全面に容量絶縁膜２１
４となるＴａ2 Ｏ5 膜を約１０ｎｍの膜厚に、容量上部
電極２１５となるＴｉＮ膜を約１００ｎｍの膜厚に堆積
し、パターニングする。その後、第３層間絶縁膜２１６
を堆積し、平坦化する（図１１）。
【００２７】次に、図１２に示すように、第２コンタク
ト孔２１７ａ、２１７ｂをフォトリソグラフィ技術とド
ライエッチング技術により開孔する。この時、従来例
（図１８）では、容量上部電極への第２コンタクト孔３
１７ｃを開孔していたが、本実施例では上部電極へは開
孔しない。次に、コンタクト抵抗低減化のための処理を
行い、その後、図１３に示すように、第２コンタクト孔
２１７ａ、２１７ｂを適当な材料で埋め込み、Ａｌ等の
金属膜の堆積とそのパターニングにより第１金属配線２
１８を形成する。続いて、図１４に示すように、第４層
間絶縁膜２１９を堆積し平坦化する。
ト孔２１７ａ、２１７ｂをフォトリソグラフィ技術とド
ライエッチング技術により開孔する。この時、従来例
（図１８）では、容量上部電極への第２コンタクト孔３
１７ｃを開孔していたが、本実施例では上部電極へは開
孔しない。次に、コンタクト抵抗低減化のための処理を
行い、その後、図１３に示すように、第２コンタクト孔
２１７ａ、２１７ｂを適当な材料で埋め込み、Ａｌ等の
金属膜の堆積とそのパターニングにより第１金属配線２
１８を形成する。続いて、図１４に示すように、第４層
間絶縁膜２１９を堆積し平坦化する。
【００２８】次に、図１５に示すように、第１金属配線
２１８へのスルーホール２２０ａと容量上部電極２１５
へのスルーホール２２０ｂをフォトリソグラフィ技術と
ドライエッチング技術により開孔する。このとき、スル
ーホール２２０ｂはダミー容量下部電極２１３ｂ上にお
いて開孔されるため、開孔深さが浅くなりまたスルーホ
ール２２０ａとの深さの差がすくなくなるため、開孔が
容易になる。次に、図１６に示すように、スルーホール
２２０ａ、２２０ｂを適当な材料で埋め込み、Ａｌ等の
金属膜の堆積とそのパターニングにより第２金属配線２
２１を形成する。本実施例は、先の実施例と同様の効果
を奏することができる外、スルーホール２２０ｂの開孔
深さが浅くなったことにより開口の形成およびその埋め
込みが容易になるという利点がある。
２１８へのスルーホール２２０ａと容量上部電極２１５
へのスルーホール２２０ｂをフォトリソグラフィ技術と
ドライエッチング技術により開孔する。このとき、スル
ーホール２２０ｂはダミー容量下部電極２１３ｂ上にお
いて開孔されるため、開孔深さが浅くなりまたスルーホ
ール２２０ａとの深さの差がすくなくなるため、開孔が
容易になる。次に、図１６に示すように、スルーホール
２２０ａ、２２０ｂを適当な材料で埋め込み、Ａｌ等の
金属膜の堆積とそのパターニングにより第２金属配線２
２１を形成する。本実施例は、先の実施例と同様の効果
を奏することができる外、スルーホール２２０ｂの開孔
深さが浅くなったことにより開口の形成およびその埋め
込みが容易になるという利点がある。
【００２９】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、容量絶縁膜と
してＴａ2 Ｏ5 膜を用いていたが、これに代え他の高誘
電率材料を用いることができる。また、容量絶縁膜を多
層膜とすることができる。また、容量上部電極について
も、ＴｉＮ以外の材料を用いて形成することができ、さ
らに多層膜によって形成するようにすることもできる。
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、容量絶縁膜と
してＴａ2 Ｏ5 膜を用いていたが、これに代え他の高誘
電率材料を用いることができる。また、容量絶縁膜を多
層膜とすることができる。また、容量上部電極について
も、ＴｉＮ以外の材料を用いて形成することができ、さ
らに多層膜によって形成するようにすることもできる。
【００３０】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、容量上部電極を、第２コンタクト孔を介
して拡散層と接続される第１金属配線へ引き上げるので
はなく、スルーホールを介して金属配線等と接続される
第２金属配線へ引き上げるものであるので、容量上部電
極がオーバーエッチングされたり、あるいは酸処理や熱
処理に曝されることがなくなる。そのため、容量上部電
極（容量上部第１電極）を保護するための厚いカバー膜
（容量上部第２電極）を設ける必要がなくなり、メモリ
セルアレイ部の高さを低く抑えることができるようにな
る。また、容量上部電極が単層膜で済むようになったこ
とにより工程が簡素化され、さらに容量上部電極を引き
出すためのスルーホールの開口深さが浅くなったことに
より開孔が容易となりさらにその埋め込みも容易にな
る。
体記憶装置は、容量上部電極を、第２コンタクト孔を介
して拡散層と接続される第１金属配線へ引き上げるので
はなく、スルーホールを介して金属配線等と接続される
第２金属配線へ引き上げるものであるので、容量上部電
極がオーバーエッチングされたり、あるいは酸処理や熱
処理に曝されることがなくなる。そのため、容量上部電
極（容量上部第１電極）を保護するための厚いカバー膜
（容量上部第２電極）を設ける必要がなくなり、メモリ
セルアレイ部の高さを低く抑えることができるようにな
る。また、容量上部電極が単層膜で済むようになったこ
とにより工程が簡素化され、さらに容量上部電極を引き
出すためのスルーホールの開口深さが浅くなったことに
より開孔が容易となりさらにその埋め込みも容易にな
る。
【図１】 本発明の第１の実施例の半導体記憶装置の平
面図。
面図。
【図２】 図１のＡ−Ａ線での断面図。
【図３】 本発明の第１の実施例の製造方法を説明する
ための、一製造工程段階の状態を示す断面図。
ための、一製造工程段階の状態を示す断面図。
【図４】 本発明の第１の実施例の製造方法を説明する
ための、図３の工程に続く一製造工程段階の状態を示す
断面図。
ための、図３の工程に続く一製造工程段階の状態を示す
断面図。
【図５】 本発明の第１の実施例の製造方法を説明する
ための、図４の工程に続く一製造工程段階の状態を示す
断面図。
ための、図４の工程に続く一製造工程段階の状態を示す
断面図。
【図６】 本発明の第１の実施例の製造方法を説明する
ための、図５の工程に続く一製造工程段階の状態を示す
断面図。
ための、図５の工程に続く一製造工程段階の状態を示す
断面図。
【図７】 本発明の第１の実施例の製造方法を説明する
ための、図６の工程に続く一製造工程段階の状態を示す
断面図。
ための、図６の工程に続く一製造工程段階の状態を示す
断面図。
【図８】 本発明の第１の実施例の製造方法を説明する
ための、図７の工程に続く一製造工程段階の状態を示す
断面図。
ための、図７の工程に続く一製造工程段階の状態を示す
断面図。
【図９】 本発明の第２の実施例の半導体記憶装置の平
面図。
面図。
【図１０】 図９のＢ−Ｂ線での断面図。
【図１１】 本発明の第２の実施例の製造方法を説明す
るための、一製造工程段階の状態を示す断面図。
るための、一製造工程段階の状態を示す断面図。
【図１２】 本発明の第２の実施例の製造方法を説明す
るための、図１１の工程に続く一製造工程段階の状態を
示す断面図。
るための、図１１の工程に続く一製造工程段階の状態を
示す断面図。
【図１３】 本発明の第２の実施例の製造方法を説明す
るための、図１２の工程に続く一製造工程段階の状態を
示す断面図。
るための、図１２の工程に続く一製造工程段階の状態を
示す断面図。
【図１４】 本発明の第２の実施例の製造方法を説明す
るための、図１３の工程に続く一製造工程段階の状態を
示す断面図。
るための、図１３の工程に続く一製造工程段階の状態を
示す断面図。
【図１５】 本発明の第２の実施例の製造方法を説明す
るための、図１４の工程に続く一製造工程段階の状態を
示す断面図。
るための、図１４の工程に続く一製造工程段階の状態を
示す断面図。
【図１６】 本発明の第２の実施例の製造方法を説明す
るための、図１５の工程に続く一製造工程段階の状態を
示す断面図。
るための、図１５の工程に続く一製造工程段階の状態を
示す断面図。
【図１７】 従来例の平面図。
【図１８】 図１７のＣ−Ｃ線での断面図。
１０１、２０１、３０１ ｐ型シリコン基板 １０２、２０２、３０２ 素子分離領域 １０３、２０３、３０３ ゲート絶縁膜 １０４、２０４、３０４ 下部ゲート電極 １０５、２０５、３０５ 上部ゲート電極 １０６、２０６、３０６ ゲート側壁絶縁膜 １０７、２０７、３０７ ｎ型拡散層 １０８、２０８、３０８ 第１層間絶縁膜 １０９、２０９、３０９ 第１コンタクト孔 １１０、２１０、３１０ ビット線 １１１、２１１、３１１ 第２層間絶縁膜 １１２、２１２、３１２ 容量コンタクト孔 １１３、２１３ａ、３１３ 容量下部電極 ２１３ｂ ダミー容量下部電極 １１４、２１４、３１４ 容量絶縁膜 １１５、２１５ 容量上部電極 ３１５ａ 容量上部第１電極 ３１５ｂ 容量上部第２電極 １１６、２１６、３１６ 第３層間絶縁膜 １１７ａ、２１７ａ、３１７ａ 拡散層への第２コンタ
クト孔 １１７ｂ、２１７ｂ、３１７ｂ ゲート電極上への第２
コンタクト孔 ３１７ｃ 容量上部電極上への第２コンタクト孔 １１８、２１８、３１８ 第１金属配線 １１９、２１９、３１９ 第４層間絶縁膜 １２０ａ、２２０ａ、３２０ 第１金属配線へのスルー
ホール １２０ｂ、２２０ｂ 容量上部電極へのスルーホール １２１、２２１、３２１ 第２金属配線
クト孔 １１７ｂ、２１７ｂ、３１７ｂ ゲート電極上への第２
コンタクト孔 ３１７ｃ 容量上部電極上への第２コンタクト孔 １１８、２１８、３１８ 第１金属配線 １１９、２１９、３１９ 第４層間絶縁膜 １２０ａ、２２０ａ、３２０ 第１金属配線へのスルー
ホール １２０ｂ、２２０ｂ 容量上部電極へのスルーホール １２１、２２１、３２１ 第２金属配線
Claims (5)
- 【請求項１】 １個のトランジスタと、容量上部電極と
容量下部電極を有する１個のキャパシタから構成される
メモリセルを複数個含むセルアレイ部と、外部との信号
の入・出力に必要な周辺回路とを有し、さらに、前記容
量上部電極より上層に２層以上の配線を有する半導体記
憶装置において、前記容量上部電極に接続される配線
は、前記容量上部電極の上方に形成された第１層目以外
の配線層の配線であり、かつ、その層の配線はコンタク
トホールを介して半導体基板表面の拡散層と直接接続さ
れることがないことを特徴とする半導体記憶装置。 - 【請求項２】 前記容量上部電極のスルーホール形成領
域の下部にはトランジスタと接続されていない容量下部
電極が形成されていることを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 前記容量上部電極が単層の導電体膜によ
って形成されていることを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項４】 （１）半導体基板上にトランジスタを形
成しその上を下層層間絶縁膜にて覆う工程と、 （２）前記下層層間絶縁膜上に容量下部電極、容量絶縁
膜および容量上部電極を有するキャパシタを形成する工
程と、 （３）前記キャパシタ上を覆う中間層間絶縁膜を形成す
る工程と、 （４）前記中間層間絶縁膜および前記下層層間絶縁膜を
貫通して半導体基板の表面を露出させるコンタクト孔を
開孔する工程と、 （５）前記コンタクト孔を介して半導体基板上の拡散層
に接続される下層配線を前記中間層間絶縁膜上に形成す
る工程と、 （６）前記下層配線上を覆う上層層間絶縁膜を形成する
工程と、 （７）前記上層層間絶縁膜および前記中間層間絶縁膜を
貫通して前記キャパシタの容量上部電極の表面を露出さ
せるスルーホールを開孔する工程と、 （８）前記スルーホールを介して前記容量上部電極に接
続される上層配線を前記上層層間絶縁膜上に形成する工
程と、 を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 前記第（７）工程において、同時に前記
下層配線の表面を露出させるスルーホールが形成され、
続く前記第（８）の工程において形成される上層配線が
前記スルーホールを介して前記下層配線とも接続される
ことを特徴とする請求項４記載の半導体記憶装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177734A JP2682455B2 (ja) | 1994-07-07 | 1994-07-07 | 半導体記憶装置およびその製造方法 |
| US08/499,038 US5689126A (en) | 1994-07-07 | 1995-07-06 | Semiconductor memory device having stacked capacitor |
| KR1019950019910A KR100223202B1 (ko) | 1994-07-07 | 1995-07-07 | 적층 캐패시터를 가지는 반도체 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177734A JP2682455B2 (ja) | 1994-07-07 | 1994-07-07 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0823033A JPH0823033A (ja) | 1996-01-23 |
| JP2682455B2 true JP2682455B2 (ja) | 1997-11-26 |
Family
ID=16036195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6177734A Expired - Fee Related JP2682455B2 (ja) | 1994-07-07 | 1994-07-07 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5689126A (ja) |
| JP (1) | JP2682455B2 (ja) |
| KR (1) | KR100223202B1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744091B1 (en) * | 1995-01-31 | 2004-06-01 | Fujitsu Limited | Semiconductor storage device with self-aligned opening and method for fabricating the same |
| US5739576A (en) * | 1995-10-06 | 1998-04-14 | Micron Technology, Inc. | Integrated chip multilayer decoupling capacitors |
| JP3853406B2 (ja) * | 1995-10-27 | 2006-12-06 | エルピーダメモリ株式会社 | 半導体集積回路装置及び当該装置の製造方法 |
| KR100200704B1 (ko) * | 1996-06-07 | 1999-06-15 | 윤종용 | 강유전체 메모리 장치 및 그 제조 방법 |
| JP2954877B2 (ja) * | 1996-06-18 | 1999-09-27 | 松下電子工業株式会社 | 容量素子の製造方法 |
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