JP2682455B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特に1トランジスタ・1キャパシ
タを単位メモリセルとするダイナミック型の半導体記憶
装置およびその製造方法に関する。
その製造方法に関し、特に1トランジスタ・1キャパシ
タを単位メモリセルとするダイナミック型の半導体記憶
装置およびその製造方法に関する。
【0002】
【従来の技術】近年、半導体記憶装置は情報機器の目覚
ましい普及により、その需要が急激に拡大している。さ
らに機能的には大規模な記憶容量を有するものが要求さ
れている。これにともない、高集積化に関する技術開発
が進められている。
ましい普及により、その需要が急激に拡大している。さ
らに機能的には大規模な記憶容量を有するものが要求さ
れている。これにともない、高集積化に関する技術開発
が進められている。
【0003】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにDRAMがある。一般に、D
RAMは記憶情報を蓄積するメモリセルが多数配列され
たメモリセルアレイと、外部との入出力に必要な周辺回
路とから構成されている。メモリセルアレイは、1個の
MOSトランジスタとこれに接続された1個のキャパシ
タとからなる、いわゆる1トランジスタ・1キャパシタ
型のメモリセルで構成されている。このメモリセルは構
造が簡単で、集積度を向上させることが容易であるた
め、大容量のDRAMに広く用いられている。
ムな入出力が可能なものにDRAMがある。一般に、D
RAMは記憶情報を蓄積するメモリセルが多数配列され
たメモリセルアレイと、外部との入出力に必要な周辺回
路とから構成されている。メモリセルアレイは、1個の
MOSトランジスタとこれに接続された1個のキャパシ
タとからなる、いわゆる1トランジスタ・1キャパシタ
型のメモリセルで構成されている。このメモリセルは構
造が簡単で、集積度を向上させることが容易であるた
め、大容量のDRAMに広く用いられている。
【0004】DRAMは、キャパシタの構造によってス
タックトキャパシタタイプとトレンチキャパシタタイプ
とに大別される。図17は、スタックトキャパシタ型の
メモリセルを有するDRAMの平面図であり、図18は
図17のC−C線の断面図である。
タックトキャパシタタイプとトレンチキャパシタタイプ
とに大別される。図17は、スタックトキャパシタ型の
メモリセルを有するDRAMの平面図であり、図18は
図17のC−C線の断面図である。
【0005】図17、図18に示されるように、p型シ
リコン基板301上に素子分離領域302、ゲート絶縁
膜303が形成されており、ゲート絶縁膜303上には
下部ゲート電極304および上部ゲート電極305の積
層構造からなるゲート電極が形成されている。ゲート電
極の側面にはゲート側壁絶縁膜306が形成され、ゲー
ト電極の両側の半導体基板表面領域内にはソース・ドレ
イン領域となるn型拡散層307が形成されている。そ
の上に第1層間絶縁膜308が堆積され、第1層間絶縁
膜には第1コンタクト孔309が開孔され、第1層間絶
縁膜308上には、第1コンタクト孔309を介してn
型拡散層307へ接続されるビット線310が形成され
ている。
リコン基板301上に素子分離領域302、ゲート絶縁
膜303が形成されており、ゲート絶縁膜303上には
下部ゲート電極304および上部ゲート電極305の積
層構造からなるゲート電極が形成されている。ゲート電
極の側面にはゲート側壁絶縁膜306が形成され、ゲー
ト電極の両側の半導体基板表面領域内にはソース・ドレ
イン領域となるn型拡散層307が形成されている。そ
の上に第1層間絶縁膜308が堆積され、第1層間絶縁
膜には第1コンタクト孔309が開孔され、第1層間絶
縁膜308上には、第1コンタクト孔309を介してn
型拡散層307へ接続されるビット線310が形成され
ている。
【0006】その上に第2層間絶縁膜311が堆積さ
れ、第2および第1層間絶縁膜を貫通する容量コンタク
ト孔312が開孔され、第2層間絶縁膜上には、容量コ
ンタクト孔312を介してn型拡散層307に接続され
る容量下部電極313が形成されている。その上に容量
絶縁膜314が堆積され、さらにその上に容量上部第1
電極315a、容量上部第2電極315bの積層構造か
らなる容量上部電極が形成される。なお、容量絶縁膜3
14としては例えばTa2 O5 膜が、容量上部第1電極
315aとしてはTiN膜が、容量上部第2電極315
bとしてはWSi膜等が用いられる。
れ、第2および第1層間絶縁膜を貫通する容量コンタク
ト孔312が開孔され、第2層間絶縁膜上には、容量コ
ンタクト孔312を介してn型拡散層307に接続され
る容量下部電極313が形成されている。その上に容量
絶縁膜314が堆積され、さらにその上に容量上部第1
電極315a、容量上部第2電極315bの積層構造か
らなる容量上部電極が形成される。なお、容量絶縁膜3
14としては例えばTa2 O5 膜が、容量上部第1電極
315aとしてはTiN膜が、容量上部第2電極315
bとしてはWSi膜等が用いられる。
【0007】その上に第3層間絶縁膜316が堆積さ
れ、各層間絶縁膜を貫通する、拡散層への第2コンタク
ト孔317a、ゲート電極上への第2コンタクト孔31
7b、容量上部電極への第2コンタクト孔317cが形
成される。そして、第3層間絶縁膜上に、コンタクト孔
317a、317b、317cを介して、拡散層、ゲー
ト電極、容量上部電極に接続される第1金属配線318
が形成される。その上に第4層間絶縁膜319が堆積さ
れ、第4層間絶縁膜319を貫通するスルーホール32
0が形成され、第4層間絶縁膜319上にスルーホール
320を介して第1金属配線318に接続される第2金
属配線321が形成される。
れ、各層間絶縁膜を貫通する、拡散層への第2コンタク
ト孔317a、ゲート電極上への第2コンタクト孔31
7b、容量上部電極への第2コンタクト孔317cが形
成される。そして、第3層間絶縁膜上に、コンタクト孔
317a、317b、317cを介して、拡散層、ゲー
ト電極、容量上部電極に接続される第1金属配線318
が形成される。その上に第4層間絶縁膜319が堆積さ
れ、第4層間絶縁膜319を貫通するスルーホール32
0が形成され、第4層間絶縁膜319上にスルーホール
320を介して第1金属配線318に接続される第2金
属配線321が形成される。
【0008】容量上部電極への電圧は、通常は「1992 I
nternational Conference on SolidDevices and Materi
als pp.90-92 」に掲載されているように、第2コンタ
クト孔317cおよび第1金属配線318で与えられ
る。これはDRAMにおいて、第1金属配線が容量上部
電極へ一番近い配線であることによる。
nternational Conference on SolidDevices and Materi
als pp.90-92 」に掲載されているように、第2コンタ
クト孔317cおよび第1金属配線318で与えられ
る。これはDRAMにおいて、第1金属配線が容量上部
電極へ一番近い配線であることによる。
【0009】
【発明が解決しようとする課題】上述した従来のスタッ
クトキャパシタでは、セル面積を縮小しつつメモリセル
動作に必要な容量を確保するために、容量下部電極を高
くして容量値を稼いできた。しかしながら、微細化の一
層の進展に伴い、容量下部電極の高さを高くすることの
みで必要な容量を確保することが困難となってきてい
る。そこで、256Mb以降の超高集積化DRAMで
は、容量絶縁膜として高誘電率膜を用い、これにより容
量値で増大させる方法が採用されようとしている。
クトキャパシタでは、セル面積を縮小しつつメモリセル
動作に必要な容量を確保するために、容量下部電極を高
くして容量値を稼いできた。しかしながら、微細化の一
層の進展に伴い、容量下部電極の高さを高くすることの
みで必要な容量を確保することが困難となってきてい
る。そこで、256Mb以降の超高集積化DRAMで
は、容量絶縁膜として高誘電率膜を用い、これにより容
量値で増大させる方法が採用されようとしている。
【0010】ところで、従前のように窒化膜系の容量絶
縁膜を用いた場合においては容量上部電極はポリシリコ
ンのみの単層構造で問題なかったが、Ta2 O5 等の高
誘電率膜を用いた場合には、ポリシリコン電極では、S
iが誘電体膜中に拡散してこれを劣化させてしまうた
め、容量上部電極をポリシリコン以外の材料にて構成す
ることが必要となる。
縁膜を用いた場合においては容量上部電極はポリシリコ
ンのみの単層構造で問題なかったが、Ta2 O5 等の高
誘電率膜を用いた場合には、ポリシリコン電極では、S
iが誘電体膜中に拡散してこれを劣化させてしまうた
め、容量上部電極をポリシリコン以外の材料にて構成す
ることが必要となる。
【0011】そこで、容量絶縁膜にTa2 O5 を用いた
上述の従来例では、容量上部第1電極としてTa2 O5
に対し密着性がよくかつこれと反応することのないTi
Nが用いられ、容量上部第2電極としてWSiが用いら
れている。ここで、TiNのみの容量上部電極としない
理由は次の通りである。第2コンタクト孔開孔後、コン
タクト金属膜の形成に先だってコンタクト抵抗低減化の
ために通常以下の処理が行われる。 バッファードフッ酸による洗浄。 イオン注入。 熱処理。
上述の従来例では、容量上部第1電極としてTa2 O5
に対し密着性がよくかつこれと反応することのないTi
Nが用いられ、容量上部第2電極としてWSiが用いら
れている。ここで、TiNのみの容量上部電極としない
理由は次の通りである。第2コンタクト孔開孔後、コン
タクト金属膜の形成に先だってコンタクト抵抗低減化の
ために通常以下の処理が行われる。 バッファードフッ酸による洗浄。 イオン注入。 熱処理。
【0012】而して、容量上部電極をTiNのみの単層
膜とした場合には、上記の処理中TiN膜は剥き出しの
状態となる。そのため、上記の洗浄工程ではTiN膜
がエッチングされて膜減りが起こり、またの熱処理工
程では、熱処理によりTiが揮発して炉内およびウェハ
上を汚染する。よって、従来例において説明したよう
に、TiN膜上に保護膜となるWSi等の容量上部第2
電極315bを設けることが必要となる。
膜とした場合には、上記の処理中TiN膜は剥き出しの
状態となる。そのため、上記の洗浄工程ではTiN膜
がエッチングされて膜減りが起こり、またの熱処理工
程では、熱処理によりTiが揮発して炉内およびウェハ
上を汚染する。よって、従来例において説明したよう
に、TiN膜上に保護膜となるWSi等の容量上部第2
電極315bを設けることが必要となる。
【0013】而して、第2コンタクト孔は第3、第2、
第1層間絶縁膜を貫通して拡散層上にも開孔するコンタ
クト孔であるために、第3層間絶縁膜のみを貫通する第
2コンタクト孔317c部では容量上部電極がかなりの
オーバーエッチングとなる。そのため、容量上部第2電
極となるWSi膜は、例えば300nm程度とかなり厚
い膜厚が必要となり、その結果、容量上部電極が厚くな
り、高誘電率膜を用いても容量部が高くなってしまう。
第1層間絶縁膜を貫通して拡散層上にも開孔するコンタ
クト孔であるために、第3層間絶縁膜のみを貫通する第
2コンタクト孔317c部では容量上部電極がかなりの
オーバーエッチングとなる。そのため、容量上部第2電
極となるWSi膜は、例えば300nm程度とかなり厚
い膜厚が必要となり、その結果、容量上部電極が厚くな
り、高誘電率膜を用いても容量部が高くなってしまう。
【0014】よって、本発明の解決すべき課題は、第1
に、容量上部電極がオーバーエッチングされることがな
いようにすることであり、第2に、容量上部電極が剥き
出し状態で酸による洗浄や熱処理を受けなくても済むよ
うにすることであり、第3に、メモリセルアレイ部での
膜厚高さを抑制することである。
に、容量上部電極がオーバーエッチングされることがな
いようにすることであり、第2に、容量上部電極が剥き
出し状態で酸による洗浄や熱処理を受けなくても済むよ
うにすることであり、第3に、メモリセルアレイ部での
膜厚高さを抑制することである。
【0015】
【課題を解決するための手段】上記課題を達成するた
め、本発明によれば、1個のトランジスタと、容量上部
電極と容量下部電極を有する1個のキャパシタから構成
されるメモリセルを複数個含むセルアレイ部と、外部と
の信号の入・出力に必要な周辺回路とを有し、さらに、
前記容量上部電極より上層に2層以上の配線を有するも
のであって、前記容量上部電極に接続される配線は、前
記容量上部電極の上方に形成された第1層目以外の配線
層の配線であり、かつ、その層の配線はコンタクトホー
ルを介して半導体基板表面の拡散層と直接接続されるこ
とがないことを特徴とする半導体記憶装置、が提供され
る。
め、本発明によれば、1個のトランジスタと、容量上部
電極と容量下部電極を有する1個のキャパシタから構成
されるメモリセルを複数個含むセルアレイ部と、外部と
の信号の入・出力に必要な周辺回路とを有し、さらに、
前記容量上部電極より上層に2層以上の配線を有するも
のであって、前記容量上部電極に接続される配線は、前
記容量上部電極の上方に形成された第1層目以外の配線
層の配線であり、かつ、その層の配線はコンタクトホー
ルを介して半導体基板表面の拡散層と直接接続されるこ
とがないことを特徴とする半導体記憶装置、が提供され
る。
【0016】また、本発明によれば、(1)半導体基板
上にトランジスタを形成しその上を下層層間絶縁膜にて
覆う工程と、(2)前記下層層間絶縁膜上に容量下部電
極、容量絶縁膜および容量上部電極を有するキャパシタ
を形成する工程と、(3)前記キャパシタ上を覆う中間
層間絶縁膜を形成する工程と、(4)前記中間層間絶縁
膜および前記下層層間絶縁膜を貫通して半導体基板の表
面を露出させるコンタクトホールを開孔する工程と、
(5)前記コンタクトホールを介して半導体基板上の拡
散層に接続される下層配線を前記中間層間絶縁膜上に形
成する工程と、(6)前記下層配線上を覆う上層層間絶
縁膜を形成する工程と、(7)前記上層層間絶縁膜およ
び前記中間層間絶縁膜を貫通して前記キャパシタの容量
上部電極の表面を露出させるスルーホールを開孔する工
程と、(8)前記スルーホールを介して前記容量上部電
極に接続される上層配線を前記上層層間絶縁膜上に形成
する工程と、を含むことを特徴とする半導体記憶装置の
製造方法、が提供される。
上にトランジスタを形成しその上を下層層間絶縁膜にて
覆う工程と、(2)前記下層層間絶縁膜上に容量下部電
極、容量絶縁膜および容量上部電極を有するキャパシタ
を形成する工程と、(3)前記キャパシタ上を覆う中間
層間絶縁膜を形成する工程と、(4)前記中間層間絶縁
膜および前記下層層間絶縁膜を貫通して半導体基板の表
面を露出させるコンタクトホールを開孔する工程と、
(5)前記コンタクトホールを介して半導体基板上の拡
散層に接続される下層配線を前記中間層間絶縁膜上に形
成する工程と、(6)前記下層配線上を覆う上層層間絶
縁膜を形成する工程と、(7)前記上層層間絶縁膜およ
び前記中間層間絶縁膜を貫通して前記キャパシタの容量
上部電極の表面を露出させるスルーホールを開孔する工
程と、(8)前記スルーホールを介して前記容量上部電
極に接続される上層配線を前記上層層間絶縁膜上に形成
する工程と、を含むことを特徴とする半導体記憶装置の
製造方法、が提供される。
【0017】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 [第1の実施例]図1は本発明の第1の実施例による半
導体記憶装置の平面図であり、図2は図1のA−A線で
の断面図である。図1、図2に示されるように、p型シ
リコン基板101上に素子分離領域102、ゲート絶縁
膜103が形成されており、ゲート絶縁膜103上には
下部ゲート電極104および上部ゲート電極105の積
層構造からなるゲート電極が形成されている。ゲート電
極の側面にはゲート側壁絶縁膜106が形成され、ゲー
ト電極の両側の半導体基板表面領域内にはソース・ドレ
イン領域となるn型拡散層107が形成されている。そ
の上に第1層間絶縁膜108が堆積され、第1層間絶縁
膜には第1コンタクト孔109が開孔され、第1層間絶
縁膜108上には、第1コンタクト孔109を介してn
型拡散層107へ接続されるビット線110が形成され
ている。
て説明する。 [第1の実施例]図1は本発明の第1の実施例による半
導体記憶装置の平面図であり、図2は図1のA−A線で
の断面図である。図1、図2に示されるように、p型シ
リコン基板101上に素子分離領域102、ゲート絶縁
膜103が形成されており、ゲート絶縁膜103上には
下部ゲート電極104および上部ゲート電極105の積
層構造からなるゲート電極が形成されている。ゲート電
極の側面にはゲート側壁絶縁膜106が形成され、ゲー
ト電極の両側の半導体基板表面領域内にはソース・ドレ
イン領域となるn型拡散層107が形成されている。そ
の上に第1層間絶縁膜108が堆積され、第1層間絶縁
膜には第1コンタクト孔109が開孔され、第1層間絶
縁膜108上には、第1コンタクト孔109を介してn
型拡散層107へ接続されるビット線110が形成され
ている。
【0018】その上に第2層間絶縁膜111が堆積さ
れ、第2および第1層間絶縁膜を貫通する容量コンタク
ト孔112が開孔され、第2層間絶縁膜上には、容量コ
ンタクト孔112を介してn型拡散層107に接続され
る容量下部電極113が形成されている。その上に容量
絶縁膜114が堆積され、さらにその上に容量上部電極
115が形成されている。
れ、第2および第1層間絶縁膜を貫通する容量コンタク
ト孔112が開孔され、第2層間絶縁膜上には、容量コ
ンタクト孔112を介してn型拡散層107に接続され
る容量下部電極113が形成されている。その上に容量
絶縁膜114が堆積され、さらにその上に容量上部電極
115が形成されている。
【0019】その上に第3層間絶縁膜116が堆積さ
れ、第3、第2、第1層間絶縁膜を貫通する、拡散層へ
の第2コンタクト孔117a、ゲート電極上への第2コ
ンタクト孔117bが形成される。そして、第3層間絶
縁膜上に、コンタクト孔117a、117bを介して拡
散層、ゲート電極に接続される第1金属配線118が形
成されている。その上に第4層間絶縁膜119が堆積さ
れ、第4層間絶縁膜119を貫通するスルーホール12
0aと第4および第3層間絶縁膜を貫通するスルーホー
ル120bとが形成されており、第4層間絶縁膜119
上にスルーホール120a、120bを介して第1金属
配線118、容量上部電極115に接続される第2金属
配線121が形成されている。
れ、第3、第2、第1層間絶縁膜を貫通する、拡散層へ
の第2コンタクト孔117a、ゲート電極上への第2コ
ンタクト孔117bが形成される。そして、第3層間絶
縁膜上に、コンタクト孔117a、117bを介して拡
散層、ゲート電極に接続される第1金属配線118が形
成されている。その上に第4層間絶縁膜119が堆積さ
れ、第4層間絶縁膜119を貫通するスルーホール12
0aと第4および第3層間絶縁膜を貫通するスルーホー
ル120bとが形成されており、第4層間絶縁膜119
上にスルーホール120a、120bを介して第1金属
配線118、容量上部電極115に接続される第2金属
配線121が形成されている。
【0020】図3〜図8は、本発明の第1の実施例の半
導体記憶装置の製造方法を説明するための、図1のA−
A線での工程順断面図である。以下では、本発明の特徴
を示す、第2層間絶縁膜111を形成し容量コンタクト
孔内に導電膜を形成した後の工程についてのみ説明する
こととし、図においても第2層間絶縁膜111より下層
の部分については主要部のみを示し、他は省略してあ
る。
導体記憶装置の製造方法を説明するための、図1のA−
A線での工程順断面図である。以下では、本発明の特徴
を示す、第2層間絶縁膜111を形成し容量コンタクト
孔内に導電膜を形成した後の工程についてのみ説明する
こととし、図においても第2層間絶縁膜111より下層
の部分については主要部のみを示し、他は省略してあ
る。
【0021】容量絶縁膜としてTa2 O5 膜を用いた場
合について説明する。膜厚500nm程度のポリシリコ
ンからなる容量下部電極113を形成した後、その上に
容量絶縁膜114となるTa2 O5 膜を10nmの膜厚
に、容量上部電極115となるTiN膜を100nmの
膜厚に堆積し、パターニングする。その後、第3層間絶
縁膜116を堆積し、平坦化する(図3)。従来例では
容量上部電極は積層構造であったが、本実施例において
は単層である。
合について説明する。膜厚500nm程度のポリシリコ
ンからなる容量下部電極113を形成した後、その上に
容量絶縁膜114となるTa2 O5 膜を10nmの膜厚
に、容量上部電極115となるTiN膜を100nmの
膜厚に堆積し、パターニングする。その後、第3層間絶
縁膜116を堆積し、平坦化する(図3)。従来例では
容量上部電極は積層構造であったが、本実施例において
は単層である。
【0022】次に、図4に示すように、第2コンタクト
孔117a、117bをフォトリソグラフィ技術とドラ
イエッチング技術により開孔する。この時、従来例(図
18)では、容量上部電極への第2コンタクト孔317
cを開孔していたが、本実施例では上部電極へは開孔し
ない。次に、コンタクト抵抗低減化のために、バッファ
ードフッ酸による洗浄とn型不純物のイオン注入と熱処
理を行う。次に、図5に示すように、第2コンタクト孔
117a、117bを適当な材料で埋め込み、Al等の
金属膜の堆積とそのパターニングにより第1金属配線1
18を形成する。続いて、図6に示すように、第4層間
絶縁膜119を堆積し平坦化する。
孔117a、117bをフォトリソグラフィ技術とドラ
イエッチング技術により開孔する。この時、従来例(図
18)では、容量上部電極への第2コンタクト孔317
cを開孔していたが、本実施例では上部電極へは開孔し
ない。次に、コンタクト抵抗低減化のために、バッファ
ードフッ酸による洗浄とn型不純物のイオン注入と熱処
理を行う。次に、図5に示すように、第2コンタクト孔
117a、117bを適当な材料で埋め込み、Al等の
金属膜の堆積とそのパターニングにより第1金属配線1
18を形成する。続いて、図6に示すように、第4層間
絶縁膜119を堆積し平坦化する。
【0023】次に、図7に示すように、第1金属配線へ
のスルーホール120aおよび容量上部電極115への
スルーホール120bをフォトリソグラフィ技術とドラ
イエッチング技術により開孔する。次に、図8に示すよ
うに、スルーホールを適当な材料で埋め込み、Al等の
金属膜の堆積とそのパターニングにより第2金属配線1
21を形成する。スルーホール120a、120bの埋
め込み工程では、コンタクトの対象が、金属配線または
TiN膜であるため、酸による洗浄や熱処理は必要では
なく、TiN膜が露出されても問題は起こらない。ま
た、容量上部電極が単層となったことにより、また容量
上部電極が第2コンタクト孔開孔時における場合のよう
にオーバーエッチされることがないため、容量上部電極
の薄膜化が可能となる。
のスルーホール120aおよび容量上部電極115への
スルーホール120bをフォトリソグラフィ技術とドラ
イエッチング技術により開孔する。次に、図8に示すよ
うに、スルーホールを適当な材料で埋め込み、Al等の
金属膜の堆積とそのパターニングにより第2金属配線1
21を形成する。スルーホール120a、120bの埋
め込み工程では、コンタクトの対象が、金属配線または
TiN膜であるため、酸による洗浄や熱処理は必要では
なく、TiN膜が露出されても問題は起こらない。ま
た、容量上部電極が単層となったことにより、また容量
上部電極が第2コンタクト孔開孔時における場合のよう
にオーバーエッチされることがないため、容量上部電極
の薄膜化が可能となる。
【0024】[第2の実施例]図9は、本発明の第2の
実施例の半導体記憶装置の平面図であり、図10は図9
のB−B線での断面図である。図9、図10において、
図1、図2に示す第1の実施例の部分と同等の部分には
下2桁が共通する参照番号が付せられているので、重複
する説明は省略する。第2の実施例の第1の実施例と相
違する点は、容量上部電極とコンタクトを取るためのス
ルーホール220bの下部に、ダミー容量下部電極21
3bが形成されている点である。このダミー容量下部電
極213bは、容量下部電極213aと同時に形成され
る電極であるが、容量下部電極213aと異なって半導
体基板上の拡散層とは接続されていない。
実施例の半導体記憶装置の平面図であり、図10は図9
のB−B線での断面図である。図9、図10において、
図1、図2に示す第1の実施例の部分と同等の部分には
下2桁が共通する参照番号が付せられているので、重複
する説明は省略する。第2の実施例の第1の実施例と相
違する点は、容量上部電極とコンタクトを取るためのス
ルーホール220bの下部に、ダミー容量下部電極21
3bが形成されている点である。このダミー容量下部電
極213bは、容量下部電極213aと同時に形成され
る電極であるが、容量下部電極213aと異なって半導
体基板上の拡散層とは接続されていない。
【0025】図11〜図16は、本発明の第2の実施例
の半導体記憶装置の製造方法を説明するための、図9の
B−B線での工程順断面図である。本実施例の説明にお
いても、本実施例の特徴を示す、第2層間絶縁膜211
を形成し容量コンタクト孔内に導電膜を形成した後の工
程についてのみ説明することとし、図においても第2層
間絶縁膜211より下層の部分については主要部のみを
示し、他は省略してある。
の半導体記憶装置の製造方法を説明するための、図9の
B−B線での工程順断面図である。本実施例の説明にお
いても、本実施例の特徴を示す、第2層間絶縁膜211
を形成し容量コンタクト孔内に導電膜を形成した後の工
程についてのみ説明することとし、図においても第2層
間絶縁膜211より下層の部分については主要部のみを
示し、他は省略してある。
【0026】第2層間絶縁膜211上に500nm程度
のポリシリコンを堆積し、これをパターニングして容量
下部電極213aとダミー容量下部電極213bとを形
成する。ダミー容量下部電極213bはスルーホール形
成領域のみに形成するものであるため、図9と図1の比
較からも明らかなように、ダミー容量下部電極を設けた
ことによるメモリセル部の面積の増加はない。なお、図
11には示されていないが、容量下部電極213aの下
には拡散層に接続するためのコンタクト孔が形成されて
いるが、ダミー容量下部電極213bの下にはコンタク
ト孔は形成されていない。その上全面に容量絶縁膜21
4となるTa2 O5 膜を約10nmの膜厚に、容量上部
電極215となるTiN膜を約100nmの膜厚に堆積
し、パターニングする。その後、第3層間絶縁膜216
を堆積し、平坦化する(図11)。
のポリシリコンを堆積し、これをパターニングして容量
下部電極213aとダミー容量下部電極213bとを形
成する。ダミー容量下部電極213bはスルーホール形
成領域のみに形成するものであるため、図9と図1の比
較からも明らかなように、ダミー容量下部電極を設けた
ことによるメモリセル部の面積の増加はない。なお、図
11には示されていないが、容量下部電極213aの下
には拡散層に接続するためのコンタクト孔が形成されて
いるが、ダミー容量下部電極213bの下にはコンタク
ト孔は形成されていない。その上全面に容量絶縁膜21
4となるTa2 O5 膜を約10nmの膜厚に、容量上部
電極215となるTiN膜を約100nmの膜厚に堆積
し、パターニングする。その後、第3層間絶縁膜216
を堆積し、平坦化する(図11)。
【0027】次に、図12に示すように、第2コンタク
ト孔217a、217bをフォトリソグラフィ技術とド
ライエッチング技術により開孔する。この時、従来例
(図18)では、容量上部電極への第2コンタクト孔3
17cを開孔していたが、本実施例では上部電極へは開
孔しない。次に、コンタクト抵抗低減化のための処理を
行い、その後、図13に示すように、第2コンタクト孔
217a、217bを適当な材料で埋め込み、Al等の
金属膜の堆積とそのパターニングにより第1金属配線2
18を形成する。続いて、図14に示すように、第4層
間絶縁膜219を堆積し平坦化する。
ト孔217a、217bをフォトリソグラフィ技術とド
ライエッチング技術により開孔する。この時、従来例
(図18)では、容量上部電極への第2コンタクト孔3
17cを開孔していたが、本実施例では上部電極へは開
孔しない。次に、コンタクト抵抗低減化のための処理を
行い、その後、図13に示すように、第2コンタクト孔
217a、217bを適当な材料で埋め込み、Al等の
金属膜の堆積とそのパターニングにより第1金属配線2
18を形成する。続いて、図14に示すように、第4層
間絶縁膜219を堆積し平坦化する。
【0028】次に、図15に示すように、第1金属配線
218へのスルーホール220aと容量上部電極215
へのスルーホール220bをフォトリソグラフィ技術と
ドライエッチング技術により開孔する。このとき、スル
ーホール220bはダミー容量下部電極213b上にお
いて開孔されるため、開孔深さが浅くなりまたスルーホ
ール220aとの深さの差がすくなくなるため、開孔が
容易になる。次に、図16に示すように、スルーホール
220a、220bを適当な材料で埋め込み、Al等の
金属膜の堆積とそのパターニングにより第2金属配線2
21を形成する。本実施例は、先の実施例と同様の効果
を奏することができる外、スルーホール220bの開孔
深さが浅くなったことにより開口の形成およびその埋め
込みが容易になるという利点がある。
218へのスルーホール220aと容量上部電極215
へのスルーホール220bをフォトリソグラフィ技術と
ドライエッチング技術により開孔する。このとき、スル
ーホール220bはダミー容量下部電極213b上にお
いて開孔されるため、開孔深さが浅くなりまたスルーホ
ール220aとの深さの差がすくなくなるため、開孔が
容易になる。次に、図16に示すように、スルーホール
220a、220bを適当な材料で埋め込み、Al等の
金属膜の堆積とそのパターニングにより第2金属配線2
21を形成する。本実施例は、先の実施例と同様の効果
を奏することができる外、スルーホール220bの開孔
深さが浅くなったことにより開口の形成およびその埋め
込みが容易になるという利点がある。
【0029】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、容量絶縁膜と
してTa2 O5 膜を用いていたが、これに代え他の高誘
電率材料を用いることができる。また、容量絶縁膜を多
層膜とすることができる。また、容量上部電極について
も、TiN以外の材料を用いて形成することができ、さ
らに多層膜によって形成するようにすることもできる。
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、容量絶縁膜と
してTa2 O5 膜を用いていたが、これに代え他の高誘
電率材料を用いることができる。また、容量絶縁膜を多
層膜とすることができる。また、容量上部電極について
も、TiN以外の材料を用いて形成することができ、さ
らに多層膜によって形成するようにすることもできる。
【0030】
【発明の効果】以上説明したように、本発明による半導
体記憶装置は、容量上部電極を、第2コンタクト孔を介
して拡散層と接続される第1金属配線へ引き上げるので
はなく、スルーホールを介して金属配線等と接続される
第2金属配線へ引き上げるものであるので、容量上部電
極がオーバーエッチングされたり、あるいは酸処理や熱
処理に曝されることがなくなる。そのため、容量上部電
極(容量上部第1電極)を保護するための厚いカバー膜
(容量上部第2電極)を設ける必要がなくなり、メモリ
セルアレイ部の高さを低く抑えることができるようにな
る。また、容量上部電極が単層膜で済むようになったこ
とにより工程が簡素化され、さらに容量上部電極を引き
出すためのスルーホールの開口深さが浅くなったことに
より開孔が容易となりさらにその埋め込みも容易にな
る。
体記憶装置は、容量上部電極を、第2コンタクト孔を介
して拡散層と接続される第1金属配線へ引き上げるので
はなく、スルーホールを介して金属配線等と接続される
第2金属配線へ引き上げるものであるので、容量上部電
極がオーバーエッチングされたり、あるいは酸処理や熱
処理に曝されることがなくなる。そのため、容量上部電
極(容量上部第1電極)を保護するための厚いカバー膜
(容量上部第2電極)を設ける必要がなくなり、メモリ
セルアレイ部の高さを低く抑えることができるようにな
る。また、容量上部電極が単層膜で済むようになったこ
とにより工程が簡素化され、さらに容量上部電極を引き
出すためのスルーホールの開口深さが浅くなったことに
より開孔が容易となりさらにその埋め込みも容易にな
る。
【図1】 本発明の第1の実施例の半導体記憶装置の平
面図。
面図。
【図2】 図1のA−A線での断面図。
【図3】 本発明の第1の実施例の製造方法を説明する
ための、一製造工程段階の状態を示す断面図。
ための、一製造工程段階の状態を示す断面図。
【図4】 本発明の第1の実施例の製造方法を説明する
ための、図3の工程に続く一製造工程段階の状態を示す
断面図。
ための、図3の工程に続く一製造工程段階の状態を示す
断面図。
【図5】 本発明の第1の実施例の製造方法を説明する
ための、図4の工程に続く一製造工程段階の状態を示す
断面図。
ための、図4の工程に続く一製造工程段階の状態を示す
断面図。
【図6】 本発明の第1の実施例の製造方法を説明する
ための、図5の工程に続く一製造工程段階の状態を示す
断面図。
ための、図5の工程に続く一製造工程段階の状態を示す
断面図。
【図7】 本発明の第1の実施例の製造方法を説明する
ための、図6の工程に続く一製造工程段階の状態を示す
断面図。
ための、図6の工程に続く一製造工程段階の状態を示す
断面図。
【図8】 本発明の第1の実施例の製造方法を説明する
ための、図7の工程に続く一製造工程段階の状態を示す
断面図。
ための、図7の工程に続く一製造工程段階の状態を示す
断面図。
【図9】 本発明の第2の実施例の半導体記憶装置の平
面図。
面図。
【図10】 図9のB−B線での断面図。
【図11】 本発明の第2の実施例の製造方法を説明す
るための、一製造工程段階の状態を示す断面図。
るための、一製造工程段階の状態を示す断面図。
【図12】 本発明の第2の実施例の製造方法を説明す
るための、図11の工程に続く一製造工程段階の状態を
示す断面図。
るための、図11の工程に続く一製造工程段階の状態を
示す断面図。
【図13】 本発明の第2の実施例の製造方法を説明す
るための、図12の工程に続く一製造工程段階の状態を
示す断面図。
るための、図12の工程に続く一製造工程段階の状態を
示す断面図。
【図14】 本発明の第2の実施例の製造方法を説明す
るための、図13の工程に続く一製造工程段階の状態を
示す断面図。
るための、図13の工程に続く一製造工程段階の状態を
示す断面図。
【図15】 本発明の第2の実施例の製造方法を説明す
るための、図14の工程に続く一製造工程段階の状態を
示す断面図。
るための、図14の工程に続く一製造工程段階の状態を
示す断面図。
【図16】 本発明の第2の実施例の製造方法を説明す
るための、図15の工程に続く一製造工程段階の状態を
示す断面図。
るための、図15の工程に続く一製造工程段階の状態を
示す断面図。
【図17】 従来例の平面図。
【図18】 図17のC−C線での断面図。
101、201、301 p型シリコン基板 102、202、302 素子分離領域 103、203、303 ゲート絶縁膜 104、204、304 下部ゲート電極 105、205、305 上部ゲート電極 106、206、306 ゲート側壁絶縁膜 107、207、307 n型拡散層 108、208、308 第1層間絶縁膜 109、209、309 第1コンタクト孔 110、210、310 ビット線 111、211、311 第2層間絶縁膜 112、212、312 容量コンタクト孔 113、213a、313 容量下部電極 213b ダミー容量下部電極 114、214、314 容量絶縁膜 115、215 容量上部電極 315a 容量上部第1電極 315b 容量上部第2電極 116、216、316 第3層間絶縁膜 117a、217a、317a 拡散層への第2コンタ
クト孔 117b、217b、317b ゲート電極上への第2
コンタクト孔 317c 容量上部電極上への第2コンタクト孔 118、218、318 第1金属配線 119、219、319 第4層間絶縁膜 120a、220a、320 第1金属配線へのスルー
ホール 120b、220b 容量上部電極へのスルーホール 121、221、321 第2金属配線
クト孔 117b、217b、317b ゲート電極上への第2
コンタクト孔 317c 容量上部電極上への第2コンタクト孔 118、218、318 第1金属配線 119、219、319 第4層間絶縁膜 120a、220a、320 第1金属配線へのスルー
ホール 120b、220b 容量上部電極へのスルーホール 121、221、321 第2金属配線
Claims (5)
- 【請求項1】 1個のトランジスタと、容量上部電極と
容量下部電極を有する1個のキャパシタから構成される
メモリセルを複数個含むセルアレイ部と、外部との信号
の入・出力に必要な周辺回路とを有し、さらに、前記容
量上部電極より上層に2層以上の配線を有する半導体記
憶装置において、前記容量上部電極に接続される配線
は、前記容量上部電極の上方に形成された第1層目以外
の配線層の配線であり、かつ、その層の配線はコンタク
トホールを介して半導体基板表面の拡散層と直接接続さ
れることがないことを特徴とする半導体記憶装置。 - 【請求項2】 前記容量上部電極のスルーホール形成領
域の下部にはトランジスタと接続されていない容量下部
電極が形成されていることを特徴とする請求項1記載の
半導体記憶装置。 - 【請求項3】 前記容量上部電極が単層の導電体膜によ
って形成されていることを特徴とする請求項1記載の半
導体記憶装置。 - 【請求項4】 (1)半導体基板上にトランジスタを形
成しその上を下層層間絶縁膜にて覆う工程と、 (2)前記下層層間絶縁膜上に容量下部電極、容量絶縁
膜および容量上部電極を有するキャパシタを形成する工
程と、 (3)前記キャパシタ上を覆う中間層間絶縁膜を形成す
る工程と、 (4)前記中間層間絶縁膜および前記下層層間絶縁膜を
貫通して半導体基板の表面を露出させるコンタクト孔を
開孔する工程と、 (5)前記コンタクト孔を介して半導体基板上の拡散層
に接続される下層配線を前記中間層間絶縁膜上に形成す
る工程と、 (6)前記下層配線上を覆う上層層間絶縁膜を形成する
工程と、 (7)前記上層層間絶縁膜および前記中間層間絶縁膜を
貫通して前記キャパシタの容量上部電極の表面を露出さ
せるスルーホールを開孔する工程と、 (8)前記スルーホールを介して前記容量上部電極に接
続される上層配線を前記上層層間絶縁膜上に形成する工
程と、 を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項5】 前記第(7)工程において、同時に前記
下層配線の表面を露出させるスルーホールが形成され、
続く前記第(8)の工程において形成される上層配線が
前記スルーホールを介して前記下層配線とも接続される
ことを特徴とする請求項4記載の半導体記憶装置の製造
方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6177734A JP2682455B2 (ja) | 1994-07-07 | 1994-07-07 | 半導体記憶装置およびその製造方法 |
US08/499,038 US5689126A (en) | 1994-07-07 | 1995-07-06 | Semiconductor memory device having stacked capacitor |
KR1019950019910A KR100223202B1 (ko) | 1994-07-07 | 1995-07-07 | 적층 캐패시터를 가지는 반도체 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6177734A JP2682455B2 (ja) | 1994-07-07 | 1994-07-07 | 半導体記憶装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0823033A JPH0823033A (ja) | 1996-01-23 |
JP2682455B2 true JP2682455B2 (ja) | 1997-11-26 |
Family
ID=16036195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6177734A Expired - Fee Related JP2682455B2 (ja) | 1994-07-07 | 1994-07-07 | 半導体記憶装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5689126A (ja) |
JP (1) | JP2682455B2 (ja) |
KR (1) | KR100223202B1 (ja) |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6744091B1 (en) * | 1995-01-31 | 2004-06-01 | Fujitsu Limited | Semiconductor storage device with self-aligned opening and method for fabricating the same |
US5739576A (en) * | 1995-10-06 | 1998-04-14 | Micron Technology, Inc. | Integrated chip multilayer decoupling capacitors |
JP3853406B2 (ja) * | 1995-10-27 | 2006-12-06 | エルピーダメモリ株式会社 | 半導体集積回路装置及び当該装置の製造方法 |
KR100200704B1 (ko) * | 1996-06-07 | 1999-06-15 | 윤종용 | 강유전체 메모리 장치 및 그 제조 방법 |
JP2954877B2 (ja) * | 1996-06-18 | 1999-09-27 | 松下電子工業株式会社 | 容量素子の製造方法 |
JP3941133B2 (ja) * | 1996-07-18 | 2007-07-04 | 富士通株式会社 | 半導体装置およびその製造方法 |
JPH1070252A (ja) * | 1996-08-27 | 1998-03-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
TW377495B (en) * | 1996-10-04 | 1999-12-21 | Hitachi Ltd | Method of manufacturing semiconductor memory cells and the same apparatus |
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