JPH11345946A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH11345946A
JPH11345946A JP10151415A JP15141598A JPH11345946A JP H11345946 A JPH11345946 A JP H11345946A JP 10151415 A JP10151415 A JP 10151415A JP 15141598 A JP15141598 A JP 15141598A JP H11345946 A JPH11345946 A JP H11345946A
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memory cell
capacitor
interlayer insulating
cell array
semiconductor device
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JP10151415A
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Heiji Kobayashi
平治 小林
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Abstract

(57)【要約】 【課題】 メモリセルアレイ領域と周辺領域との間での
傾斜が緩やかであり、この部分でのレジストの膜厚が薄
くなるのを抑制できる半導体装置を提供する。 【解決手段】 半導体装置は、シリコン基板１１の主表
面１１ａ上に形成された複数のキャパシタ３２ｂおよび
２１ａを有するメモリセルブロック４を備える。メモリ
セルブロック４のキャパシタ２１ａの端部の外表面はシ
リコン基板１１の主表面１１ａから第１の高さで延在す
る上面５２ａと上面５２ａに連続してシリコン基板１１
の主表面１１ａから第１の高さよりも低い第２の高さで
延在する底面２１ｄとを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、ＤＲＡＭ（Dy
namic Random Access Memory）の構造とその製造方法に
関するものである。
【０００２】
【従来の技術】近年、コンピュータなどの情報機器のめ
ざましい普及によって半導体装置の需要が急速に拡大し
ている。また、機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置の高集積化および高応答性あるいは高
信頼性に関する技術開発が進められている。
【０００３】半導体装置の中で、記憶情報のランダムな
入出力が可能なものとしてＤＲＡＭが一般的に知られて
いる。このＤＲＡＭは、多数の記憶情報を蓄積する記憶
領域であるメモリセルアレイ領域と、外部との入出力に
必要な周辺領域とから構成されている。
【０００４】このように構成されるＤＲＡＭにおいて、
メモリセルアレイ領域は大きな面積を占めている。ま
た、このメモリセルアレイ領域には単位記憶情報を蓄積
するためのメモリセルがマトリックス状に複数個配置さ
れている。メモリセルは通常１個のＭＯＳトランジスタ
と、これに接続された１個のキャパシタとから構成され
ており、１トランジスタ１キャパシタ型のメモリセルと
して広く知られている。
【０００５】次に、従来のＤＲＡＭの具体的な構成につ
いて説明する。図２０は、従来のＤＲＡＭの構成を示す
平面図である。図２０を参照して、従来のＤＲＡＭは、
メモリキャパシタ領域５０４ｂとダミーキャパシタ領域
５０４ａとを有する。メモリセルアレイ領域としてのメ
モリセルブロック５０４と、周辺領域としてのワード線
コンタクト部５０５およびセンスアンプコンタクト部５
０６とを備える。ワード線コンタクト部５０５とセンス
アンプコンタクト部５０６とがメモリセルブロック５０
４を取囲む。
【０００６】メモリセルブロック５０４には、複数のキ
ャパシタ５２１ａ、５２２ａ、５２３ａ、５３１ａ、５
３２ｂ、５３３ｂ、５４１ａ、５４２ｂおよび５４３ｂ
が形成されている。これらのキャパシタは、それぞれ下
部電極６２１ａ、６２２ａ、６２３ａ、６３１ａ、６３
２ｂ、６３３ｂ、６４１ａ、６４２ｂおよび６４３ｂを
有し、マトリックス状に形成されている。
【０００７】メモリキャパシタ領域５０４ｂのキャパシ
タ５３２ｂ、５３３ｂ、５４２ｂおよび５４３ｂは、情
報の記憶に関与する。周辺領域としてのワード線コンタ
クト部５０５とセンスアンプコンタクト部５０６とに隣
接するダミーキャパシタ領域５０４ａのキャパシタ５２
１ａ、５２２ａ、５２３ａ、５３１ａおよび５４１ａ
は、情報の記憶に関与しない。これは、メモリセルブロ
ック５０４の外周部分では、微細な繰返しパターンが途
切れ、また段差が存在するためにキャパシタが設計どお
りに形成されない場合があるため、この部分のキャパシ
タには情報を記憶させないからである。
【０００８】ワード線コンタクト部５０５には、ワード
線と接続される配線５７２が１方向に延びるように形成
されており、この配線はコンタクトホール５５４により
半導体基板に電気的に接続される。
【０００９】図２１は図２０中のＸＸＩ−ＸＸＩ線に沿
って見た断面を示す図である。図２１を参照して、シリ
コン基板５１１の表面５１１ａ上に複数のＭＯＳトラン
ジスタ（図示せず）が形成されており、このＭＯＳトラ
ンジスタを覆うように層間絶縁膜５１２が形成されてい
る。層間絶縁膜５１２には、コンタクトホール５１３お
よび５１４が設けられている。
【００１０】コンタクトホール５１３および５１４を充
填するように層間絶縁膜５１２の表面５１２ａ上にキャ
パシタの下部電極６３２ｂおよび６２１ａが形成されて
いる。下部電極６２１ａおよび６３２ｂを覆うように誘
電体膜５５１が形成されており、誘電体膜５５１を覆う
ようにキャパシタの上部電極５５２が形成されている。
上部電極５５２を覆うように層間絶縁膜５５３が形成さ
れている。
【００１１】下部電極６２１ａの側面５２１ｂが大きな
段差となるため、側面５２１ｂ付近では層間絶縁膜５５
３に段差５５３ａが生じる。層間絶縁膜５５３と層間絶
縁膜５１２とにコンタクトホール５５４が設けられてい
る。コンタクトホール５５４を充填するように層間絶縁
膜５５３上に配線５７２が設けられている。
【００１２】次に、図２０および図２１で示す半導体装
置（ＤＲＡＭ）の製造方法について説明する。図２２
は、図２０および図２１で示す従来の半導体装置（ＤＲ
ＡＭ）の製造工程を示す平面図である。図２３は、図２
２中のＸＸＩＩＩ−ＸＸＩＩＩ線に沿って見た断面を示
す図である。
【００１３】図２２および図２３を参照して、まず、シ
リコン基板５１１上に複数のＭＯＳトランジスタ（図示
せず）を形成し、このＭＯＳトランジスタを覆うように
層間絶縁膜５１２を形成する。層間絶縁膜５１２上にレ
ジストパターンを形成し、このレジストパターンに従っ
て層間絶縁膜５１２をエッチングすることにより、コン
タクトホール５１３および５１４を形成する。
【００１４】コンタクトホール５１３および５１４を充
填し、かつ層間絶縁膜５１２を覆うようにドープトポリ
シリコンを堆積する。このドープトポリシリコン上にレ
ジストパターンを形成し、このレジストパターンに従っ
てドープトポリシリコンをエッチングすることにより、
下部電極６２１ａ、６２２ａ、６２３ａ、６３１ａ、６
３２ｂ、６３３ｂ、６４１ａ、６４２ｂおよび６４３ｂ
を形成する。なお、このときキャパシタの下部電極６２
１ａの側面５２１ｂの高さ（図２３中のｈ0 ）は約７０
０ｎｍとなる。
【００１５】これらの下部電極を覆うように厚さ約７ｎ
ｍのシリコン窒化酸化膜からなる誘電体膜を形成する。
この誘電体膜上に厚さ約１５０ｎｍのドープトポリシリ
コンからなる導電膜を形成する。導電膜上にレジストパ
ターンを形成し、このレジストパターンに従って導電膜
と誘電体膜とをエッチングすることにより、キャパシタ
の上部電極５５２と誘電体膜５５１とを形成する。
【００１６】上部電極５５２を覆うように層間絶縁膜５
５３を形成する。このとき、下部電極６２１ａの側面５
２１ｂ付近で層間絶縁膜５５３に段差５５３ａが生じ
る。層間絶縁膜５５３を覆うようにホールパターン５７
４ａを有するレジストパターン５７４を形成する。この
とき、メモリセルブロック５０４の高さはワード線コン
タクト部５０５やセンスアンプコンタクト部５０６の高
さに比べて高いため、メモリセルブロック５０４からワ
ード線コンタクト部５０５やセンスアンプコンタクト部
５０６へレジストパターン５７４を構成するレジストが
流れる。
【００１７】具体的には、図２２で示すように、周辺領
域としてのワード線コンタクト部５０５やセンスアンプ
コンタクト部５０６に隣接する部分に位置するキャパシ
タ５２１ａ、５２２ａ、５２３ａ、５３１ａおよび５４
１ａの上に位置するレジストが、矢印５２１ｃ、５２１
ｄ、５２１ｅ、５２２ｃ、５２３ｃ、５３１ｃおよび５
４１ｃで示す方向に流れる。
【００１８】特に、マトリックスの隅部に位置するキャ
パシタ５２１ａの上では主に矢印５２１ｃ、５２１ｄお
よび５２１ｅで示すように３つの方向にレジストが流れ
る。そのため、この部分で特にレジストの厚さが薄くな
り、レジストの厚さ（図２３中のｔ1 ）は約４００ｎｍ
となる。
【００１９】図２０および図２１を参照して、レジスト
パターン５７４に従って層間絶縁膜５５３および５１２
をエッチングしてコンタクトホール５５４を形成する。
コンタクトホール５５４を充填しかつ層間絶縁膜５５３
の表面を覆うようにドープトポリシリコンを堆積する。
ドープトポリシリコン上にレジストパターンを形成し、
レジストパターンに従ってドープトポリシリコンをエッ
チングすることにより配線５７２を形成する。これによ
り、図２０および図２１で示すＤＲＡＭが完成する。
【００２０】
【発明が解決しようとする課題】図２４は上述のような
製造工程で生じる問題点を説明するために示す断面図で
ある。図２４を参照して、レジストパターン５７４に従
い層間絶縁膜５５３および５１２をエッチングする際に
は、レジストパターン５７４もエッチングされる。この
際、レジストパターン５７４の厚さが薄い部分（図２３
で示す厚さがｔ1（＝４００ｎｍ）の部分）では、エッ
チング中にレジストがなくなり、層間絶縁膜５５３が露
出してしまう恐れがある。
【００２１】層間絶縁膜５５３が露出すると、層間絶縁
膜５５３がエッチングされ、上部電極５５２の一部５５
２ａが露出することになる。このように上部電極５５２
の一部５５２ａが露出した状態で、この上部電極５５２
上に導電層を形成すると上部電極５５２が他の導電層と
ショートし、半導体装置の歩留まりが低下するという問
題がある。
【００２２】そこで、この発明は上述のような問題点を
解決するためになされたものであり、この発明の目的
は、メモリセルアレイ領域と周辺領域との間での段差の
傾斜が緩やかであり、この段差の部分でレジストの膜厚
が薄くなるのを抑制できる半導体装置とその製造方法を
提供することである。
【００２３】
【課題を解決するための手段】この発明に従った半導体
装置は、主表面を有する半導体基板と、半導体基板の主
表面上に形成された複数のキャパシタを有するメモリセ
ルアレイ領域と、メモリセルアレイ領域を取囲む周辺領
域とを備える。周辺領域に隣接するメモリセルアレイ領
域のキャパシタの端部の外表面は、第１の表面と第２の
表面とを有する。第１の表面は半導体基板の主表面から
第１の高さで延在する。第２の表面は、第１の表面に連
続して半導体基板の主表面から第１の高さよりも低い第
２の高さで延在する。
【００２４】このように構成された半導体装置において
は、周辺領域に隣接するメモリセルアレイ領域のキャパ
シタの端部の外表面に第１の表面と、その第１の表面よ
りも低い部分に位置する第２の表面とが形成されるた
め、キャパシタの端部が階段状またはスロープ状とな
る。そのため、第２の表面が存在しない場合に比べてキ
ャパシタの端部において段差の傾きが緩やかになる。そ
の結果、この段差の上に層を形成したとしても、この層
の傾きが緩やかとなり、この上にレジストを塗布しても
レジストの膜厚が薄くなるのを抑制することができる。
【００２５】また、キャパシタの第１の表面と第２の表
面とを覆う層間絶縁膜をさらに備えることが好ましい。
この場合、層間絶縁膜には段差が発生するが、この段差
の傾きが緩やかとなるので、段差上にレジストを形成し
てもレジストの膜厚が薄くなるのを抑制することができ
る。
【００２６】複数のキャパシタはマトリックス状に配置
されており、周辺回路に隣接するメモリセルアレイ領域
のキャパシタはマトリックスの隅部に位置することが好
ましい。この場合、レジストが特に流れやすいマトリッ
クスの隅部のキャパシタに第２の面が形成されるため、
隅部において段差の傾斜を緩やかにすることができる。
その結果、この段差上にレジストを形成した場合にもレ
ジストの膜厚が薄くなるのを抑制することができる。
【００２７】また、メモリセルアレイ領域は、情報の記
憶に関与するキャパシタ領域と、キャパシタ領域を取囲
み、情報の記憶に関与しないダミーキャパシタ領域とを
含み、周辺領域に隣接するメモリセルアレイ領域のキャ
パシタはダミーキャパシタ領域に形成されることが好ま
しい。この場合、周辺領域に隣接するメモリセルアレイ
領域のキャパシタには第２の面が形成されるため、情報
を記憶する能力が低下するが、第２の面が形成されるキ
ャパシタはダミーキャパシタ領域に形成され、情報の記
憶に関与しない。そのため、第２の面が形成されて情報
を記憶する能力は低下したとしてもメモリセルアレイ全
体としては情報を記憶する能力は低下しない。
【００２８】また、キャパシタは半導体基板の主表面上
に形成された下部電極と、その下部電極の表面上に形成
された誘電体膜と、その誘電体膜の表面上に形成された
上部電極とを備え、第１の表面は上部電極の表面であ
り、第２の表面は下部電極の表面であることが好まし
い。
【００２９】この発明に従った半導体装置の製造方法
は、メモリセルアレイ領域とメモリセルアレイ領域を取
囲む周辺領域とを備えた半導体装置の製造方法であっ
て、以下の工程を備える。
【００３０】（１） 半導体基板の主表面上に複数の下
部電極を形成する工程。 （２） 複数の下部電極の表面上に誘電体膜を形成する
工程。
【００３１】（３） 誘電体膜の表面上に導電膜を形成
する工程。 （４） 導電膜と誘電体膜とをエッチングすることによ
り、下部電極と、下部電極の表面上に残存した誘電体膜
と、残存した誘電体膜の表面上に形成された上部電極と
を含み、半導体基板の主表面から第１の高さで延在する
第１の表面を有する複数のキャパシタを形成するととも
に、周辺領域に隣接するメモリセルアレイ領域に形成さ
れたキャパシタの下部電極をエッチングすることによ
り、第１の表面に連続して半導体基板の主表面から第１
の高さよりも低い第２の高さで延在する第２の表面を下
部電極に形成する工程。
【００３２】このような工程を備えた半導体装置の製造
方法においては、周辺領域に隣接するメモリセルアレイ
領域のキャパシタに、第１の面と、その第１の面よりも
低い部分に位置する第２の面とを形成するため、メモリ
セルアレイ領域と周辺領域との間が階段状またはスロー
プ状となる。そのため、この第２の面が存在しない場合
に比べてメモリセルアレイ領域と周辺領域との間の段差
の傾きを緩やかにでき、この段差の部分の上に層を形成
してもその層の傾きが緩やかとなる。その結果、この上
にレジストを形成してもレジストの膜厚が薄くなるのを
抑制することができる。
【００３３】さらに、このような方法に従えば、導電膜
と誘電体膜をエッチングするとともに下部電極をエッチ
ングするため、導電膜と誘電体膜とをエッチングする従
来の製造方法と比較して製造工程が増加することがな
い。
【００３４】また、周辺領域に隣接するメモリセルアレ
イ領域のキャパシタを覆う層間絶縁膜を形成する工程を
さらに備えることが好ましい。この場合、周辺領域とメ
モリセルアレイ領域との間の段差部分には、第１の面
と、その第１の面よりも低い部分に位置する第２の面が
存在するため、この段差の部分を層間絶縁膜が覆った場
合には層間絶縁膜の傾きが緩やかになる。
【００３５】層間絶縁膜上にレジストパターンを形成す
る工程と、レジストパターンに従って層間絶縁膜をエッ
チングする工程をさらに備えることが好ましい。この場
合、層間絶縁膜の傾きが緩やかなので、レジストパター
ンを構成するレジストの膜厚が薄くなるのを抑制でき
る。そのため、このレジストパターンに従って層間絶縁
膜をエッチングしてもレジストの膜厚が十分に存在する
ためにエッチング中に層間絶縁膜が露出せず、所望のパ
ターンを形成することができる。
【００３６】
【発明の実施の形態】（実施の形態１）図１は、この発
明に従った半導体装置（ＤＲＡＭ）の平面図である。図
１を参照して、ＤＲＡＭ１は、メモリセルアレイ部２
と、周辺回路部３とを有する。メモリセルアレイ部２
は、情報の記憶に関与する部分を有する。周辺回路部３
は、メモリセルアレイ部２に電気信号を伝達するための
回路を有し、メモリセルアレイ部２を取囲むように形成
される。
【００３７】図２はメモリセルアレイ部を拡大して示す
平面図である。図２を参照して、メモリセルアレイ部２
は、メモリセルアレイ領域としてのメモリセルブロック
４と、周辺領域としてのワード線コンタクト部５および
センスアンプコンタクト部６とを有する。ワード線コン
タクト部５とセンスアンプコンタクト部６は、メモリセ
ルブロック４に電気信号を伝達するために設けられ、メ
モリセルブロック４を取囲む。ワード線コンタクト部５
およびセンスアンプコンタクト部６は格子状に形成され
ている。
【００３８】図３は、図２中のＩＩＩで囲んだ部分を拡
大して示す平面図である。図３を参照して、メモリセル
ブロック４は、ワード線コンタクト部５とセンスアンプ
コンタクト部６とにより囲まれている。メモリセルブロ
ック４はダミーキャパシタ領域４ａとメモリキャパシタ
領域４ｂとを有する。メモリキャパシタ領域４ｂは情報
の記憶に関与する。ダミーキャパシタ領域４ｂは情報の
記憶に関与しない。ダミーキャパシタ領域４ａは、ワー
ド線コンタクト部５およびセンスアンプコンタクト部６
と、メモリキャパシタ領域４ｂとの間、すなわち、周辺
領域に隣接するメモリセルブロック４に設けられる。
【００３９】メモリセルブロック４のメモリキャパシタ
領域４ａには、情報を記憶するために電荷を蓄積するこ
とができるキャパシタ３２ｂ、３３ｂ、４２ｂおよび４
３ｂが形成されている。メモリセルブロック４のダミー
キャパシタ領域４ａには、情報の記憶に関与しないキャ
パシタ２１ａ、２２ａ、２３ａ、３１ａおよび４１ａが
形成されている。これらのキャパシタ２１ａ、２２ａ、
２３ａ、３１ａ、３２ｂ、３３ｂ、４１ａ、４２ｂおよ
び４３ｂは、マトリックス状に配置されており、それぞ
れ、下部電極２２１ａ、２２２ａ、２２３ａ、２３１
ａ、２３２ｂ、２３３ｂ、２４１ａ、２４２ｂ、２４３
ｂを有する。
【００４０】マトリックスの隅部に位置するキャパシタ
２１ａには欠け部２１ｂが形成されている。
【００４１】これらのキャパシタの上に誘電体膜（図３
では示さず）を介在させて上部電極５２が形成されてい
る。上部電極５２上に層間絶縁膜が形成されており、こ
の層間絶縁膜にコンタクトホール５４が形成されてい
る。コンタクトホール５４を充填しかつ１方向に延びる
ように配線７２が形成されている。
【００４２】図４は、図３中のＩＶ−ＩＶ線に沿って見
た断面を示す図である。図４を参照して、シリコン基板
１１の主表面１１ａ上にＭＯＳトランジスタ（図示せ
ず）が形成されている。このＭＯＳトランジスタを覆う
ように厚さ約８００ｎｍのシリコン酸化膜からなる層間
絶縁膜１２が形成されている。層間絶縁膜１２はコンタ
クトホール１３および１４を有する。
【００４３】層間絶縁膜１２上にキャパシタ３２ｂおよ
び２１ａが形成されている。キャパシタ３２ｂはシリコ
ン基板１１と電気的に接続され、ドープトポリシリコン
からなる下部電極２３２ｂと、下部電極２３２ｂを覆
い、シリコン窒化酸化膜からなる誘電体膜５１と、誘電
体膜５１を覆い、ドープトポリシリコンからなる上部電
極５２とを有する。
【００４４】キャパシタ２１ａは、シリコン基板１１と
電気的に接続され、ドープトポリシリコンからなる下部
電極２２１ａと、下部電極２２１ａの一部分を覆う誘電
体膜５１と、誘電体膜５１を覆う上部電極５２とを有す
る。誘電体膜５１の厚さは約１０ｎｍであり、上部電極
５２の厚さは約１００ｎｍである。上部電極５２はシリ
コン基板１１の主表面１１ａから第１の高さで延在する
第１の表面としての上面５２ａを有する。
【００４５】キャパシタ２１ａは欠け部２１ｂを有す
る。欠け部２１ｂは、側面２１ｃと、第２の表面として
の底面２１ｄにより構成される。底面２１ｄは、側面２
１ｃを介して上面５２ａに連なり、かつシリコン基板１
１の主表面１１ａから第１の高さよりも低い第２の高さ
で延在する。
【００４６】シリコン基板１１の主表面１１ａから上面
５２ａまでの第１の高さ（図４中のｈ1 ）は約１６１０
ｎｍである。層間絶縁膜１２の表面１２ａからの下部電
極２２１ａの高さ（図４中のｈ2 ）は約７００ｎｍであ
る。シリコン基板１１の主表面１１ａから底面２１ｄま
での第２の高さ（図４中のｈ3 ）は約１１５０ｎｍであ
る。層間絶縁膜１２の表面１２ａから底面２１ｄまでの
高さ（図４中のｈ4 ）は約３５０ｎｍである。底面２１
ｄから上面５２ａまでの高さ（図４中のｈ5 ）は約４６
０ｎｍである。
【００４７】キャパシタ２１ａおよび３２ｂを覆うよう
にシリコン酸化膜からなる層間絶縁膜５３が形成されて
いる。欠け部２１ｂ上の層間絶縁膜５３の部分には段差
５３ａが存在する。層間絶縁膜５３および層間絶縁膜１
２にコンタクトホール５４が形成されている。コンタク
トホール５４を充填するように層間絶縁膜５３上に配線
７２が形成されている。
【００４８】このように構成された半導体装置において
は、ワード線コンタクト部５およびセンスアンプコンタ
クト部６に隣接するメモリセルブロック４のキャパシタ
２１ａが階段状となる。すなわち、上部電極５２の上面
５２ａと層間絶縁膜１２の表面１２ａとの間に第２の面
としての底面２１ｄが存在するため、このキャパシタ２
１ａを層間絶縁膜５３ａで覆っても、層間絶縁膜５３の
段差５３ａの傾きが小さくなる。そのため、層間絶縁膜
５３上にレジストを塗布した場合にも、このレジストの
膜厚を従来よりも均一化することができ、レジストをマ
スクとしてエッチングした場合にも層間絶縁膜５３が露
出することがない。
【００４９】次に、図３および図４で示す半導体装置の
製造方法について説明する。図５、図７および図９は、
図３および図４で示す半導体装置の製造方法の第１〜第
３工程を示す平面図である。図６、図８および図１０
は、それぞれ、図５中のＶＩ−ＶＩ線に沿って見た断面
を示す図、図７中のＶＩＩＩ−ＶＩＩＩ線に沿って見た
断面を示す図、図９中のＸ−Ｘ線に沿って見た断面を示
す図である。図１１は、図３および図４で示す半導体装
置の製造方法の第４工程を示す断面図である。
【００５０】図５および図６を参照して、シリコン基板
１１の主表面１１ａ上にＣＶＤ（Chemical Vapor Depos
ition ）法により厚さ約８００ｎｍのシリコン酸化膜か
らなる層間絶縁膜１２を形成する。層間絶縁膜１２上に
レジストパターンを形成し、このレジストパターンに従
って層間絶縁膜１２をエッチングすることによりコンタ
クトホール１３および１４を形成する。
【００５１】コンタクトホールき１３および１４を充填
し、かつ層間絶縁膜１２の表面１２ａを覆うようにＣＶ
Ｄ法によりドープトポリシリコンを堆積する。ドープト
ポリシリコン上にレジストパターンを形成し、このレジ
ストパターンに従ってドープトポリシリコンをエッチン
グすることにより、下部電極２２１ａ、２２２ａ、２２
３ａ、２３１ａ、２３２ｂ、２３３ｂ、２４１ａ、２４
２ｂおよび２４３ｂを形成する。下部電極２２１ａ、２
２２ａ、２２３ａ、２３１ａ、２３２ｂ、２３３ｂ、２
４１ａ、２４２ｂおよび２４３ｂを覆うようにＣＶＤ法
により厚さ約１０ｎｍのシリコン窒化酸化膜８１を形成
する。シリコン窒化酸化膜８１上にＣＶＤ法により厚さ
約１００ｎｍのドープトポリシリコン膜８２を形成す
る。ドープトポリシリコン膜８２上に所定のパターンを
有するレジストパターン７３を形成する。
【００５２】図７および図８を参照して、レジストパタ
ーン７３をマスクとしてＣｌ2 ガスとＳＦ6 ガスとＨｅ
ガスとの混合ガスによりドープトポリシリコン膜８２と
シリコン窒化酸化膜８１とをエッチングして上部電極５
２と誘電体膜５１を形成する。
【００５３】これにより、キャパシタ２１ａ、２２ａ、
２３ａ、３１ａ、３２ｂ、３３ｂ、４１ａ、４２ｂおよ
び４３ｂを形成する。また、このとき、下部電極２２１
ａもエッチングすることにより、下部電極２２１ａに側
面２１ｃと底面２１ｄからなる欠け部２１ｂを形成す
る。
【００５４】図９および図１０を参照して、キャパシタ
２１ａ、２２ａ、２３ａ、３１ａ、３２ｂ、３３ｂ、４
１ａ、４２ｂおよび４３ｂを覆うようにＣＶＤ法により
シリコン酸化膜からなる層間絶縁膜５３を形成する。こ
のとき、層間絶縁膜５３には段差５３ａが発生する。層
間絶縁膜５３上にレジストを塗布し、このレジストを所
定の形状にパターニングすることによりレジストパター
ン７４を形成する。レジストパターン７４中の膜厚が最
も薄い部分の膜厚（図１０中のｔ2 ）は約５００ｎｍで
ある。
【００５５】図１１を参照して、レジストパターン７４
のホールパターン７４ａに従って層間絶縁膜５３および
１２をエッチングすることによりコンタクトホール５４
を形成する。
【００５６】図３および図４を参照して、コンタクトホ
ール５４を充填するように層間絶縁膜５３上にＣＶＤ法
によりドープトポリシリコンを堆積する。このドープト
ポリシリコン上にレジストパターンを形成し、レジスト
パターンに従ってドープトポリシリコンをエッチングす
ることにより配線７２を形成する。これにより、図３お
よび図４で示す半導体装置が完成する。
【００５７】このような製造方法においては、図１０で
示すように、層間絶縁膜５３の段差５３ａ上にレジスト
パターン７４を形成するが、キャパシタ２１ａの欠け部
２１ｂの作用により、この段差５３ａの傾きは緩やかに
なる。そのため、段差５３ａ上に形成されたレジストパ
ターン７４の最小膜厚（５００ｎｍ）も従来の最小膜厚
ｔ1 （４００ｎｍ）よりも大きなものとなる。その結
果、このレジストパターン７４に従って層間絶縁膜５３
および１２をエッチングする際にも、段差５３ａ上のレ
ジストパターン７４がなくならないため、エッチング中
に段差５３ａが露出せず半導体装置の歩留まりを向上さ
せることができる。
【００５８】また、欠け部２１ｂは、上部電極５２およ
び誘電体膜５１とを形成する工程において形成されるた
め、製造工程を増加させることもない。
【００５９】（実施の形態２）図１２は、この発明の実
施の形態２に従った半導体装置（ＤＲＡＭ）の平面図で
ある。図１２で示す半導体装置では、ダミーキャパシタ
領域４ａのすべてのキャパシタ１２１ａ、１２２ａ、１
２３ａ、１３１ａおよび１４１ａの下部電極３２１ａ、
３２２ａ、３２３ａ、３３１ａおよび３４１ａに欠け部
１２１ｂ、１２２ｂ、１２３ｂ、１３１ｂおよび１４１
ｂが形成されている点で、ダミーキャパシタ領域４ａの
隅に位置するキャパシタ２１ａの下部電極２２１ａにの
み欠け部２１ｂが形成されている図３で示す半導体装置
と異なる。
【００６０】また、図２で示す半導体装置においては、
ダミーキャパシタ領域４ａに位置するすべての下部電極
の一部分が上部電極１５２から露出している点で、ダミ
ーキャパシタ領域４ａの隅部に位置する下部電極２２１
ａの一部分のみが上部電極５２から露出している図３で
示す半導体装置と異なる。その他の点については、図１
２で示す半導体装置は、図３で示す半導体装置と同様で
ある。
【００６１】図１３は、図１２中のＸＩＩＩ−ＸＩＩＩ
線に沿って見た断面を示す図である。図１３を参照し
て、シリコン基板１１の主表面１１ａ上に層間絶縁膜１
２が形成されている。層間絶縁膜１２はコンタクトホー
ル１５および１６を有する。層間絶縁膜１２上にキャパ
シタ４２ｂおよび１４１ａが形成されている。
【００６２】キャパシタ４２ｂは、下部電極２４２ｂ
と、誘電体膜１５１と、上部電極１５２とを有する。下
部電極２４２ｂは、コンタクトホール１５を充填し、ド
ープトポリシリコンからなる。誘電体膜１５１は、シリ
コン窒化酸化膜からなり下部電極２４２ｂを覆う。上部
電極１５２はドープトポリシリコンからなり、誘電体膜
１５１を覆う。
【００６３】キャパシタ１４１ａは、下部電極３４１ａ
と誘電体膜１５１と上部電極１５２とを有する。下部電
極３４１ａは、コンタクトホール１６を充填し、ドープ
トポリシリコンからなる。誘電体膜１５１は、下部電極
３４１ａの一部を覆う。上部電極１５２は下部電極３４
１ａ上の誘電体膜１５１を覆う。上部電極１５２はシリ
コン基板１１の主表面１１ａから第１の高さで延在する
第１の表面としての上面１５２ａを有する。誘電体膜１
５１の厚さは約１０ｎｍであり、上部電極１５２の厚さ
は約１００ｎｍである。
【００６４】キャパシタ１４１ａは欠け部１４１ｂを有
する。欠け部１４１ｂは上面１５１ａと連続する側面１
４１ｇと、上面１５２ａに連続してシリコン基板１１の
主表面１１ａから第１の高さより低い第２の高さで延在
する第２の表面としての底面１４１ｄにより構成され
る。図１３中のｈ1 、ｈ2 、ｈ3 、ｈ4 およびｈ5 は、
図４で示すｈ1 、ｈ2 、ｈ3 、ｈ4 およびｈ5 と同様の
値である。
【００６５】キャパシタ４２ｂおよび１４１ａを覆うよ
うに層間絶縁膜５３が形成されている。欠け部１４１ｂ
上の層間絶縁膜２には段差５３ｂが存在する。層間絶縁
膜５３上に配線層７２が形成されている。
【００６６】このように構成された半導体装置において
は、まず図３および図４で示す半導体装置と同様の効果
がある。さらに、ダミーキャパシタ領域４ａのすべての
下部電極に欠け部を形成するため、ダミーキャパシタ領
域４ａにおいて発生する段差の傾きをさらに緩和するこ
とができるという効果がある。
【００６７】次に、図１２および図１３で示す半導体装
置の製造方法について説明する。図１４、図１６および
図１８は、図１２および図１３で示す半導体装置の製造
工程を示す平面図であり、図１５、図１７および図１９
は、それぞれ、図１４中のＸＶ−ＸＶ線に沿って見た断
面を示す図、図１６中のＸＶＩＩ−ＸＶＩＩ線に沿って
見た断面図、図１８中のＸＩＸ−ＸＩＸ線に沿って見た
断面を示す図である。
【００６８】図１４および図１５を参照して、シリコン
基板１１の主表面１１ａ上にＭＯＳトランジスタ（図示
せず）を形成し、その上にＣＶＤ法によりシリコン酸化
膜からなる層間絶縁膜１２を形成する。層間絶縁膜１２
上にレジストパターンを形成し、このレジストパターン
に従って層間絶縁膜１２をエッチングすることにより、
コンタクトホール１５および１６を形成する。
【００６９】コンタクトホール１５および１６を充填
し、かつ層間絶縁膜１２の主表面１２ａを覆うようにＣ
ＶＤ法によりドープトポリシリコンを堆積する。このド
ープトポリシリコン上にレジストパターンを形成し、こ
のレジストパターンに従ってドープトポリシリコンをエ
ッチングすることにより下部電極３２１ａ、３２２ａ、
３２３ａ、３３１ａ、２３２ｂ、２３３ｂ、３４１ａ、
２４２ｂおよび２４３ｂを形成する。
【００７０】これらの下部電極３２１ａ、３２２ａ、３
２３ａ、３３１ａ、２３２ｂ、２３３ｂ、３４１ａ、２
４２ｂおよび２４３ｂを覆うようにＣＶＤ法によりシリ
コン窒化酸化膜８１を形成する。シリコン窒化酸化膜８
１を覆うようにＣＶＤ法によりドープトポリシリコン膜
８２を形成する。ドープトポリシリコン膜上にレジスト
パターン１７３を形成する。
【００７１】図１６および図１７を参照して、レジスト
パターン１７３をマスクとしてＣｌ 2 ガスとＳＦ6 ガス
とＨｅガスとの混合ガスによりドープトポリシリコン膜
８２とシリコン窒化酸化膜８１とをエッチングして上部
電極１５２と誘電体膜１５１とを形成する。これによ
り、キャパシタ１２１ａ、１２２ａ、１２３ａ、１３１
ａ、３２ｂ、３３ｂ、１４１ａ、４２ｂ、４３ｂを形成
する。また同時に下部電極３４１ａをエッチングするこ
とにより下部電極３４１ａに側面１４１ｃと底面１４１
ｄとからなる欠け部１４１ｂを形成する。同様に、下部
電極３２１ａ、３２２ａ、３２３ａおよび３３１ａもエ
ッチングして、これらの下部電極に欠け部１２１ｂ、１
２２ｂ、１２３ｂおよび１３１ｂを形成する。
【００７２】図１８および図１９を参照して、キャパシ
タ１２１ａ、１２２ａ、１２３ａ、１３１ａ、３２ｂ、
３３ｂ、１４１ａ、４２ｂおよび４３ｂを覆うようにＣ
ＶＤ法によりシリコン酸化膜からなる層間絶縁膜５３を
形成する。このとき、層間絶縁膜５３には段差５３ｂが
生じる。層間絶縁膜５３を覆うようにレジストを塗布
し、このレジストを所定の形状にパターニングすること
によりレジストパターン７４を形成する。欠け部１４１
ｂ上においてレジストパターン７４の厚さは最も薄くな
り、この部分でのレジストパターン７４の厚さｔ3 は約
５００ｎｍである。
【００７３】図１２および図１３を参照して、レジスト
パターン７４に従って層間絶縁膜５３および１２をエッ
チングすることによりコンタクトホール５４を形成す
る。コンタクトホール５４を充填しかつ層間絶縁膜５３
を覆うようにＣＶＤ法によりドープトポリシリコンを堆
積する。ドープトポリシリコン上にレジストパターンを
形成し、このレジストパターンに従ってドープトポリシ
リコンをエッチングすることにより配線層７２を形成す
る。これにより図１２および図１３で示す半導体装置が
完成する。
【００７４】このような製造工程に従えば、実施の形態
１と同様にレジストパターン７４の厚さが薄くなること
がないためエッチング中に段差５３ｂが露出せずに半導
体装置の歩留まりが低下することがない。また実施の形
態１と同様に製造工程を増やすこともない。
【００７５】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、各膜厚は必要に応じて変更す
ることができる。また、ダミーキャパシタ領域４ａのキ
ャパシタの形状も実施の形態１および２で示したような
段差を有するものだけでなくスロープ状となっていても
よい。
【００７６】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内のすべての変更が含まれることが意図
される。
【００７７】
【発明の効果】請求項１、２、５に記載の半導体装置に
おいては、メモリセルアレイ領域と周辺領域との間での
段差の傾斜が緩やかであり、この段差部分でのレジスト
の膜厚が薄くなるのを抑制できる半導体装置を提供でき
る。
【００７８】請求項３に記載の発明においては、マトリ
ックスの隅部に位置するキャパシタ上での段差の傾きを
緩やかにすることができる。
【００７９】請求項４に記載の発明においては、キャパ
シタに第２の面を形成しても情報の記憶には影響しな
い。
【００８０】請求項６〜８に記載の発明においては、製
造工程を増加させることなく、メモリセルアレイ領域と
周辺領域との間での段差の傾斜を緩やかにでき、この部
分でのレジストの膜厚が薄くなるのを抑制できる半導体
装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従った半導体装置
の平面図である。
【図２】 メモリセルアレイ部を拡大して示す平面図で
ある。
【図３】 図２中のＩＩＩで囲んだ部分を拡大して示す
平面図である。
【図４】 図３中のＩＶ−ＩＶ線に沿って見た断面を示
す図である。
【図５】 図３および図４で示す半導体装置の製造方法
の第１工程を示す平面図である。
【図６】 図５中のＶＩ−ＶＩ線に沿って見た断面を示
す図である。
【図７】 図３および図４で示す半導体装置の製造方法
の第２工程を示す平面図である。
【図８】 図７中のＶＩＩＩ−ＶＩＩＩ線に沿って見た
断面を示す図である。
【図９】 図３および図４で示す半導体装置の製造方法
の第３工程を示す平面図である。
【図１０】 図９中のＸ−Ｘ線に沿って見た断面を示す
図である。
【図１１】 図３および図４で示す半導体装置の製造方
法の第４工程を示す断面図である。
【図１２】 この発明の実施の形態２に従った半導体装
置の平面図である。
【図１３】 図１２中のＸＩＩＩ−ＸＩＩＩ線に沿って
見た断面を示す図である。
【図１４】 図１２および図１３で示す半導体装置の製
造方法の第１工程を示す平面図である。
【図１５】 図１４中のＸＶ−ＸＶ線に沿って見た断面
を示す図である。
【図１６】 図１２および図１３で示す半導体装置の製
造方法の第２工程を示す平面図である。
【図１７】 図１６中のＸＶＩＩ−ＸＶＩＩ線に沿って
見た断面を示す図である。
【図１８】 図１２および図１３で示す半導体装置の製
造方法の第３工程を示す平面図である。
【図１９】 図１８中のＸＩＸ−ＸＩＸ線に沿って見た
断面を示す図である。
【図２０】 従来の半導体装置の構成を示す平面図であ
る。
【図２１】 図２０中のＸＸＩ−ＸＸＩ線に沿って見た
断面を示す図である。
【図２２】 図２０および図２１で示す従来の半導体装
置の製造工程を示す平面図である。
【図２３】 図２２中のＸＸＩＩＩ−ＸＸＩＩＩ線に沿
って見た断面を示す図である。
【図２４】 従来の半導体装置の製造方法において生じ
る問題点を説明するために示す図である。
【符号の説明】
１ ＤＲＡＭ、４ メモリセルブロック、５ ワード線
コンタクト部、６ センスアンプコンタクト部、２１
ａ，２２ａ，２３ａ，３１ａ，３２ｂ，３３ｂ，４１
ａ，４２ｂ，４３ｂ，１２１ａ，１２２ａ，１２３ａ，
１３１ａ，１４１ａキャパシタ、１１ シリコン基板、
２１ｄ，１４１ｄ 下面、５１，１５１誘電体膜、５
２，１５２ 上部電極、５２ａ，１５２ａ 上面、２２
１ａ，２２２ａ，２２３ａ，２３１ａ，２３２ｂ，２３
３ｂ，２４１ａ，２４２ｂ，２４３ｂ，３２１ａ，３２
２ａ，３２３ａ，３３１ａ，３４１ａ 下部電極。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された複数のキャパシ
    タを有するメモリセルアレイ領域と、 前記メモリセルアレイ領域を取囲む周辺領域とを備え、 前記周辺領域に隣接する前記メモリセルアレイ領域の前
    記キャパシタの端部の外表面は、前記半導体基板の主表
    面から第１の高さで延在する第１の表面と、前記第１の
    表面に連続して前記半導体基板の主表面から前記第１の
    高さよりも低い第２の高さで延在する第２の表面とを有
    する、半導体装置。
  2. 【請求項２】 前記キャパシタの前記第１の表面と前記
    第２の表面とを覆う層間絶縁膜をさらに備える、請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記複数のキャパシタは、マトリックス
    状に配置されており、前記周辺回路に隣接する前記メモ
    リセルアレイ領域の前記キャパシタは前記マトリックス
    の隅部に位置する、請求項１または２に記載の半導体装
    置。
  4. 【請求項４】 前記メモリセルアレイ領域は、情報の記
    憶に関与するキャパシタ領域と、前記キャパシタ領域を
    取囲み、情報の記憶に関与しないダミーキャパシタ領域
    とを含み、前記周辺領域に隣接する前記メモリセルアレ
    イ領域の前記キャパシタは前記ダミーキャパシタ領域に
    形成される、請求項１〜３のいずれか１項に記載の半導
    体装置。
  5. 【請求項５】 前記キャパシタは、前記半導体基板の主
    表面上に形成された下部電極と、前記下部電極の表面上
    に形成された誘電体膜と、前記誘電体膜の表面上に形成
    された上部電極とを備え、前記第１の表面は前記上部電
    極の表面であり、前記第２の表面は前記下部電極の表面
    である、請求項１〜４のいずれか１項に記載の半導体装
    置。
  6. 【請求項６】 メモリセルアレイ領域と前記メモリセル
    アレイ領域を取囲む周辺領域とを備えた半導体装置の製
    造方法であって、 前記半導体基板の主表面上に複数の下部電極を形成する
    工程と、 前記複数の下部電極の表面上に誘電体膜を形成する工程
    と、 前記誘電体膜の表面上に導電膜を形成する工程と、 前記導電膜と前記誘電体膜とをエッチングすることによ
    り、前記下部電極と、前記下部電極の表面上に残存した
    前記誘電体膜と、前記残存した誘電体膜の表面上に形成
    された上部電極とを含み、前記半導体基板の主表面から
    第１の高さで延在する第１の表面を有する複数のキャパ
    シタを形成するとともに、前記周辺領域に隣接する前記
    メモリセルアレイ領域に形成された前記キャパシタの前
    記下部電極をエッチングすることにより、前記第１の表
    面に連続して前記半導体基板の主表面から前記第１の高
    さよりも低い第２の高さで延在する第２の表面を前記下
    部電極に形成する工程とを備える、半導体装置の製造方
    法。
  7. 【請求項７】 前記周辺領域に隣接する前記メモリセル
    アレイ領域の前記キャパシタを覆う層間絶縁膜を形成す
    る工程をさらに備える、請求項６に記載の半導体装置の
    製造方法。
  8. 【請求項８】 前記層間絶縁膜上にレジストパターンを
    形成する工程と、前記レジストパターンに従って前記層
    間絶縁膜をエッチングする工程とをさらに備える、請求
    項７に記載の半導体装置の製造方法。
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