JP4323455B2 - 半導体装置 - Google Patents
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Description
本発明の第1の特徴によれば、基板上にメモリセル領域と周辺領域とを有する半導体装置の製造において、メモリセル領域にメモリセルキャパシタを形成するに先立って、基板上の層間絶縁膜の厚さを、前記メモリセル領域において周辺領域よりも薄くなるようにすることにより、メモリセルキャパシタの形成に伴うドライエッチング工程により、周辺回路領域において層間絶縁膜の膜厚が減少し、メモリセル領域と周辺回路領域との間の境界部において大きな段差が生じる問題が軽減される。
図3(A)〜図5(F)は本発明の第1実施例によるDRAMの製造工程を示す。
[第2実施例]
ところで、先の実施例によるDRAMでは、図9に示すようにメモリセル領域30Aと周辺領域30Bとの間の段差部S3に、前記蓄積電極41あるいは対向電極43をパターニングにより形成する際に導体層の一部が前記段差部に沿ってパターン42Xとして残留してしまう場合がある。
[第3実施例]
図12は図1のDRAM10に類似した、ただし周辺領域10Bに前記キャパシタCの他にフィールド絶縁膜12A上に形成された別のキャパシタDを含むDRAM60の構成を示す。ただし図12中、先に図1で説明した部分には同一の参照符号を付し、説明を省略する。
[第4実施例]
図14は本発明の第4実施例によるDRAM80の全体構造図を示す。ただし図14中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
[第5実施例]
図15は、図1の従来のDRAM10のメモリセル領域10A近傍を詳細に示す。ただし図15中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第6実施例]
図18(A)〜(C)は、本発明の第6実施例によるDRAM70Aの製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第7実施例]
図19(A)〜図21(D)は本発明の第7実施例による、アナログ集積回路とDRAMとを共通基板101上にモノリシックに集積化した半導体集積回路200の製造工程を示す。
[第8実施例]
図22(A)〜(B)は、本発明の第8実施例による半導体装置220の製造工程を示す。ただし、図22(A),(B)中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第9実施例]
図23(A)〜24(C)は、本発明の第9実施例による半導体装置230の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第10実施例]
図25(A)〜28(G)は、本発明の第10実施例による半導体装置240の製造工程を示す。
[第11実施例]
図29(A)〜30(C)は、本発明の第11実施例による半導体装置250の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
[第12実施例]
図31(A)〜32(D)は、本発明の第12実施例による半導体装置260の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
[第13実施例]
図33は、先に説明した図21(D)の半導体装置200において、前記アナログ集積回路形成領域のキャパシタCに電気的にコンタクトをとるための、本発明の第13実施例による構成を示す。ただし図33中、先に説明した部分には同一の参照符号を付し、説明を省略する。
[第14実施例]
図34は、先に説明した図30(C)の半導体装置250において、前記アナログ集積回路形成領域のキャパシタCに電気的にコンタクトをとるための、本発明の第14実施例による構成を示す。
以上の説明では、素子分離にフィールド酸化膜を使う構成を説明したが、本発明はかかる特定の素子分離構造に限定されるものではなく、例えばシャローアイソレーショントレンチ(STI)構造の素子分離構造を使った半導体装置に対しても同様に適用できる。
10A,30A メモリセル領域
10B,30B 周辺領域
11,31 基板
11a〜11h,31a〜31o 拡散領域
12,12A〜12C,33A〜33F フィールド酸化膜
13A〜13D,35A〜35F ゲート電極
13E〜13G,15D,150 キャパシタ電極
13a〜13d,34 ゲート絶縁膜
13e キャパシタ絶縁膜
14,16,20,36,38,44 層間絶縁膜
14A〜14C,16A,16B,20A,20B,36A〜36D,38A〜38C,44A,44B コンタクトホール
14D 開口部
14a〜14c,16a,16b,36a〜36d,38a〜38c 側壁絶縁膜
15A,15B,37A,37B ビット線電極
15C,37C,37D 電極
17A,17B,41 蓄積電極
18,42 キャパシタ誘電体膜
19,43 対向電極
21A,21B,45A,45B 配線電極
21C,21D,45C,45D 配線パターン
31A〜31C ウェル
38G 溝部
381〜383 層間絶縁膜主面
39,140,160 絶縁膜
40 レジスト
42X 残留導体パターン
42Y 導体パターン
141 アモルファスシリコン膜
101 基板
101A,201C ウェル
102 ゲート酸化膜
103a,108a ポリシリコン膜
103b,108b W膜
103A,106A 下側電極
104 絶縁膜
105,109 層間絶縁膜
105A 開口部
105B,105C 自己整合コンタクトホール
107 キャパシタ絶縁膜
107A,109A コンタクトホール
107B アモルファスシリコン膜
108A 上側電極
108B ビット線電極
109B 側壁絶縁膜
200,220,230,240,250,260 半導体装置
201A 素子分離溝
201B 素子分離絶縁体
202A ゲート酸化膜
202B 熱酸化膜
203 ポリシリコンパターン
204 アモルファスシリコン膜
205 W膜
206 絶縁膜
207,210A ゲート電極
208,211B 側壁酸化膜
209 ポリシリコン膜
210B,212B 引き出し電極
211A 絶縁膜
212A,214A 上側電極
213,213A 絶縁膜
Claims (6)
- 拡散領域を形成された基板と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、前記拡散領域を露出する第1のコンタクトホールと、
前記第1のコンタクトホール側壁を覆う側壁絶縁膜と、
前記層間絶縁膜上に形成され、前記第1のコンタクトホール内に前記側壁絶縁膜が間に介在する電極パターンと、
前記基板上に形成され、前記層間絶縁膜により覆われた第1のキャパシタ電極と、
前記層間絶縁膜中に、前記第1のキャパシタ電極を露出するように形成された第2のコンタクトホールと、
前記層間絶縁膜上に形成され、前記第2のコンタクトホールをその形状に沿って覆い、前記側壁絶縁膜と実質的に同一の組成を有するキャパシタ絶縁膜と、
前記キャパシタ絶縁膜上に形成され、前記第2のコンタクトホールを前記キャパシタ絶縁膜が間に介在するように覆う第2のキャパシタ電極とを含み、前記第1のキャパシタ電極、前記第2のキャパシタ電極および前記キャパシタ絶縁膜がキャパシタを構成し、
前記層間絶縁膜上面の高さが、前記第2のコンタクトホールが形成されている部分において、前記第1のコンタクトホールが形成されている部分よりも高いことを特徴とする半導体装置。 - 前記電極パターンと前記第2のキャパシタ電極とは、実質的に同一の組成と実質的に同一の厚さを有することを特徴とする請求項1記載の半導体装置。
- 前記基板はさらに素子分離絶縁膜とゲート電極とを有し、前記第1のキャパシタ電極は、前記素子分離絶縁膜上に形成され、前記ゲート電極と実質的に同一の組成と実質的に同一の厚さを有する導体パターンよりなることを特徴とする請求項1または2記載の半導体装置。
- 前記第1のキャパシタ電極は、前記基板中に形成された別の拡散領域よりなることを特徴とする請求項1または2記載の半導体装置。
- 前記電極パターンは別のキャパシタの一部を構成することを特徴とする請求項1〜3のうち、いずれか一項記載の半導体装置。
- 前記層間絶縁膜は前記上面が、前記第2のコンタクトホールが形成されている部分において平坦化されて平坦であることを特徴とする請求項1〜5のうち、いずれか一項記載の半導体装置。
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2005
- 2005-03-31 JP JP2005105234A patent/JP4323455B2/ja not_active Expired - Lifetime
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