TW202038386A - 記憶元件的製造方法 - Google Patents

Abstract

一種記憶元件的製造方法，其步驟如下。在位元線結構之間的基底上形成第一介電層。在第一介電層中形成多個第一溝渠。將第二介電層填入第一溝渠中。移除部分第一介電層，使得第一介電層的頂面低於第二介電層的頂面。形成第一罩幕層，其覆蓋第一與第二介電層的頂面。進行第一蝕刻製程，以於第一介電層中形成多個第二溝渠。將第三介電層填入第二溝渠中。移除第一介電層，以於第二介電層與第三介電層之間形成多個接觸窗開口。將導體材料填入接觸窗開口中。

Description

記憶元件的製造方法

本發明是有關於一種半導體元件的製造方法，且特別是有關於一種記憶元件的製造方法。

動態隨機存取記憶體屬於一種揮發性記憶體，其是由多個記憶胞所構成。詳細地說，每一個記憶胞主要是由一個電晶體與一個由電晶體所操控的電容器所構成，且每一個記憶胞藉由字元線與位元線彼此電性連接。為提升動態隨機存取記憶體的積集度以加快元件的操作速度，並符合消費者對於小型化電子裝置的需求，近年來發展出埋入式字元線動態隨機存取記憶體（buried word line DRAM），以滿足上述種種需求。

隨著科技的進步，各類電子產品皆朝向輕薄短小的趨勢發展。然而，在這趨勢之下，DRAM的臨界尺寸亦逐漸縮小，其導致DRAM的製程將面臨許多挑戰。

本發明提供一種記憶元件的製造方法，其可精準地控制電容器接觸窗的臨界尺寸，進而提升記憶元件的可靠度。

本發明提供一種記憶元件的製造方法，其步驟如下。在基底中形成多個隔離結構，以將基底分隔成多個主動區。在基底中形成多個字元線組，字元線組沿著Y方向延伸並穿過隔離結構與主動區。在基底上形成多個位元線結構，位元線結構沿著X方向延伸並橫跨字元線組。在位元線結構之間的基底上形成第一介電層。在第一介電層中形成多個第一溝渠，其分別對應字元線組。將第二介電層填入第一溝渠中。移除部分第一介電層，使得第一介電層的頂面低於第二介電層的頂面。形成第一罩幕層，其地覆蓋第一介電層的頂面與第二介電層的頂面。以第一罩幕層為罩幕，進行第一蝕刻製程，以於第一介電層中形成多個第二溝渠。將第三介電層填入第二溝渠中。移除第一介電層，以於第二介電層與第三介電層之間形成多個接觸窗開口。將導體材料填入接觸窗開口中。

基於上述，本發明藉由先形成第一介電層，再於第一介電層中形成第二介電層與第三介電層。之後移除第一介電層以形成多個接觸窗開口。接著將導體材料填入接觸窗開口中，以形成多個電容器接觸窗。也就是說，本發明藉由鑲嵌法來形成電容器接觸窗，其可簡化電容器接觸窗的製造方法並精準地控制電容器接觸窗的臨界尺寸。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1是本發明之一實施例的記憶元件的上視示意圖。以下實施例所述的記憶元件是以動態隨機存取記憶體（DRAM）為例來進行說明，但本發明不以此為限。

請參照圖1，本實施例提供一種記憶元件包括：基底100、多個隔離結構101、多個主動區AA、多個位元線結構102、多個字元線組202以及多個電容器接觸窗CC1、CC2。為圖面清楚起見，圖1僅顯示上述構件，其他構件可見於後續圖2A-2L與圖3A-3L的剖面圖。

如圖1所示，基底100包括多個第一區R1與多個第二區R2。第一區R1與第二區R2沿著X方向交替排列。隔離結構101配置於基底100中，以將基底100定義出多個主動區（active areas）AA。換言之，相鄰兩個主動區AA之間具有隔離結構101。在一實施例中，一個主動區AA上只形成有一個記憶單元，且各記憶單元由隔離結構101分隔，以有效減少記憶單元之間的干擾問題。詳細地說，主動區AA被配置為帶狀且排列成一陣列。在本實施例中，主動區AA排列成3個主動區行（active area columns）AC1~AC3，且相鄰兩個主動區行呈鏡像配置。舉例來說，主動區行AC3的長邊方向與X方向呈現非正交而具有夾角θ，主動區行AC2的長邊方向與X方向呈現非正交而具有夾角(180º-θ)。在一實施例中，夾角θ可介於20度至22度之間。但本發明不以此為限，在其他實施例中，相鄰兩個主動區行亦可以是相同配置。

位元線結構102位於基底100上，且橫越第一區R1與第二區R2。位元線結構102沿著X方向延伸，且沿著Y方向相互排列。字元線組202位於第一區R1的基底100中。字元線組202沿著Y方向延伸，且沿著X方向相互排列。每一字元線組202具有兩個埋入式字元線202a、202b。在一實施例中，X方向與Y方向實質上互相垂直。

在本實施例中，每一主動區AA具有長邊L1與短邊L2，且長邊L1橫越所對應的字元線組202（即兩個埋入式字元線202a、202b），且每一主動區AA與所對應的位元線結構102的重疊處具有位元線接觸窗BC。因此，每一位元線結構102在橫越所對應的字元線組202時，可利用位元線接觸窗BC來電性連接所對應的摻雜區（未繪示）。所述摻雜區位於兩個埋入式字元線202a、202b之間。

電容器接觸窗CC1、CC2位於位元線結構102之間的基底100上。詳細地說，電容器接觸窗CC1、CC2分別配置在主動區AA的長邊L1的兩端點上，其可電性連接主動區AA與後續形成的電容器（未繪示）。另外，雖然電容器接觸窗CC1、CC2在圖1中顯示為矩形，但實際上形成的接觸窗會略呈圓形，且其大小可依製程需求來設計。

圖2A至圖2L是沿著圖1之A-A’線段的記憶元件之製造流程的剖面示意圖。圖3A至圖3L是沿著圖1之B-B’線段的記憶元件之製造流程的剖面示意圖。

請同時參照圖1、圖2A以及圖3A，本實施例提供一種記憶元件的製造方法，其步驟如下。首先，提供一初始結構，其包括基底100、多個隔離結構101、多個位元線結構102以及多個字元線組202。在一實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。在本實施例中，基底100為矽基底。

如圖1與圖3A所示，隔離結構101配置於基底100中，以將基底100分隔出多個主動區AA。在一實施例中，隔離結構101包括介電材料，所述介電材料可以是氧化矽。在另一實施例中，隔離結構101可例如是淺溝渠隔離結構（STI）。

如圖1與圖2A所示，多個字元線組202配置於第一區R1的基底100中。詳細地說，每一字元線組202包括兩個埋入式字元線202a、202b。每一埋入式字元線202a包括閘極204a以及閘介電層206a。閘介電層206a圍繞閘極204a，以電性隔離閘極204a與基底100。在一實施例中，閘極204a的材料包括導體材料，所述導體材料可例如是金屬材料、阻障金屬材料或其組合，其形成方法可以是化學氣相沈積法（CVD）或物理氣相沈積法（PVD）。閘介電層206a的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法或臨場蒸氣產生法（in situ steam generation，ISSG）等。相似地，另一埋入式字元線202b亦包括閘極204b以及閘介電層206b。閘介電層206b圍繞閘極204b，以電性隔離閘極204b與基底100。另外，所述初始結構更包括氮化矽層208。詳細地說，氮化矽層208配置於埋入式字元線202a、202b上並延伸覆蓋基底100與隔離結構101的頂面。在一實施例中，氮化矽層208的形成方法可以是化學氣相沈積法。

請回頭參照圖1與圖3A，多個位元線結構102形成在基底100上。在圖3A的剖面上，位元線結構102由下而上包括氧化矽層104、氮化矽層106、阻障層108、位元線110以及頂蓋層112。第一間隙壁114覆蓋氮化矽層106的側壁、阻障層108的側壁、位元線110的側壁以及頂蓋層112的側壁。第二間隙壁116覆蓋第一間隙壁114的側壁、氧化矽層104的側壁以及頂蓋層112的頂面。另一方面，在沿著主動區AA的剖面上，位元線結構102由下而上包括位元線接觸窗（未繪示）、阻障層108、位元線110以及頂蓋層112。位元線結構102可藉由位元線接觸窗（未繪示）來電性連接主動區AA（即源極/汲極摻雜區）。

在一實施例中，位元線接觸窗（未繪示）的材料可以是多晶矽或矽鍺。阻障層108的材料包括阻障金屬材料，其可例如是TiN。位元線110的材料可以是金屬材料，其可例如是W。頂蓋層112的材料可以是氮化矽。另外，在位元線接觸窗（未繪示）與位元線110之間亦可包括金屬矽化物層（未繪示），其可例如是TiSi、CoSi、NiSi或其組合。

需注意的是，第一間隙壁114與第二間隙壁116可以是沿著X方向延伸的條狀形式，其可保護位元線結構102的側壁，以電性隔離位元線結構102與後續形成的導體材料136（如圖3J所示）。另外，第一間隙壁114的材料可以是氮化矽，而第二間隙壁116的材料可以是氧化矽。第一間隙壁114與第二間隙壁116形成方法類似習知間隙壁的形成方法，於此便不再詳述。在一實施例中，由於第二間隙壁116為氧化矽，因此，相較於習知的氮化矽，本實施例之第二間隙壁116可有效地降低相鄰位元線結構102之間的寄生電容，進而提升記憶體的效能。但本發明不以此為限，第二間隙壁116的材料可以是其他低介電常數材料（亦即介電常數低於4的介電材料）。

請同時參照圖2A與圖3A，在初始結構（或基底100）上形成第一介電層118。第一介電層118填入位元線結構102之間的空間中，並延伸覆蓋位元線結構102的頂面。在一實施例中，第一介電層118的材料可以是旋塗式介電材料（spin-on dielectric，SOD）。

如圖2A與圖3A所示，在第一介電層118上依序形成氧化矽層120、碳層122以及氮氧化矽層124。在一實施例中，氧化矽層120、碳層122以及氮氧化矽層124的複合層可視為硬罩幕層HM。在另一實施例中，氧化矽層120的材料可例如是四乙氧基矽烷（tetraethoxysilane，TEOS）。

如圖2A與圖3A所示，在氮氧化矽層124（或硬罩幕層HM）上形成光阻圖案126。光阻圖案126具有多個開口12。開口12可以是條狀開口，其沿著Y方向延伸，並暴露出氮氧化矽層124的部分表面。另一方面來看，開口12僅位於第一區R1的基底100上，並對應字元線組202。

請同時參照圖2B與圖3B，以光阻圖案126為罩幕，移除部分硬罩幕層HM與部分第一介電層118，以在剩餘的氧化矽層120與第一介電層118a中形成多個第一溝渠14。第一溝渠14沿著Y方向延伸，並暴露出第一區R1的氮化矽層208的頂面。也就是說，第一溝渠14分隔相鄰兩個第一介電層118a，使得第一介電層118a位於第二區R2的基底100上。

請同時參照圖2B-2C與圖3B-3C，在移除光阻圖案126、氮氧化矽層124以及碳層122之後，在氧化矽層120上形成介電材料128。介電材料128填入第一溝渠14中並覆蓋氧化矽層120的頂面120t。在一實施例中，介電材料128可以是氮化物，例如是氮化矽。

請同時參照圖2C-2D與圖3C-3D，對介電材料128進行第一回蝕刻製程，移除部分介電材料128，以暴露出氧化矽層120的頂面120t。在此情況下，填入第一溝渠14的第二介電層128a的頂面128t與氧化矽層120的頂面120t實質上共平面。在替代實施例中，第一介電層118a與其上的氧化矽層120可視為一整個第一介電層。

請同時參照圖2D-2E與圖3D-3E，移除氧化矽層120。如圖2E所示，第一介電層118a的頂面118t低於第二介電層128a的頂面128t。在一實施例中，第一介電層118a的頂面118t與第二介電層128a的頂面128t之間具有高度差H，所述高度差H可介於55 nm至65 nm之間。在替代實施例中，部分第一介電層118a亦被移除。

請同時參照圖2F與圖3F，於基底100上形成第一罩幕層130。在一實施例中，第一罩幕層130的材料包括介電材料，其可例如是氧化物、氮化物、氮氧化物或其組合，其可由原子層沉積法（ALD）或類似方法所形成。在本實施例中，第一罩幕層130可以是超低溫氧化物（Ultra-Low Temperature Oxide，ULTO）。如圖2F所示，第一罩幕層130共形地覆蓋第一介電層118a的頂面118t與第二介電層128a的頂面128t的形貌，以形成凹凸不平的表面130t。在一些實施例中，第一罩幕層130可例如是具有相同厚度的連續凹凸結構。位於第一介電層118a上的第一罩幕層130為凹部；而位於第二介電層128a上的第一罩幕層130為凸部。在替代實施例中，第一罩幕層130的頂面130t具有多個第一凹口16，其分別對應第二區R2中的隔離結構101（或第一介電層118a的頂面118t）。

如圖2F與圖3F所示，在第一罩幕層130上形成第二罩幕層132。在一實施例中，第二罩幕層132的材料包括介電材料，其可例如是氧化物、氮化物、氮氧化物或其組合，其可由化學氣相沉積法或類似方法所形成。在本實施例中，第二罩幕層132可以是電漿增強型氮化矽（plasma-enhanced silicon nitride，PESIN）。具體來說，如圖2F所示，第二罩幕層132填入第一凹口16中，使得第二罩幕層132的頂面132t形成第二凹口18。位於第一介電層118a上的第二罩幕層132（或位於第一凹口16中的第二罩幕層132）具有第一厚度T1，而位於第二介電層128a上的第二罩幕層132具有第二厚度T2。在一實施例中，第二厚度T2大於第一厚度T1。在替代實施例中，第二罩幕層132為非共形（non-conformal）層，因此，第二凹口18的頂部會形成懸突（overhang）。在此情況下，如圖2F所示，第二凹口18的剖面輪廓呈一上窄下寬的形狀。也就是說，第二凹口18的底部寬度W2大於第二凹口18的頂部寬度W1。在本實施例中，第二罩幕層132有助於控制後續形成的第三介電層134a的寬度（如圖2H所示）。將於後續段落詳細說明，於此便不再詳述。

請同時參照圖2F-2G與圖3F-3G，以第二罩幕層132與第一罩幕層130為罩幕，進行全面性蝕刻製程（其可視為第一蝕刻製程），以於第一介電層118a中形成多個第二溝渠24。具體來說，第二溝渠24沿著第二凹口18，向下貫穿第二罩幕層132a、第一罩幕層130a以及第一介電層118b，以暴露出第二區R2中的氮化矽層208。在形成第二溝渠24的過程中，部分第二罩幕層132被移除，而使得第二罩幕層132a的厚度小於第二罩幕層132的厚度。在本實施例中，第二溝渠24是藉由第二罩幕層132與第一罩幕層130當作蝕刻罩幕所形成，且不需要額外的光罩即可對準第二區R2中的隔離結構101。因此，第二溝渠24可視為自對準溝渠（self-align trench）。在此情況下，本實施例可減少製程步驟及光罩的使用，進而降低製造成本。

在一實施例中，上述全面性蝕刻製程對於第二罩幕層132與第一罩幕層130具有高蝕刻選擇性。也就是說，此全面性蝕刻製程對於第一罩幕層130的蝕刻速率大於對於第二罩幕層132的蝕刻速率。另外，由於第二罩幕層132的第一厚度T1小於其第二厚度T2，因此，在進行全面性蝕刻製程時，位於第一凹口16中較薄的第二罩幕層132較快被移除，進而暴露出下方的第一罩幕層130。另一方面，位於第二介電層128a上較厚的第二罩幕層132可用以當作蝕刻罩幕，以避免第一罩幕層130遭受過度蝕刻。

此外，在一實施例中，上述全面性蝕刻製程對於第二罩幕層132與第一介電層118a具有高蝕刻選擇性。也就是說，此全面性蝕刻製程對於第一介電層118a的蝕刻速率大於對於第二罩幕層132的蝕刻速率。在此情況下，第二罩幕層132可用以當作蝕刻罩幕，以於第一介電層118a中形成第二溝渠24。

值得注意的是，若是在未形成第二罩幕層132的情況下直接進行全面性蝕刻製程，則全面性蝕刻製程將過度蝕刻第一罩幕層130，並加寬第二溝渠24的寬度，使其大於第一凹口16的寬度。在此情況下，後續填入第二溝渠24中的第三介電層134a（如圖2H所示）的寬度則會增加，進而減少後續形成的電容器接觸窗CC1、CC2（如圖2L所示）的寬度。也就是說，主動區AA與電容器接觸窗CC1、CC2之間的接觸面積會減少，其將導致主動區AA與電容器接觸窗CC1、CC2之間的阻抗增加，進而導致記憶元件的操作速度與效能降低。另一方面，若第二溝渠24的寬度過大，亦不利於降低記憶元件的臨界尺寸。

如圖2G所示，在形成第二溝渠24之後，於基底100上形成介電材料134。介電材料134填入第二溝渠24中且延伸覆蓋第二罩幕層132a的頂面。在一實施例中，介電材料134可例如是氧化物、氮化物、氮氧化物或其組合，其可由ALD、CVD或類似方法所形成。在本實施例中，介電材料134可以是氮化物，例如是氮化矽。

請同時參照圖2G-2H與圖3G-3H，進行第二回蝕刻製程，移除部分介電材料134、第二罩幕層132a、第一罩幕層130a以及部分第二介電層128a，以暴露出第一介電層118b的頂面118t。在此情況下，填入第二溝渠24中的介電材料134可視為第三介電層134a，其分隔相鄰兩個第一介電層118b。在另一實施例中，如圖3H所示，部分第二間隙壁116亦被移除，以暴露出位元線結構102的頂面102t。

請同時參照圖2H-2I與圖3H-3I，進行蝕刻製程（其可視為第二蝕刻製程），移除第一介電層118b，以於第二介電層128b與第三介電層134a之間形成多個接觸窗開口26。在一實施例中，所述蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程或其組合。舉例來說，可僅進行乾式蝕刻製程。另一方面，亦可先進行乾式蝕刻製程，再進行濕式蝕刻製程，以避免損傷基底100的頂面。在本實施例中，蝕刻製程對於第一介電層118b的蝕刻速率大於對於第二介電層128b的蝕刻速率與第三介電層134a的蝕刻速率。也就是說，在蝕刻製程期間，會完全移除第一介電層118b，而不會移除或些微移除第二介電層128b與第三介電層134a。此外，雖然圖2I與圖3I所繪示的接觸窗開口26暴露出氮化矽層208的頂面，但本發明不以此為限。在其他實施例中，上述蝕刻製程亦可移除部分氮化矽層208，以暴露出第二區R2的基底100。在替代實施例中，在進行蝕刻製程之後，亦可進行額外蝕刻製程以移除部分氮化矽層208，以暴露出第二區R2的基底100。

請同時參照圖2J與圖3J，將導體材料136填入接觸窗開口26中。在一實施例中，導體材料136可例如是多晶矽，其形成方法可以是先進行CVD，而後進行化學機械研磨製程（CMP）。

請同時參照圖2J-2K與圖3J-3K，移除部分導體材料136，以於導體材料136a上形成多個開口28。如圖2K所示，開口28位於第二介電層128b與第三介電層134a之間。如圖3K所示，開口28位於位元線結構102之間。

如圖2L與圖3L所示，於導體材料136a上分別形成金屬矽化物層138與金屬層140。在一實施例中，金屬矽化物層138可例如是TiSi、CoSi、NiSi或其組合。在一實施例中，金屬層140可例如是W。如圖2L所示，導體材料136a、金屬矽化物層138以及金屬層140的複合結構可視為電容器接觸窗CC1或CC2。電容器接觸窗CC1、CC2分別配置在主動區AA的兩端，以電性連接主動區AA與後續形成的電容器144。

在一實施例中，如圖2L所示，電容器接觸窗CC1、CC2不僅覆蓋主動區AA的表面，還覆蓋部分埋入式字元線202a的頂面。具體來說，本實施例是以鑲嵌法（damascene method）來形成電容器接觸窗CC1、CC2。因此，電容器接觸窗CC1、CC2可以是矩形結構。也就是說，電容器接觸窗CC1、CC2的側壁實質上垂直於基底100的頂面。另外，電容器接觸窗CC1、CC2是將導體材料136填入第二溝渠24所形成的。在此情況下，相較於圖案化導體材料的步驟，本實施例的製造方法可精準地控制電容器接觸窗CC1、CC2的寬度或臨界尺寸，進而提升記憶元件的可靠度。

另外，在此情況下，第三介電層134a分別對應第二區R2的基底100中的隔離結構101，以電性隔絕相鄰兩個電容器接觸窗CC1、CC2。

請同時參照圖2L與圖3L，在基底100上形成介電層142。接著，在介電層142中形成多個電容器開口40，並在電容器開口40中分別形成多個電容器144。電容器144藉由電容器接觸窗CC1、CC2分別與主動區AA電性連接。具體來說，電容器144包括下電極144a、上電極144c及介電層144b。介電層144b位於下電極144a與上電極144c之間。下電極144a分別與電容器接觸窗CC1、CC2電性連接。在一實施例中，介電層142的材料可例如是氧化矽。下電極144a與上電極144c的材料例如是氮化鈦、氮化鉭、鎢、鈦鎢、鋁、銅或金屬矽化物。介電層144b可包括高介電常數材料層（即介電常數高於4的介電材料），其材料例如是下述元素的氧化物，如：鉿、鋯、鋁、鈦、鑭、釔、釓或鉭，又或是氮化鋁，或是上述任意組合。

值得注意的是，由於第二介電層128b與第三介電層134a的材料皆為氮化矽，因此，在介電層142中形成電容器開口40時，第二介電層128b與第三介電層134a可用以當作蝕刻停止層。所述蝕刻停止層可避免在形成電容器開口40時的過度蝕刻，而導致相鄰兩個電容器接觸窗CC1、CC2電性連接所造成的短路問題。另一方面，即使電容器開口40的形成過程中有重疊偏移（overlay shift）或是對準失誤（misalignment），由氮化矽所構成的第二介電層128b與第三介電層134a亦可防止電容器開口40形成的過度蝕刻，以防止相鄰兩個電容器接觸窗CC1、CC2短路問題。因此，本實施例之電容器接觸窗CC1、CC2可保持柱狀結構，而不會在電容器接觸窗CC1、CC2的底部產生尖角。

綜上所述，本發明藉由先形成第一介電層，再於第一介電層中形成第二介電層與第三介電層。之後，移除第一介電層以形成多個接觸窗開口。接著，將導體材料填入接觸窗開口中，以形成多個電容器接觸窗。也就是說，本發明藉由鑲嵌法來形成電容器接觸窗，其可簡化電容器接觸窗的製造方法並精準地控制電容器接觸窗的臨界尺寸，進而提升記憶元件的可靠度。另外，本發明將電容器接觸窗旁的介電層的材料皆為氮化矽，其可避免過度蝕刻而導致相鄰兩個電容器接觸窗短路的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

12:開口 14:第一溝渠 16:第一凹口 18:第二凹口 24:第二溝渠 26、28:接觸窗開口 40:電容器開口 100:基底 101:隔離結構 102:位元線結構 102t:位元線結構的頂面 104:氧化矽層 106:氮化矽層 108:阻障層 110:位元線 112:頂蓋層 114:第一間隙壁 116:第二間隙壁 118、118a、118b:第一介電層 118t:第一介電層的頂面 120:氧化矽層 120t:氧化矽層的頂面 122:碳層 124:氮氧化矽層 126:光阻圖案 128:介電材料 128a、128b:第二介電層 128t:第二介電層的頂面 130、130a:第一罩幕層 130t:第一罩幕層的頂面 132、132a:第二罩幕層 132t:第二罩幕層的頂面 134、134a:第三介電層 136、136a:導體材料 138:金屬矽化物層 140:金屬層 142:介電層 144:電容器 144a:下電極 144b:介電層 144c:上電極 202:字元線組 202a、202b:埋入式字元線 204a、204b:閘極 206a、206b:閘介電層 208:氮化矽層 AA:主動區 AC1、AC2、AC3:主動區行 BC:位元線接觸窗 CC1、CC2:電容器接觸窗 H:高度差 HM:硬罩幕層 L1:長邊 L2:短邊 R1:第一區 R2:第二區 T1:第一厚度 T2:第二厚度 W1:第二凹口的頂部寬度 W2:第二凹口的底部寬度 θ:夾角

圖1是本發明之一實施例的記憶元件的上視示意圖。 圖2A至圖2L是沿著圖1之A-A’線段的記憶元件之製造流程的剖面示意圖。 圖3A至圖3L是沿著圖1之B-B’線段的記憶元件之製造流程的剖面示意圖。

40:電容器開口

100:基底

101:隔離結構

128b:第二介電層

134a:第三介電層

136a:導體材料

138:金屬矽化物層

140:金屬層

142:介電層

144:電容器

144a:下電極

144b:介電層

144c:上電極

202:字元線組

202a、202b:埋入式字元線

204a、204b:閘極

206a、206b:閘介電層

208:氮化矽層

AA:主動區

CC1、CC2:電容器接觸窗

R1:第一區

R2:第二區

Claims (13)

1. 一種記憶元件的製造方法，包括： 在基底中形成多個隔離結構，以將所述基底分隔成多個主動區； 在所述基底中形成多個字元線組，所述字元線組沿著Y方向延伸並穿過所述隔離結構與所述主動區； 在所述基底上形成多個位元線結構，所述位元線結構沿著X方向延伸並橫跨所述字元線組； 在所述位元線結構之間的所述基底上形成第一介電層； 在所述第一介電層中形成多個第一溝渠，其分別對應所述字元線組； 將第二介電層填入所述第一溝渠中； 移除部分所述第一介電層，使得所述第一介電層的頂面低於所述第二介電層的頂面； 形成第一罩幕層，以覆蓋所述第一介電層的所述頂面與所述第二介電層的所述頂面； 以所述第一罩幕層為罩幕，進行第一蝕刻製程，以於所述第一介電層中形成多個第二溝渠； 將第三介電層填入所述第二溝渠中； 移除所述第一介電層，以於所述第二介電層與所述第三介電層之間形成多個接觸窗開口；以及 將導體材料填入所述接觸窗開口中。
2. 如申請專利範圍第1項所述的記憶元件的製造方法，其中所述第一罩幕層的頂面具有多個第一凹口，其對應於所述隔離結構。
3. 如申請專利範圍第2項所述的記憶元件的製造方法，更包括在所述第一罩幕層上形成第二罩幕層，其中所述第二罩幕層填入所述第一凹口中，使得所述第二罩幕層的頂面處形成多個第二凹口。
4. 如申請專利範圍第3項所述的記憶元件的製造方法，其中各所述第二凹口的底部寬度大於其頂部寬度。
5. 如申請專利範圍第3項所述的記憶元件的製造方法，其中位於所述第一介電層上的所述第二罩幕層具有第一厚度，位於所述第二介電層上的所述第二罩幕層具有第二厚度，所述第二厚度大於所述第一厚度。
6. 如申請專利範圍第3項所述的記憶元件的製造方法，其中所述第一罩幕層包括超低溫氧化物、原子層氧化物或其組合，所述第二罩幕層包括氮化物。
7. 如申請專利範圍第3項所述的記憶元件的製造方法，其中所述第一蝕刻製程對所述第一罩幕層的蝕刻速率大於對所述第二罩幕層的蝕刻速率。
8. 如申請專利範圍第3項所述的記憶元件的製造方法，其中所述第一蝕刻製程對所述第一介電層的蝕刻速率大於對所述第二罩幕層的蝕刻速率。
9. 如申請專利範圍第3項所述的記憶元件的製造方法，其中所述移除所述第一介電層以形成所述接觸窗開口的步驟包括進行第二蝕刻製程，其包括乾式蝕刻製程、濕式蝕刻製程或其組合。
10. 如申請專利範圍第9項所述的記憶元件的製造方法，其中所述第二蝕刻製程對所述第一介電層的蝕刻速率大於對所述第二介電層、所述第三介電層的蝕刻速率。
11. 如申請專利範圍第1項所述的記憶元件的製造方法，其中所述第一介電層的材料包括旋塗式介電材料，所述第二介電層包括氮化物，所述第三介電層包括氮化物。
12. 如申請專利範圍第1項所述的記憶元件的製造方法，其中將所述導體材料填入所述接觸窗開口中之後，所述方法更包括： 回蝕所述導體材料； 在所述導體材料上形成金屬矽化物層；以及 在所述金屬矽化物層上形成金屬層。
13. 如申請專利範圍第1項所述的記憶元件的製造方法，更包括在所述導體材料上形成多個電容器，其中所述電容器中的一者包括：下電極、上電極以及配置在所述上電極與所述下電極之間的介電層。

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