TWI640064B - 動態隨機存取記憶體及其製造方法 - Google Patents

Abstract

一種動態隨機存取記憶體，包括：基底、多個隔離結構、多個字元線組、多個位元線結構、多個間隙壁、多個電容器以及多個電容器接觸窗。隔離結構位於基底中，以將基底分隔成多個主動區。主動區被配置成帶狀且排列成一陣列。字元線組沿著Y方向平行配置於基底中。位元線結構沿著X方向平行配置於基底上，且橫越字元線組。間隙壁沿著X方向平行配置於位元線結構的側壁上，其中間隙壁包括氧化矽。電容器分別配置於主動區的長邊的兩端點上。電容器接觸窗分別位於電容器與主動區之間。

Description

動態隨機存取記憶體及其製造方法

本發明是有關於一種記憶元件及其製造方法，且特別是有關於一種動態隨機存取記憶體及其製造方法。

動態隨機存取記憶體屬於一種揮發性記憶體，其是由多個記憶胞所構成。詳細地說，每一個記憶胞主要是由一個電晶體與一個由電晶體所操控的電容器所構成，且每一個記憶胞藉由字元線與位元線彼此電性連接。為提升動態隨機存取記憶體的積集度以加快元件的操作速度，並符合消費者對於小型化電子裝置的需求，近年來發展出埋入式字元線動態隨機存取記憶體（buried word line DRAM），以滿足上述種種需求。

在先前技術中，常使用較厚的位元線間隙壁來減少相鄰位元線之間的寄生電容。然而，在記憶體的積集度提高與元件尺寸縮小的情況下，較厚的位元線間隙壁會壓縮電容器接觸窗（Capacitor Contact）的線寬，使得電容器接觸窗與主動區之間的接觸面積縮小。由於電容器接觸窗與主動區之間的接觸面積變小，將使得電容器接觸窗與主動區之間的阻值增加，進而降低產品可靠度。因此，如何發展一種動態隨機存取記憶體及其製造方法，其可降低相鄰位元線之間的寄生電容並維持電容器接觸窗與主動區之間的接觸面積將成為重要的一門課題。

本發明提供一種動態隨機存取記憶體及其製造方法，其可降低相鄰位元線之間的寄生電容並維持電容器接觸窗與主動區之間的接觸面積。

本發明提供一種動態隨機存取記憶體，包括：基底、多個隔離結構、多個字元線組、多個位元線結構、多個間隙壁、多個電容器以及多個電容器接觸窗。所述隔離結構位於所述基底中，以將所述基底分隔成多個主動區。所述主動區被配置成帶狀且排列成一陣列。所述字元線組沿著Y方向平行配置於所述基底中。所述位元線結構沿著X方向平行配置於所述基底上，且橫越所述字元線組。所述間隙壁沿著X方向平行配置於所述位元線結構的側壁上，其中所述間隙壁包括氧化矽。所述電容器分別配置於所述主動區的長邊的兩端點上。所述電容器接觸窗分別位於所述電容器與所述主動區之間。

本發明提供一種動態隨機存取記憶體的製造方法，其步驟如下。於基底中形成多個隔離結構，以將所述基底分隔成多個主動區。所述主動區被配置成帶狀且排列成一陣列。於所述基底中形成多個字元線組。所述字元線組沿著Y方向延伸並穿過所述隔離結構與所述主動區，以將所述基底分成多個第一區與多個第二區。所述第一區與所述第二區沿著X方向交替排列且所述字元線組位於所述第一區中。於所述基底上形成多個位元線結構。所述位元線結構沿著所述X方向延伸並橫跨所述字元線組。於所述位元線結構的側壁上分別形成多個間隙壁。於所述第二區的所述基底上形成多個導體層。於所述第一區的所述基底上形成多個第一介電層。所述導體層的頂面低於所述第一介電層的頂面。於所述導體層中分別形成多個第二介電層。各所述第二介電層將所對應的導體層分隔成兩個導體柱。所述第一介電層的材料與所述第二介電層的材料相同。於所述導體柱上分別形成多個電容器。

基於上述，本發明藉由先形成導體層，再於導體層中形成第一介電層與第二介電層，以將導體層分隔成多個導體柱（或電容器接觸窗）。因此，本發明可簡化電容器接觸窗的製造方法並使得電容器接觸窗維持為柱狀結構。而且所形成的電容器接觸窗的底部寬度可大於或等於電容器接觸窗的頂部寬度，其可降低電容器接觸窗與主動區之間的阻值，藉此增加動態隨機存取記憶體的讀取速度，進而提升產品效率與可靠度。另外，本發明將配置於位元線結構的側壁上的間隙壁的材料置換為氧化矽，以降低相鄰位元線結構之間的寄生電容，進而提升記憶體的效能。此外，本發明將電容器接觸窗旁的介電層的材料皆置換為氮化矽，其可避免過度蝕刻而導致相鄰兩個電容器接觸窗短路的問題。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1是本發明之一實施例的動態隨機存取記憶體的上視示意圖。請參照圖1，本實施例提供一種動態隨機存取記憶體包括：基底100、多個隔離結構101、多個主動區AA、多個位元線結構102、多個字元線組202以及多個電容器接觸窗CC1、CC2。為圖面清楚起見，圖1僅顯示上述構件，其他結構可見於後續圖2A至圖7的剖面圖。

如圖1所示，基底100包括多個第一區R1與多個第二區R2。第一區R1與第二區R2沿著X方向相互排列。隔離結構101配置於基底100中，以將基底100定義出多個主動區（active areas）AA。換言之，相鄰兩個主動區AA之間具有隔離結構101。在一實施例中，一個主動區AA上只形成有一個記憶單元，且各記憶單元之間由隔離結構101分隔，以有效減少記憶單元之間的干擾問題。詳細地說，主動區AA被配置為帶狀且排列成一陣列。在本實施例中，主動區AA排列成3個主動區行（active area columns）AC1~AC3，且相鄰兩個主動區行呈鏡像配置。舉例來說，主動區行AC3的長邊方向與X方向呈現非正交而具有夾角θ，主動區行AC2的長邊方向與X方向呈現非正交而具有夾角(180º-θ)。在一實施例中，夾角θ可介於15度至75度之間。但本發明不以此為限，在其他實施例中，相鄰兩個主動區行亦可以是相同配置。

位元線結構102位於基底100上，且橫越第一區R1與第二區R2。位元線結構102沿著X方向延伸，且沿著Y方向相互排列。字元線組202位於第一區R1的基底100中。字元線組202沿著Y方向D2，且沿著X方向相互排列。每一字元線組202具有兩個埋入式字元線202a、202b。在一實施例中，X方向與Y方向實質上互相垂直。

在本實施例中，每一主動區AA具有長邊L1與短邊L2，且長邊L1橫越所對應的字元線組202（即兩個埋入式字元線202a、202b），且每一主動區AA與所對應的位元線結構102的重疊處具有位元線接觸窗BC。因此，每一位元線結構102在橫越所對應的字元線組202時，可利用位元線接觸窗BC來電性連接所對應的摻雜區（未繪示），其中所述摻雜區位於兩個埋入式字元線202a、202b之間。

電容器接觸窗CC1、CC2位於位元線結構102之間的基底100上。詳細地說，電容器接觸窗CC1、CC2分別配置在主動區AA的長邊L1的兩端點上，其可電性連接主動區AA與後續形成的電容器（未繪示）。另外，雖然電容器接觸窗CC1、CC2在圖1中顯示為矩形，但實際上形成的接觸窗會略呈圓形，且其大小可依製程需求來設計。

圖2A至圖2C是沿著圖1之A-A’線段的動態隨機存取記憶體之製造流程的剖面示意圖。圖3A至圖3E、圖4、圖5A至圖5C以及圖6-7是沿著圖1之B-B’線段的動態隨機存取記憶體之製造流程的剖面示意圖。

請同時參照圖1與圖2A，本實施例提供一種動態隨機存取記憶體的製造方法，其步驟如下。首先，提供一初始結構，其包括基底100、多個隔離結構101以及多個字元線組202。隔離結構101以及字元線組202皆位於基底100中。由於圖2A至圖2C的剖面中並未繪示出字元線組202，因此，關於字元線組202的詳細說明請參照後續圖3A。在本實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底（Semiconductor Over Insulator，SOI）。

如圖1與圖2A所示，隔離結構101配置於基底100，以將基底100分隔出多個主動區AA。在一實施例中，隔離結構101包括介電材料，所述介電材料可以是氧化矽。在一實施例中，隔離結構101可例如是淺溝渠隔離結構（STI）。

如圖1與圖3A所示，多個字元線組202配置於第一區R1的基底100中。詳細地說，每一字元線組202包括兩個埋入式字元線202a、202b。每一埋入式字元線202a包括閘極204a以及閘介電層206a。閘介電層206a圍繞閘極204a，以電性隔離閘極204a與基底100。在一實施例中，閘極204a的材料包括導體材料，所述導體材料可例如是金屬材料、阻障金屬材料或其組合，其形成方法可以是化學氣相沈積法或物理氣相沈積法。閘介電層206a的材料可例如是氧化矽，其形成方法可以是化學氣相沉積法、熱氧化法或臨場蒸氣產生法（in situ steam generation，ISSG）等。相似地，另一埋入式字元線202b 亦包括閘極204b以及閘介電層206b。閘介電層206b圍繞閘極204b，以電性隔離閘極204b與基底100。另外，所述初始結構更包括氮化矽層208。詳細地說，氮化矽層208配置於埋入式字元線202a、202b上。在一實施例中，氮化矽層208的形成方法可以是化學氣相沈積法。

請回頭參照圖1與圖2A，在初始結構（或基底100）上形成多個位元線結構102。在圖2A的剖面上，位元線結構102由下而上包括氧化矽層104、氮化矽層106、阻障層108、位元線110以及頂蓋層112。第一間隙壁114覆蓋氮化矽層106的側壁、阻障層108的側壁、位元線110的側壁以及頂蓋層112的側壁。第二間隙壁116覆蓋第一間隙壁114的側壁與氧化矽層104的側壁。另一方面，在沿著主動區AA的剖面上，位元線結構102由下而上包括位元線接觸窗（未繪示）、阻障層108、位元線110以及頂蓋層112。位元線結構102可藉由位元線接觸窗（未繪示）來電性連接主動區AA（即源極/汲極摻雜區）。

在一實施例中，位元線接觸窗（未繪示）的材料可以是多晶矽或矽鍺。阻障層108的材料包括阻障金屬材料，其可例如是TiN。位元線110的材料可以是金屬材料，其可例如是W。頂蓋層112的材料可以是氮化矽。另外，在位元線接觸窗（未繪示）與位元線110之間亦可包括矽化金屬層（未繪示），其可例如是TiSi、CoSi、NiSi或其組合。

需注意的是，第一間隙壁114與第二間隙壁116可以是沿著X方向延伸的條狀形式，其可保護位元線結構102的側壁，以電性隔離位元線結構102與後續形成的導體材料118（如圖2B所示）。另外，第一間隙壁114的材料可以是氮化矽，而第二間隙壁116的材料可以是氧化矽。第一間隙壁114與第二間隙壁116形成方法類似習知間隙壁的形成方法，於此便不再詳述。在一實施例中，由於第二間隙壁116為氧化矽，因此，相較於習知的氮化矽，本實施例之第二間隙壁116可有效地降低相鄰位元線結構102之間的寄生電容，進而提升記憶體的效能。但本發明不以此為限，第二間隙壁116的材料可以是其他低介電常數材料（亦即介電常數低於4的介電材料）。另外，在形成第一間隙壁114的第二間隙壁116之後，位元線結構102之間具有多個開口10。開口10至少暴露出基底100（或主動區AA）的頂面。在替代實施例中，如圖2A所示，亦可移除部分矽基底100，使得開口10的底面低於基底100的頂面。

請同時參照圖2A與圖2B，在初始結構（或基底100）上形成導體材料118。導體材料118填入位元線結構102之間的開口10中，並延伸覆蓋位元線結構102的頂面。導體材料118可以是多晶矽，其形成方法可以是化學氣相沈積法。

請同時參照圖2B與圖2C，在導體材料118上依序形成氧化矽層120、碳層122以及氮氧化矽層124。在一實施例中，氧化矽層120、碳層122以及氮氧化矽層124的複合層可視為硬罩幕層HM。在一實施例中，氧化矽層120可例如是四乙氧基矽烷。

請同時參照圖2C與圖3A，在氮氧化矽層124（或硬罩幕層HM）上形成光阻圖案126。光阻圖案126具有多個開口12。開口12可以是條狀開口，其沿著Y方向延伸，並暴露出氮氧化矽層124的部分表面。另一方面來看，開口12僅位於第一區R1的基底100上，其對應第一區R1的基底100中的字元線組202。另外，由於開口12僅繪示於圖1之B-B’線段的剖面（亦即圖3A）上，因此，後續製程皆沿著圖1之B-B’線段的剖面來詳細說明。

請同時參照圖3A與圖3B，以光阻圖案126為罩幕，移除部分硬罩幕層HM與部分導體材料118，以在剩餘的氧化矽層120a與導體層118a中形成多個開口14。開口14可以是條狀開口，其沿著Y方向延伸，並暴露出第一區R1的基底100的頂面。也就是說，開口14分隔相鄰兩個導體層118a，使得導體層118a位於第二區R2的基底100上。如圖3B所示，導體層118a可具有底部寬度W1與頂部寬度W2。在一實施例中，底部寬度W1可大於或等於頂部寬度W2。導體層118a至少覆蓋第二區R1的基底100（或主動區AA）的頂面。

請同時參照圖3B與圖3C，在基底100上形成第一介電材料128。第一介電材料128填入開口14中並覆蓋剩餘的氧化矽層120a的頂面120T。在一實施例中，第一介電材料128可以是氮化矽。

請同時參照圖3C與圖3D，進行平坦化製程，移除部分第一介電材料128，以於第一區R1的基底上形成第一介電層128a。如圖3D所示，第一介電層128a的頂面128T與氧化矽層120a的頂面120T實質上共平面。在一實施例中，所述平坦化製程可以是化學機械研磨（CMP）製程或是回蝕刻（Etching back）製程。

請同時參照圖3D與圖3E，移除氧化矽層120a。如圖3E所示，導體層118a的頂面118T低於第一介電層128a的頂面128T。在一實施例中，導體層118a的頂面118T與第一介電層128a的頂面128T之間具有高度差H，所述高度差H可介於20 nm至150 nm之間。

請同時參照圖3E與圖4，於基底100上形成介電層130。介電層130共形地形成在導體層118a與第一介電層128a上。由於導體層118a的頂面118T與第一介電層128a的頂面128T之間具有高度差H，因此，介電層130的頂面可例如是一連續凹凸結構。位於第一介電層128a上的介電層130為凸部；而位於導體層118a上的介電層130為凹部。如圖4所示，第二區R2的基底100上的介電層130上具有凹部開口16，凹部開口16對應基底100中的絕緣結構101。在一實施例中，介電層130的材料可以是氮化矽。

請同時參照圖4與圖5A，進行蝕刻製程，移除部分介電層130與部分導體層118a，以於第二區R2的導體柱118b與介電層130a中形成開口18。開口18暴露第二區R2的絕緣結構101的表面。另外，在進行上述蝕刻製程時，亦包括移除第一區R1的介電層130，以暴露第一介電層128a的頂面。另一方面來看，開口18將一個導體層118a分隔成兩個導體柱118b。在一實施例中，由於開口18不需要利用微影製程便可對準第二區R2的絕緣結構101，因此，此開口18可視為自對準開口。

請同時參照圖5A與圖5B，在基底100上形成第二介電材料132。第二介電材料132填入開口18中並覆蓋剩餘的介電層130a的頂面。在一實施例中，第二介電材料132可以是氮化矽。換言之，第一介電材料128與第二介電材料132相同。

請同時參照圖5B與圖5C，進行平坦化製程，移除部分第二介電材料132與剩餘的介電層130a，以暴露出導體柱118b的頂面。在一實施例中，所述平坦化製程可以是CMP製程或是回蝕刻製程。之後，進行蝕刻製程，移除部分導體柱118b，以形成開口20於導體柱118c1上並形成開口22於導體柱118c2上。在一實施例中，所述蝕刻製程可以是濕式蝕刻或乾式蝕刻製程。在一實施例中，如圖5C所示，開口20的底面與開口22的底面為共平面。

請同時參照圖5C與圖6，於導體柱118c1、導體柱118c2上分別形成矽化金屬層134與金屬層136。在一實施例中，矽化金屬層134可例如是TiSi、CoSi、NiSi或其組合。在一實施例中，金屬層136可例如是W。如圖6所示，導體柱118c1、矽化金屬層134以及金屬層136的複合結構可視為電容器接觸窗CC1；而導體柱118c2、矽化金屬層134以及金屬層136的複合結構可視為電容器接觸窗CC2。電容器接觸窗CC1配置在主動區AA的一端，以電性連接主動區AA與後續形成的電容器142（如圖7所示）。電容器接觸窗CC2配置在主動區AA的另一端，以電性連接主動區AA與後續形成的電容器142（如圖7所示）。

在一實施例中，如圖6所示，電容器接觸窗CC1不僅覆蓋主動區AA的表面，還覆蓋部分埋入式字元線202a的頂面。具體來說，電容器接觸窗CC1具有底部寬度W3與頂部寬度W4，其中底部寬度W3大於或等於頂部寬度W4。也就是說，電容器接觸窗CC1可以是梯形結構或矩形結構。在一實施例中，電容器接觸窗CC1的底部寬度W3介於10 nm至80 nm之間。換言之，本實施例可最大化電容器接觸窗CC1與主動區AA之間的接觸面積，使得電容器接觸窗CC1與主動區AA之間的阻值降低，藉此增加動態隨機存取記憶體的讀取速度，進而提升產品效率與可靠度。同樣地，電容器接觸窗CC2也具有相同功效，於此便不再贅述。

另外，在此情況下，第二介電層132a分別對應第二區R2的基底100中的隔離結構101，以電性隔絕相鄰兩個導體柱118c1、118c2（或電容器接觸窗CC1、CC2）。

請同時參照圖6與圖7，先在基底100上形成介電層140。之後，在介電層140中形成多個電容器開口24，並將多個電容器142分別形成在電容器開口24中。電容器142藉由電容器接觸窗CC1、CC2分別與主動區AA電性連接。具體來說，各電容器142包括下電極142a、上電極142c及介電層142b。介電層142b位於下電極142a與上電極142c之間。下電極142a分別與電容器接觸窗CC1、CC2電性連接。在一實施例中，介電層140的材料可例如是氧化矽。下電極142a與上電極142c的材料例如是氮化鈦、氮化鉭、鎢、鈦鎢、鋁、銅或金屬矽化物。介電層142b可包括高介電常數材料層（即介電常數高於4的介電材料），其材料例如是下述元素的氧化物，如：鉿、鋯、鋁、鈦、鑭、釔、釓或鉭，又或是氮化鋁，或是上述任意組合。

值得注意的是，由於第一介電層128a與第二介電層132a的材料皆為氮化矽，因此，在介電層140中形成電容器開口24時，第一介電層128a與第二介電層132a可用以當作蝕刻停止層。所述蝕刻停止層可避免在形成電容器開口24時的過度蝕刻，而導致相鄰兩個電容器接觸窗CC1、CC2電性連接所造成的短路問題。另一方面，即使電容器開口24的形成過程中有重疊偏移（overlay shift）或是對準失誤（misalignment），由氮化矽所構成的第一介電層128a與第二介電層132a亦可防止電容器開口24形成的過度蝕刻，以防止相鄰兩個電容器接觸窗CC1、CC2短路問題。因此，本實施例之電容器接觸窗CC1、CC2可保持柱狀結構，而不會在電容器接觸窗CC1、CC2的底部產生尖角。

綜上所述，本發明藉由先形成導體層，再於導體層中形成第一介電層與第二介電層，以將導體層分隔成多個導體柱（或電容器接觸窗）。因此，本發明可簡化電容器接觸窗的製造方法並使得電容器接觸窗維持為柱狀結構。而且所形成的電容器接觸窗的底部寬度可大於或等於電容器接觸窗的頂部寬度，其可降低電容器接觸窗與主動區之間的阻值，藉此增加動態隨機存取記憶體的讀取速度，進而提升產品效率與可靠度。另外，本發明將配置於位元線結構的側壁上的間隙壁的材料置換為氧化矽，以降低相鄰位元線結構之間的寄生電容，進而提升記憶體的效能。此外，本發明將電容器接觸窗旁的介電層的材料皆置換為氮化矽，其可避免過度蝕刻而導致相鄰兩個電容器接觸窗短路的問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、12、14、16、18、20、22、24‧‧‧開口

100‧‧‧基底

101‧‧‧隔離結構

102‧‧‧位元線結構

104‧‧‧氧化矽層

106‧‧‧氮化矽層

108‧‧‧阻障層

110‧‧‧位元線

112‧‧‧頂蓋層

114‧‧‧第一間隙壁

116‧‧‧第二間隙壁

118‧‧‧導體材料

118a‧‧‧導體層

118b、118c1、118c2‧‧‧導體柱

118T‧‧‧頂面

120、120a‧‧‧氧化矽層

120T‧‧‧頂面

122‧‧‧碳層

124‧‧‧氮氧化矽層

126‧‧‧光阻圖案

128‧‧‧第一介電材料

128a‧‧‧第一介電層

128T‧‧‧頂面

130、130a‧‧‧介電層

132‧‧‧第二介電材料

132a‧‧‧第二介電層

134‧‧‧矽化金屬層

136‧‧‧金屬層

140‧‧‧介電層

142‧‧‧電容器

142a‧‧‧下電極

142b‧‧‧介電層

142c‧‧‧上電極

202‧‧‧字元線組

202a、202b‧‧‧埋入式字元線

204a、204b‧‧‧閘極

206a、206b‧‧‧閘介電層

208‧‧‧氮化矽層

AA‧‧‧主動區

AC1~AC3‧‧‧主動區行

BC‧‧‧位元線接觸窗

CC1、CC2‧‧‧電容器接觸窗

H‧‧‧高度差

HM‧‧‧硬罩幕層

L1‧‧‧長邊

L2‧‧‧短邊

R1‧‧‧第一區

R2‧‧‧第二區

W1、W3‧‧‧底部寬度

W2、W4‧‧‧頂部寬度

X、Y‧‧‧方向

θ‧‧‧夾角

圖1是本發明之一實施例的動態隨機存取記憶體的上視示意圖。 圖2A至圖2C是沿著圖1之A-A’線段的動態隨機存取記憶體之製造流程的剖面示意圖。 圖3A至圖3E、圖4、圖5A至圖5C以及圖6-7是沿著圖1之B-B’線段的動態隨機存取記憶體之製造流程的剖面示意圖。

Claims (18)

1. 一種動態隨機存取記憶體，包括：多個隔離結構，位於基底中，以將所述基底分隔成多個主動區，所述主動區被配置成帶狀且排列成一陣列；多個字元線組，沿著Y方向平行配置於所述基底中；多個位元線結構，沿著X方向平行配置於所述基底上，且橫越所述字元線組；多個間隙壁，沿著所述X方向平行配置於所述位元線結構的側壁上，其中各所述間隙壁包括第一間隙壁與第二間隙壁，所述第一間隙壁位於所述位元線結構與所述第二間隙壁之間，所述第一間隙壁或所述第二間隙壁包括氧化矽；多個電容器，分別配置於所述主動區的長邊的兩端點上；以及多個電容器接觸窗，分別位於所述電容器與所述主動區之間。
2. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述第一間隙壁包括氮化矽，所述第二間隙壁包括氧化矽。
3. 如申請專利範圍第1項所述的動態隨機存取記憶體，更包括多個介電層分別位於所述電容器接觸窗之間，其中所述介電層包括氮化矽。
4. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述字元線組包括兩個埋入式字元線。
5. 如申請專利範圍第4項所述的動態隨機存取記憶體，其中所述電容器接觸窗之一者覆蓋所述主動區以及所述兩個埋入式字元線之一者的部分頂面。
6. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中各所述電容器接觸窗為複合結構，其包括導體層、矽化金屬層以及金屬層。
7. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中各所述電容器接觸窗具有底部寬度與頂部寬度，所述底部寬度大於或等於所述頂部寬度。
8. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中相鄰兩行的所述主動區呈鏡像配置。
9. 一種動態隨機存取記憶體的製造方法，包括：於基底中形成多個隔離結構，以將所述基底分隔成多個主動區，所述主動區被配置成帶狀且排列成一陣列；於所述基底中形成多個字元線組，所述字元線組沿著Y方向延伸並穿過所述隔離結構與所述主動區，以將所述基底分成多個第一區與多個第二區，其中所述第一區與所述第二區沿著X方向交替排列且所述字元線組位於所述第一區中；於所述基底上形成多個位元線結構，所述位元線結構沿著所述X方向延伸並橫跨所述字元線組；於所述位元線結構的側壁上分別形成多個間隙壁；於所述位元線結構之間的所述基底上形成導體材料； 移除部分所述導體材料，以於所述導體材料中形成多個開口，所述開口暴露出所述第一區的所述基底的表面，並將所述導體材料分隔成多個導體層，使得所述導體層位於所述第二區的所述基底上；將第一介電材料填入所述開口中，以於所述第一區的所述基底上形成多個第一介電層，其中所述導體層的頂面低於所述第一介電層的頂面；於所述導體層中分別形成多個第二介電層，各所述第二介電層將所對應的導體層分隔成兩個導體柱，其中所述第一介電層的材料與所述第二介電層的材料相同；以及於所述導體柱上分別形成多個電容器。
10. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中所述第一介電層的材料包括氮化矽，所述第二介電層的材料包括氮化矽。
11. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中所述第二介電層分別對應所述第二區的所述基底中的所述隔離結構，以電性隔絕相鄰兩個導體柱。
12. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中各所述間隙壁包括第一間隙壁與第二間隙壁，所述第一間隙壁位於所述位元線結構與所述第二間隙壁之間。
13. 如申請專利範圍第12項所述的動態隨機存取記憶體的製造方法，其中所述第一間隙壁包括氮化矽，所述第二間隙壁包括氧化矽。
14. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中所述字元線組包括兩個埋入式字元線。
15. 如申請專利範圍第14項所述的動態隨機存取記憶體的製造方法，其中所述導體柱為電容器接觸窗，其覆蓋所述主動區以及所述兩個埋入式字元線之一者的部分頂面。
16. 如申請專利範圍第15項所述的動態隨機存取記憶體的製造方法，其中各所述電容器接觸窗具有底部寬度與頂部寬度，所述底部寬度大於或等於所述頂部寬度。
17. 如申請專利範圍第15項所述的動態隨機存取記憶體的製造方法，其中各所述電容器接觸窗為複合結構，其包括導體層、矽化金屬層以及金屬層。
18. 如申請專利範圍第9項所述的動態隨機存取記憶體的製造方法，其中相鄰兩行的所述主動區呈鏡像配置。