CN117881184A - 半导体器件 - Google Patents

Abstract

一种半导体器件包括：基板，具有有源区；位线结构，在基板上并在一个方向上延伸；位线接触，电连接有源区的第一杂质区和位线结构；以及存储节点接触，设置在位线结构的侧壁上并电连接到有源区的第二杂质区，其中存储节点接触包括在垂直于基板的上表面的垂直方向上延伸的垂直延伸部分以及一体地连接到垂直延伸部分并在平行于基板的上表面的水平方向上延伸的水平延伸部分。

Description

半导体器件

技术领域

实施方式涉及半导体器件。

背景技术

根据电子工业的发展和用户的需求，电子装置正在进一步小型化且具有高性能。因此，在电子装置中使用的半导体器件也需要高度集成和具有高性能。为了制造高性能的半导体器件，需要能够最小化在相邻的导电结构之间的寄生电容的技术，以最小化由于RC延迟引起的信号传输速度的劣化。

发明内容

根据实施方式的一方面，一种半导体器件包括：基板，包括有源区；位线结构，在基板上并在一个方向上延伸；位线接触，电连接有源区的第一杂质区和位线结构；以及存储节点接触，在位线结构的侧壁上并电连接到有源区的第二杂质区，其中存储节点接触包括在垂直于基板的上表面的垂直方向上延伸的垂直延伸部分以及一体地连接到垂直延伸部分并在平行于基板的上表面的水平方向上延伸的水平延伸部分。

根据实施方式的一方面，一种半导体器件包括：基板，包括有源区，有源区具有第一杂质区和第二杂质区；牺牲图案层，在有源区上；器件隔离层，限定有源区并具有与牺牲图案层的上表面共面的上表面；字线结构，在第一水平方向上延伸并具有与牺牲图案层的上表面共面的上表面；位线结构，在基板上并在与第一水平方向相交的第二水平方向上延伸；位线接触，电连接第一杂质区和位线结构；以及存储节点接触，在位线接触的侧表面上并电连接到第二杂质区，其中存储节点接触包括接触第二杂质区的上表面并在平行于基板的上表面的水平方向上延伸的水平延伸部分。

根据实施方式的一方面，一种半导体器件包括：基板，包括有源区，有源区具有第一杂质区和第二杂质区；牺牲图案层，在有源区上；器件隔离层，限定有源区并具有与牺牲图案层的上表面共面的上表面；字线结构，在第一水平方向上延伸并具有与牺牲图案层的上表面共面的上表面；位线结构，在基板上并在与第一水平方向相交的第二水平方向上延伸；以及位线接触，电连接第一杂质区和位线结构，其中牺牲图案层包括在第一杂质区上的与位线接触的侧表面接触的部分，并且牺牲图案层包括金属、金属氧化物、金属氮化物和硅锗中的至少一种。

附图说明

通过参照附图详细描述示例性实施方式，特征将对于本领域技术人员变得明显，在附图中：

图1A和图1B是根据示例实施方式的半导体器件的示意性平面图。

图2示出根据示例实施方式的半导体器件的示意性剖视图。

图3是根据示例实施方式的半导体器件的局部放大的剖视图。

图4A、图4B、图4C、图4D和图4E是根据示例实施方式的半导体器件的局部放大的剖视图。

图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J和图5K是示出根据示例实施方式的制造半导体器件的方法中的各阶段的示意性剖视图。

具体实施方式

在下文，将参照附图描述优选实施方式。

图1A是根据示例实施方式的半导体器件的示意性平面图。图1B是图1A的部分“A”的放大图，图2示出沿着图1A的线I-I'和II-II'的示意性剖视图，图3是图2的部分“B”的局部放大的剖视图。

参照图1A至图3，半导体器件100可以包括：基板101，包括有源区ACT；牺牲图案层166和167，在有源区ACT上；器件隔离层110，限定有源区ACT；字线结构WLS，嵌入在基板101中并延伸到基板101中并且包括字线WL；位线结构BLS，在基板101上以延伸跨过字线结构WLS并包括位线BL；位线接触DC，电连接位线结构BLS和有源区ACT；间隔物结构SS，在位线结构BLS的两侧；电容器结构CAP，设置在位线结构BLS上；存储节点接触160，电连接电容器结构CAP和有源区ACT；着落焊盘LP，电连接存储节点接触160和电容器结构CAP；以及覆盖绝缘层180，在位线结构BLS上。半导体器件100还可以包括在基板101上的缓冲层130和在存储节点接触160上的金属-半导体层165。例如，半导体器件100可以应用于动态随机存取存储器(DRAM)的单元阵列。

基板101可以具有在X方向和Y方向上延伸的上表面。基板101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。基板101可以包括例如硅基板、绝缘体上硅(SOI)基板、锗基板、绝缘体上锗(GOI)基板、硅-锗基板或包括外延层的基板。

有源区ACT可以由器件隔离层110限定。有源区ACT可以具有条形，并可以在基板101中设置为在一个方向(例如W方向)上延伸的岛形。W方向可以相对于字线WL的延伸方向和位线BL的延伸方向倾斜。

有源区ACT可以具有在距基板101的上表面的预定深度处的第一杂质区105a和第二杂质区105b。第一杂质区105a和第二杂质区105b可以彼此间隔开。第一杂质区105a和第二杂质区105b可以用作晶体管的源极/漏极区。例如，漏极区可以形成在与一个有源区ACT交叉的两条字线WL之间，源极区可以分别形成在这两条字线WL外部。例如，第一杂质区105a可以对应于源极区，第二杂质区105b可以对应于漏极区。源极区和漏极区可以通过掺入或离子注入基本上相同的杂质而由第一杂质区105a和第二杂质区105b形成，并可以根据最终形成的晶体管的电路配置而互换。杂质可以包括具有与基板101的导电类型相反的导电类型的掺杂剂。在示例实施方式中，在源极区和漏极区中的第一杂质区105a和第二杂质区105b的深度可以彼此不同。

器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。器件隔离层110可以将有源区ACT彼此分隔开，同时围绕每个有源区ACT。器件隔离层110可以由绝缘材料(例如氧化物、氮化物或其组合)形成。在一示例实施方式中，器件隔离层110可以包括多个层。

器件隔离层110的上表面可以位于比有源区ACT的上表面高的水平处，例如，器件隔离层110的最上表面可以在比有源区ACT的最上表面高的水平处。在本说明书中，术语“水平”的高低程度是基于(例如，相对于)基板101的基本上平坦的下表面来定义的。因此，器件隔离层110可以包括在Z方向上从有源区ACT突出(例如，突出到有源区ACT之上)的部分。

牺牲图案层166和167可以设置在有源区ACT上，牺牲图案层166和167可以不设置在器件隔离层110上。牺牲图案层166和167的上表面可以位于与器件隔离层110的上表面基本上相同的水平处。牺牲图案层166和167的上表面可以与器件隔离层110的上表面共面。这是因为牺牲图案层166和167可以通过从器件隔离层110选择性地去除有源区ACT的一部分达预定深度来形成。牺牲图案层166和167的一部分可以用存储节点接触160的水平延伸部分160P替代，以提供其中形成水平延伸部分160P的区域，或者牺牲图案层166和167可以是用于自对准位线接触孔DCH的层。

在一示例实施方式中，牺牲图案层166和167可以包括依次堆叠在有源区ACT上的第一牺牲层166和第二牺牲层167。第一牺牲层166可以包括氧化物，例如硅氧化物等。第二牺牲层167可以包括与邻近于第二牺牲层167的部件不同的材料，例如与有源区ACT、器件隔离层110和间隔物结构SS中的每个的材料不同的材料。这可以通过在特定蚀刻条件下相对于相邻部件选择性地去除第二牺牲层167来形成水平延伸部分160P。第二牺牲层167可以包括金属、金属氧化物、金属氮化物和半导体材料中的至少一种，并可以包括例如钛氮化物(TiN)。此外，半导体材料可以是与基板101的材料不同的材料。尽管第一牺牲层166和第二牺牲层167被示出为具有基本上相等的厚度，但是第一牺牲层166的厚度可以比第二牺牲层167的厚度薄。在一示例实施方式中，第一牺牲层166可以是用于防止在第二牺牲层167和基板101之间形成硅化物层的辅助层。

字线结构WLS可以在第一水平方向上(例如在X方向上)延伸。字线结构WLS可以包括栅极电介质层120、字线WL和掩埋绝缘层125。

字线WL可以设置在延伸到基板101中的栅极沟槽中。字线WL可以在基板101中设置为在与有源区ACT交叉的X方向上延伸。例如，一对字线WL可以设置为与一个有源区ACT交叉。每个包括字线WL以及第一杂质区105a和第二杂质区105b的晶体管可以构成掩埋沟道阵列晶体管(BCAT)，但是不限于此。

字线WL可以以预定厚度设置在栅极沟槽中(例如，在栅极沟槽的下部)。字线WL的上表面可以位于比基板101的上表面低的水平处。字线WL可以由导电材料(例如多晶硅(Si)、钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)和铝(Al)中的至少一种)形成。在示例实施方式中，字线WL可以包括多个层。

栅极电介质层120可以设置在栅极沟槽的底表面和内侧表面上。栅极电介质层120可以共形地覆盖栅极沟槽的内侧壁。栅极电介质层120可以设置在字线WL和有源区ACT之间。栅极电介质层120可以包括氧化物、氮化物和氮氧化物中的至少一种。栅极电介质层120可以是例如硅氧化物层或具有高介电常数的绝缘层。在示例实施方式中，栅极电介质层120可以是通过氧化有源区ACT形成的层，或者可以是通过沉积形成的层。

掩埋绝缘层125可以设置在字线WL上并填充栅极沟槽。掩埋绝缘层125可以由绝缘材料形成，例如为硅氮化物膜。

掩埋绝缘层125的上表面可以位于与器件隔离层110的上表面基本上相同的水平处。掩埋绝缘层125的上表面可以位于比有源区ACT的上表面高的水平处，并可以位于与牺牲图案层166和167的上表面基本上相同的水平处。例如，字线结构WLS的上表面可以与牺牲图案层166和167的上表面共面。

牺牲图案层166和167可以包括在第一杂质区105a上的与字线结构WLS的侧表面接触的部分。例如，牺牲图案层166和167可以接触在第一杂质区105a上的栅极电介质层120的侧表面。

缓冲层130可以设置在有源区ACT、器件隔离层110以及牺牲图案层166和167上。缓冲层130可以覆盖字线结构WLS。缓冲层130可以设置在基板101和位线结构BLS之间。存储节点接触160可以穿过缓冲层130，并可以电连接到有源区ACT。缓冲层130可以包括绝缘材料，例如硅氧化物、硅氮化物、硅氮氧化物或其组合。

在一示例实施方式中，缓冲层130可以包括第一缓冲层130a和第二缓冲层130b。例如，第一缓冲层130a可以包括硅氧化物，第二缓冲层130b可以包括硅氮化物。根据实施方式，缓冲层130可以具有三层或更多层，或者可以包括其它材料。

位线结构BLS可以在与第一水平方向交叉的第二水平方向上(例如，在Y方向上)延伸。位线结构BLS可以包括位线BL和在位线BL上的位线覆盖图案BC。

位线BL可以设置在缓冲层130上。位线BL可以包括依次堆叠的第一导电图案141、第二导电图案142和第三导电图案143。缓冲层130可以设置在第一导电图案141和基板101之间。第一导电图案141可以包括半导体材料，例如多晶硅。第二导电图案142可以包括金属-半导体化合物。例如，金属-半导体化合物可以提供为其中第一导电图案141的一部分被硅化的层。例如，金属-半导体化合物可以包括钴硅化物(CoSi)、钛硅化物(TiSi)、镍硅化物(NiSi)、钨硅化物(WSi)和/或其它金属硅化物，或者可以包括氮化物，例如TiSiN。第三导电图案143可以包括金属材料，例如钛(Ti)、钽(Ta)、钨(W)和/或铝(Al)。构成位线BL的导电图案的数量、材料的类型和/或堆叠次序可以根据实施方式被各种各样地改变。

位线覆盖图案BC可以设置在第三导电图案143上。位线覆盖图案BC可以包括绝缘材料，例如硅氮化物膜。构成位线覆盖图案BC的绝缘图案的数量、材料的类型和/或堆叠次序可以根据实施方式被各种各样地改变。此外，即使位线覆盖图案BC包括多个材料层并且所述多个材料层包括相同的材料，但是由于性质的差异，边界也可以被区分。

位线接触DC可以穿过缓冲层130以接触有源区ACT的第一杂质区105a。位线BL可以通过位线接触DC电连接到第一杂质区105a。位线接触DC可以局部地设置在暴露第一杂质区105a的位线接触孔DCH中。

例如，位线接触孔DCH可以形成为孔型(例如具有圆形平面剖面的开口或空腔)，暴露第一杂质区105a，如图1A和图1B所示。在另一示例中，位线接触孔DCH可以形成为沟槽型或形成为相反类型(reverse type)。相反类型可以指通过在除了第一杂质区105a之外的区域中设置彼此间隔开的掩模图案、然后执行蚀刻工艺而形成的开口的形状。

位线接触DC可以具有包括一体地连接到位线BL并延伸到位线接触孔DCH中的部分的形状。因此，位线接触DC可以包括与位线BL的第一导电图案141相同的材料，例如多晶硅。位线接触DC的下表面可以位于比基板101的上表面低的水平处，并可以位于比字线WL的上表面高的水平处，例如，位线接触DC的下表面可以沿着Z方向在基板101的上表面和字线WL的上表面之间的高度水平处。位线接触DC可以通过间隔物结构SS而与存储节点接触160间隔开。

参照图2，牺牲图案层166和167可以包括在第一杂质区105a上的与位线接触DC的侧表面的一部分接触的部分，例如牺牲图案层166和167中的每个的一部分可以直接接触位线接触DC的侧表面。这可以是因为在第一杂质区105a中形成位线接触孔DCH的工艺中保留了牺牲图案层166和167的形成在第一杂质区105a上的部分。

间隔物结构SS可以设置在位线结构BLS的两个(例如相反的)侧壁上，并可以在第二水平方向上(例如在Y方向上)延伸。间隔物结构SS可以设置在位线结构BLS和存储节点接触160之间。间隔物结构SS可以设置为沿着位线BL的侧壁和位线覆盖图案BC的侧壁延伸。设置在一个位线结构BLS的两侧的一对间隔物结构SS可以具有相对于位线结构BLS的非对称形状。非对称形状可以由覆盖绝缘层180形成。间隔物结构SS还可以包括设置在位线接触DC的两个侧壁上并填充位线接触孔DCH的部分。

间隔物结构SS可以包括依次堆叠在位线结构BLS的侧壁上的第一间隔物151、第二间隔物152和第三间隔物153。第一间隔物151可以包括在位线结构BLS的侧壁上的用于共形地覆盖位线覆盖图案BC和位线BL的第一部分。第一间隔物151还可以包括从第一部分沿着位线接触DC的两个侧壁延伸并共形地覆盖位线接触孔DCH的底表面和内壁的第二部分。第一间隔物151可以包括绝缘材料，例如硅氮化物。第二间隔物152可以设置在第一间隔物151和第三间隔物153之间。第二间隔物152可以是例如空气间隔物或气隙。当第二间隔物152是空气间隔物时，第二间隔物152的上端可以由设置在其上的覆盖绝缘层180限定，并且该上端也可以由着落焊盘LP限定。第三间隔物153可以设置在第二间隔物152的侧壁上，并可以包括绝缘材料，例如硅氮化物或硅氮氧化物。

在一示例实施方式中，间隔物结构SS还可以包括设置在位线接触孔DCH中的下间隔物155a和155b。下间隔物155a和155b可以填充位线接触孔DCH，同时覆盖延伸到位线接触孔DCH中的第一间隔物151。下间隔物155a和155b可以包括第一下间隔物155a和第二下间隔物155b，第二下间隔物155b形成在第一下间隔物155a和第一间隔物151之间以具有预定厚度。第一下间隔物155a可以包括例如硅氮化物，第二下间隔物155b可以包括例如硅氧化物。

第一至第三间隔物151、152和153的材料和层数以及下间隔物155a和155b的材料和层数可以被各种各样地改变。

在一示例实施方式中，还可以包括设置在缓冲层130上的绝缘图案。绝缘图案可以在相邻的位线结构BLS之间在一个方向(例如Y方向)上彼此间隔开。当在平面图中观看时，绝缘图案可以包括与字线结构WLS重叠的部分。绝缘图案可以包括例如硅氮化物。

存储节点接触160可以连接到有源区ACT的一个区域，例如连接到第二杂质区105b。在一示例实施方式中，存储节点接触160的数量可以是多个。如图1A所示，当在平面图中观看时，每个存储节点接触160可以设置在沿X方向彼此相邻的位线结构BLS之间，例如在位线结构BLS中的相邻位线结构的面对的间隔物结构SS之间。当在平面图中观看时，每个存储节点接触160可以设置在字线结构WLS之间和在位线结构BLS之间。每个存储节点接触160可以填充由在X方向上相邻的位线结构BLS和在Y方向上相邻的绝缘图案限定的空间的至少一部分。存储节点接触160可以在X方向和Y方向上排列成列和行。

存储节点接触160可以穿过缓冲层130以接触有源区ACT的第二杂质区105b，以电连接有源区ACT和电容器结构CAP。存储节点接触160可以与第二杂质区105b直接接触。存储节点接触160的下端可以位于比基板101的上表面低的水平处并可以位于比位线接触DC的底表面高的水平处，例如，存储节点接触160的最下表面可以在Z方向上在基板101的最上表面的高度水平和位线接触DC的最下表面的高度水平之间的高度水平处。存储节点接触160可以通过第一间隔物151以及下间隔物155a和155b而与位线接触DC绝缘。

存储节点接触160可以由导电材料(例如多晶硅(Si)、钛(Ti)、钛氮化物(TiN)、钽(Ta)、钽氮化物(TaN)、钨(W)、钨氮化物(WN)和/或铝(Al))形成。在一示例实施方式中，存储节点接触160可以包括多个层。

金属-半导体层165可以设置在存储节点接触160和着落焊盘LP之间。金属-半导体层165可以覆盖存储节点接触160的上表面。金属-半导体层165可以是例如其中存储节点接触160的一部分被硅化的层。例如，金属-半导体层165可以包括钴硅化物(CoSi)、钛硅化物(TiSi)、镍硅化物(NiSi)、钨硅化物(WSi)和/或其它金属硅化物。根据实施方式，可以省略金属-半导体层165。

着落焊盘LP可以电连接存储节点接触160和电容器结构CAP。着落焊盘LP可以设置在成对的位线结构BLS之间并且在存储节点接触160上。着落焊盘LP可以覆盖金属-半导体层165的上表面。着落焊盘LP可以在间隔物结构SS之间与间隔物结构SS的侧壁接触。着落焊盘LP可以穿过覆盖绝缘层180，并可以与覆盖绝缘层180接触。

在一示例实施方式中，着落焊盘LP可以被提供为多个着落焊盘LP，并且所述多个着落焊盘LP可以布置成具有六边形或蜂窝形状的网格图案。所述多个着落焊盘LP的布置可以对应于电容器结构CAP的布置。

在一示例实施方式中，着落焊盘LP可以具有双层结构，该双层结构包括导电层和覆盖导电层的下表面和侧表面的阻挡层。导电层可以包括导电材料，例如多晶硅(Si)、钛(Ti)、钽(Ta)、钨(W)和铝(Al)中的至少一种，并且阻挡层可以包括金属氮化物，例如钛氮化物(TiN)、钽氮化物(TaN)和钨氮化物(WN)中的至少一种。根据实施方式，着落焊盘LP的数量和形状可以被各种各样地改变。

覆盖绝缘层180可以设置在绝缘图案和位线结构BLS上。覆盖绝缘层180可以设置为接触位线结构BLS、间隔物结构SS和着落焊盘LP。在一示例实施方式中，覆盖绝缘层180可以设置在多个着落焊盘LP之间。覆盖绝缘层180可以具有与间隔物结构SS的上表面接触的下端。

每个电容器结构CAP可以设置在覆盖绝缘层180和着落焊盘LP上。每个电容器结构CAP可以包括下电极192、电容器电介质层194和上电极196。在一示例实施方式中，下电极192可以具有接触着落焊盘LP的柱状形状，上电极196可以覆盖具有柱状形状的下电极192，电容器电介质层194可以设置在下电极192和上电极196之间。这样，电容器结构CAP可以具有柱形状，但是不限于此，例如可以具有圆柱形状。下电极192和上电极196可以包括掺杂的半导体、金属氮化物、金属和金属氧化物中的至少一种。下电极192和上电极196可以包括例如多晶硅、钛氮化物(TiN)、钨(W)、钛(Ti)、钌(Ru)和钨氮化物(WN)中的至少一种。例如，电容器电介质层194可以包括高κ材料(例如锆氧化物(ZrO₂)、铝氧化物(Al₂O₃)或铪氧化物(Hf₂O₃))中的至少一种。

参照图1B、图2和图3，存储节点接触160可以包括在相邻的位线结构BLS之间在Z方向上延伸的垂直延伸部分160V以及在与基板101的上表面平行的水平方向上延伸的水平延伸部分160P。水平方向可以是例如W方向，其可以是有源区ACT延伸的方向。水平延伸部分160P可以一体地连接到垂直延伸部分160V以在水平方向上延伸，例如作为单个且不可分割的结构。术语“一体地连接”是指由相同的材料在同一工艺中形成为无缝且不可分割的单一结构的元件。

水平延伸部分160P可以位于比位线结构BLS的下表面低的水平处，并可以位于比位线接触DC的下表面高的水平处，例如整个水平延伸部分160P可以在Z方向上在位线结构BLS的下表面和位线接触DC的下表面之间。在一示例实施方式中，水平延伸部分160P可以位于与牺牲图案层166和167基本上相同的水平处。例如，水平延伸部分160P的上表面可以位于与器件隔离层110的上表面基本上相同的水平处，水平延伸部分160P的下表面可以位于与有源区ACT的上表面基本上相同的水平处。换句话说，水平延伸部分160P的上表面、器件隔离层110的上表面和第二牺牲层167的上表面可以彼此共面，水平延伸部分160P的下表面和第一牺牲层166的下表面可以彼此共面。这是因为水平延伸部分160P通过用水平延伸部分160P替代牺牲图案层166和167中的一些而形成。

水平延伸部分160P可以与有源区ACT的上表面的至少一部分接触。由于通过水平延伸部分160P均一地确保与有源区ACT的接触面积，所以可以提供其中晶体管的分布特性被改善并且具有改善的电特性的半导体器件。例如，与仅包括垂直延伸部分(即没有水平延伸部分160P)的存储节点接触相比，存储节点接触160不仅接触有源区ACT的侧表面，而且接触(即经由水平延伸部分160P接触)有源区ACT的上表面。因此，可以提供其中确保相对大的接触面积并且具有改善的电特性的半导体器件。此外，由于可以根据工艺条件调整水平延伸部分160P的长度以调整有源区ACT和存储节点接触160之间的接触面积，所以可以提供具有改善的分布特性的半导体器件。

参照图1B，整个水平延伸部分160P可以在Z方向上与有源区ACT的第二杂质区105b重叠。这是因为水平延伸部分160P形成为替换在第二杂质区105b上的牺牲图案层166和167的至少一部分。因此，水平延伸部分160P的至少一部分可以在Z方向上与间隔物结构SS重叠。例如，如图2所示，水平延伸部分160P的至少一部分可以在Z方向上(例如在俯视图中)与间隔物结构SS的第二间隔物152(例如第二间隔物152的底部)重叠。

在一示例实施方式中，参照图3，在第二杂质区105b上的牺牲图案层166和167中的一些可以保留而不被水平延伸部分160P替代，并可以与水平延伸部分160P接触。在一示例实施方式中，水平延伸部分160P可以具有朝向保留的牺牲图案层166和167凸起的形状，例如水平延伸部分160P的面对牺牲图案层166和167的表面可以朝向牺牲图案层166和167凸出(例如弯曲)。凸起形状可以包括朝向第一牺牲层166凸起的第一凸起部分和朝向第二牺牲层167凸起的第二凸起部分。第一凸起部分和第二凸起部分的形状(例如曲率、延伸长度等)可以彼此相同或不同，并可以根据实施方式被各种各样地改变。这是因为第一凸起部分和第二凸起部分通过分开的工艺形成。

垂直延伸部分160V可以具有在比水平延伸部分160P的下表面低的水平处突出的突起160VP，例如突起160VP可以朝向器件隔离层110突出并延伸超过水平延伸部分160P的下表面。突起160VP可以与下间隔物155a和155b或第一间隔物151接触。突起160VP可以具有比垂直延伸部分160V的其它部分小的宽度(例如在X方向上)，并可以在Z方向上(例如朝向器件隔离层110)延伸。突起160VP可以是对应于开口区域的部分，在形成开口OP(图5I)的工艺中，当蚀刻牺牲图案层166和167时，该开口区域相对于其中未设置牺牲图案层166和167的部分延伸预定深度。在以上工艺中，由于开口区域的宽度通过牺牲图案层166和167而相对变窄，所以突起160VP的下端的高度可以形成得相对高。因此，位线接触孔DCH的深度或位线接触DC的下端的高度可以形成得相对高。这是因为根据设置为与位线接触DC间隔开的存储节点接触160的深度来调整位线接触孔DCH的深度。例如，位线接触孔DCH的深度可以通过牺牲图案层166和167而形成得相对薄，因此可以提供具有改善的生产率的半导体器件。

参照图1B，位线接触孔DCH可以暴露相邻的有源区ACT的第二杂质区105b。填充位线接触孔DCH的间隔物结构SS可以具有接触被暴露的第二杂质区105b的部分。水平延伸部分160P可以位于比间隔物结构SS的所述部分高的水平处。

例如，有源区ACT可以包括彼此间隔开的第一有源区ACT1和第二有源区ACT2。设置在连接到第一有源区ACT1的第一杂质区105a的位线接触DC的侧壁上的间隔物结构SS可以包括接触第二有源区ACT2的侧表面(例如第二有源区ACT2的第二杂质区105b的侧表面)的部分。这是因为，参照图5F，在用于形成位线接触孔DCH的蚀刻工艺中，有源区ACT的在牺牲图案层166和167下面的部分没有被去除并保留，并且有源区ACT的侧表面的一部分被牺牲图案层166和167暴露。在蚀刻工艺中，位线接触孔DCH可以通过牺牲图案层166和167而形成为自对准、同时具有相对大的平面面积。因此，可以提供具有提高的生产率的半导体器件。

接着，将参照图4A至图4E描述实施方式的各种修改。图4A至图4E是根据示例实施方式的半导体器件的局部放大的剖视图并对应于图3。

参照图4A，在半导体器件100a中，水平延伸部分160P可以与器件隔离层110的侧表面接触。例如，水平延伸部分160P可以与突出到有源区ACT的上表面之上的器件隔离层110的侧部接触。此结构可以通过在形成隧道部分TL(图5J)的工艺中去除牺牲图案层166和167的至少一部分以相对更多地蚀刻牺牲图案层166和167来形成。

参照图4B，在半导体器件100b中，水平延伸部分160P可以包括朝向第一牺牲层166凸起的第一凸起部分以及朝向第二牺牲层167凸起的第二凸起部分，并且第二凸起部分的长度可以比第一凸起部分的长度长，例如在X方向上。此外，在保留在第二杂质区105b上的牺牲图案层166和167当中，第一牺牲层166的长度可以比第二牺牲层167的长度长。这是因为第一凸起部分和第二凸起部分通过由分开的蚀刻工艺去除第一牺牲层166和第二牺牲层167来形成。

参照图4C，在半导体器件100c中，牺牲图案层可以形成为单层。例如，牺牲图案层可以仅包括第二牺牲层167(即没有第一牺牲层166)。水平延伸部分160P可以在与第二牺牲层167相同的水平处在水平方向上延伸，并可以仅包括朝向第二牺牲层167凸起的一个凸起部分。

参照图4D，在半导体器件100d中，牺牲图案层166和167可以不保留在第二杂质区105b上。例如，水平延伸部分160P可以设置为在有源区ACT(见图2)上在Z方向上与有源区ACT的第二杂质区105b完全重叠。即使在这种情况下，在第一杂质区105a上的牺牲图案层166和167也可以保留。这可以是因为在形成隧道部分TL(图5J)的工艺中，在第一杂质区105a上的牺牲图案层166和167通过掩埋绝缘层125(见图2)而没有被去除。

参照图4E，在半导体器件100e中，垂直延伸部分160V可以不包括突起(即图3的160VP)。这可以是当间隔物结构SS的材料和结构或者牺牲图案层166和167的材料和结构改变时形成的结构。因此，垂直延伸部分160V的下端可以设置在与水平延伸部分160P基本上相同的水平处。

接着，将参照图5A至图5K描述根据实施方式的制造半导体器件的方法。图5A至图5K是根据示例实施方式的制造半导体器件的方法中的各阶段的示意性剖视图。

参照图5A，限定有源区ACT的器件隔离层110可以形成在基板101中，字线结构WLS(见图2)可以形成在基板101中，并且基板101的一部分可以被去除。

首先，根据浅沟槽隔离(STI)工艺，可以各向异性地蚀刻基板101以形成沟槽，可以在沟槽中沉积绝缘材料，然后可以执行平坦化工艺以形成器件隔离层110。在形成器件隔离层110之前，可以通过将杂质放入(例如注入)到基板101中来形成第一杂质区105a和第二杂质区105b。根据示例实施方式，第一杂质区105a和第二杂质区105b可以在形成器件隔离层110之后形成或者可以通过不同的工艺来形成。

接着，可以各向异性地蚀刻基板101以形成其中设置字线WL(见图2)的栅极沟槽。栅极沟槽可以在X方向上延伸，并可以与有源区ACT和器件隔离层110交叉。在栅极沟槽中，可以依次形成栅极电介质层120(见图2)、字线WL和掩埋绝缘层125(见图2)。栅极电介质层120可以形成为在栅极沟槽的内壁和底表面上具有基本上均匀的厚度。栅极电介质层120可以通过有源区ACT的氧化工艺或电介质材料的沉积工艺形成。字线WL可以通过在栅极沟槽中沉积导电材料并使其从上部凹陷预定深度来形成。掩埋绝缘层125可以通过沉积绝缘材料以填充栅极沟槽的剩余部分、然后执行平坦化工艺来形成。结果，可以形成字线结构WLS。

接着，可以执行蚀刻工艺以相对于字线结构WLS和器件隔离层110选择性地去除基板101。在蚀刻工艺中，可以去除基板101的一部分以使其从字线结构WLS和器件隔离层110部分地凹陷，使得有源区ACT的上表面形成在比字线结构WLS的上表面和器件隔离层110的上表面低的水平处。

参照图5B，可以形成牺牲图案层166和167。例如，牺牲图案层166和167可以在器件隔离层110的部分之间形成在有源区ACT上。

具体地，第一牺牲层166可以通过有源区ACT的氧化工艺而在有源区ACT上形成为具有基本上均匀的厚度。例如，第一牺牲层166可以包括硅氧化物。第一牺牲层166可以设置在从器件隔离层110凹陷的区域中。

在执行沉积工艺以填充凹陷区域之后，可以执行平坦化工艺以形成具有与器件隔离层110的上表面和字线结构WLS的上表面共面的上表面的第二牺牲层167。第二牺牲层167可以包括金属、金属氧化物、金属氮化物以及与基板101的半导体材料不同的半导体材料中的至少一种。第二牺牲层167可以包括例如钛氮化物(TiN)。因此，可以形成牺牲图案层166和167。

在此操作中，可以省略用第二牺牲层167填充凹陷区域和形成第一牺牲层166，以通过后续工艺形成图4C的半导体器件。

参照图5C，可以形成缓冲层130。缓冲层130可以通过在其上形成有牺牲图案层166和167、器件隔离层110以及字线结构WLS的上表面上执行沉积工艺来形成。缓冲层130可以形成为在平坦的上表面上具有均匀的厚度。缓冲层130可以包括例如SiN、SiOC、SiO、SiCN、SiON和SiOCN中的至少一种。在一示例实施方式中，缓冲层130可以通过形成包含硅氧化物的第一缓冲层130a以及形成包含硅氮化物的第二缓冲层130b来制备。

参照图5D，可以形成第一导电图案141以及第一至第三掩模M1、M2和M3。

具体地，导电材料可以沉积在缓冲层130上以形成第一导电图案141。导电材料可以包括例如多晶硅。第一掩模M1和第二掩模M2可以依次沉积并形成在第一导电图案141上。第一掩模M1可以包括基于氧化物的材料，第二掩模M2可以包括有机材料，例如光致抗蚀剂。接着，在通过图案化工艺蚀刻第二掩模M2之后，可以沉积第三掩模M3以具有基本上均匀的厚度。第三掩模M3可以形成为覆盖第二掩模M2的侧表面和上表面以及通过图案化第二掩模M2而暴露的第一掩模M1的上表面。第三掩模M3可以是例如通过原子层沉积工艺形成的氧化物层。

参照图5E，可以通过由蚀刻工艺图案化第一导电图案141和缓冲层130来形成开口，并且可以通过清洁工艺暴露有源区ACT的第一杂质区105a。

穿透第一导电图案141和缓冲层130的开口可以通过使用第一至第三掩模M1、M2和M3的蚀刻工艺来形成。在此操作中，该开口可以穿过第二牺牲层167，并且可以不穿过第一牺牲层166。根据另一些实施方式，该开口可以穿过第一牺牲层166和第二牺牲层167两者。由于第三掩模M3设置为围绕第二掩模M2的侧壁，所以在第二杂质区105b上的牺牲图案层166和167可以在以上工艺中被保护而不被去除。

接着，可以执行清洁工艺以去除第三掩模M3的一部分和第二掩模M2的一部分，并且器件隔离层110和第一牺牲层166的在第一杂质区105a上的部分可以被去除以暴露第一杂质区105a。

参照图5F，可以执行蚀刻工艺以暴露在第二杂质区105b上的牺牲图案层166和167的上表面。该蚀刻工艺可以作为干蚀刻工艺来执行。

在此操作中，第一导电图案141和缓冲层130与第一掩模M1和第二掩模M2一起可以被额外地去除以暴露牺牲图案层166和167的上表面。在牺牲图案层166和167当中，第二牺牲层167可以不被去除或者可以仅被去除小的量，因为它包含在蚀刻工艺中具有相对高的抗蚀刻性(例如选择性)的材料。因此，第二牺牲层167的上表面可以被暴露。当开口的尺寸通过蚀刻工艺增大时，第二杂质区105b的侧表面的一部分可以被暴露。由于设置在第二杂质区105b的上表面上的牺牲图案层166和167保护在其下面的第二杂质区105b，所以在蚀刻工艺中第二杂质区105b可以不被去除或者可以仅被去除小的量。

此外，牺牲图案层166和167的侧表面可以通过蚀刻工艺暴露，但是可以调整开口的尺寸，因为牺牲图案层166和167用作缓冲层。该开口可以通过牺牲图案层166和167而自对准，并且在此操作中形成的该开口可以对应于图1A的位线接触孔DCH。位线接触孔DCH的尺寸可以通过牺牲图案层166和167来控制，从而可以提供具有改善的生产率的半导体器件。

参照图5G，可以形成位线接触DC和位线结构BLS。

在去除第一掩模Ml和第二掩模M2并填充与第一导电图案141相同的导电材料之后，可以执行平坦化工艺，并且形成位线BL和位线覆盖图案BC的层可以依次堆叠、然后被图案化以形成位线接触DC和位线结构BLS。位线接触DC可以是一体地连接到第一导电图案141并设置在该开口中的部分。

参照图5H，可以形成覆盖位线结构BLS的侧壁和位线接触DC的侧壁的第一间隔物151、牺牲间隔物152'以及下间隔物155a和155b。

可以执行沉积工艺以形成覆盖位线结构BLS的侧壁和位线接触DC的侧壁以及该开口的底表面和内壁的第一间隔物151。沉积工艺可以通过例如原子层沉积(ALD)工艺或化学气相沉积工艺来执行。接着，具有基本上在与缓冲层130的上表面相同的水平处的上表面的下间隔物155a和155b可以被依次形成、同时填充该开口，然后可以执行沉积工艺和蚀刻工艺以在下间隔物155a和155b上形成设置在第一间隔物151的侧壁上的牺牲间隔物152'。缓冲层130的一部分可以通过蚀刻工艺去除。第一间隔物151可以包括硅氮化物，牺牲间隔物152'可以包括硅氧化物。牺牲间隔物152'可以通过后续工艺用第二间隔物152替代。

参照图5I，可以形成暴露第三间隔物153和第二牺牲层167的开口OP。

在沉积绝缘材料以覆盖牺牲间隔物152'的侧表面和缓冲层130的侧表面之后，可以执行各向异性蚀刻工艺以形成第三间隔物153和开口OP。绝缘材料可以包括例如硅氮化物。开口OP可以暴露第二牺牲层167的上表面。在一示例实施方式中，开口OP可以包括第一开口区域和第二开口区域，第一开口区域接触第二牺牲层167的上表面，第二开口区域穿过下间隔物155a和155b而不接触第二牺牲层167以延伸比第一开口区域更深的预定深度。在该蚀刻工艺中，第二牺牲层167可以用作缓冲层，并且与没有第二牺牲层167的情况相比，第二开口区域的深度可以相对减小。根据第二开口区域的深度，开口OP可以部分地暴露第一牺牲层167或第二杂质区105b，但是不限于此。

参照图5J，可以通过去除在第二杂质区105b上的第一牺牲层166和第二牺牲层167来形成隧道部分TL。

在第二杂质区105b上的第二牺牲层167的至少一部分可以通过执行蚀刻工艺来去除以相对于第三间隔物153等选择性地去除通过开口OP暴露的第二牺牲层167。接着，当去除第一牺牲层166时，在第二杂质区105b上的第一牺牲层166的至少一部分可以通过执行蚀刻工艺来去除，以相对于第三间隔物153等选择性地去除通过开口OP暴露的第一牺牲层166。因此，可以形成在水平方向上延伸的隧道部分TL。水平方向可以是例如图1A的有源区ACT延伸的W方向，并且隧道部分TL可以暴露第二杂质区105b的上表面。隧道部分TL的尺寸可以根据用于去除牺牲图案层166和167的蚀刻工艺的工艺条件来调整。因此，第二杂质区105b的被暴露的上表面的面积可以被均匀地调整。由于有源区ACT的通过隧道部分TL的暴露面积可以相对增大并且暴露面积可以在蚀刻工艺中被均匀地调整，所以可以提供在有源区ACT和存储节点接触160之间具有改善的电特性的半导体器件。

参照图5K，可以形成具有水平延伸部分160P的存储节点接触160。

存储节点接触160可以通过沉积填充开口OP和隧道部分TL的导电材料来形成。存储节点接触160可以具有与开口OP相对应的垂直延伸部分160V以及与隧道部分TL相对应的水平延伸部分160P。水平延伸部分160P可以与有源区ACT的第二杂质区105b的上表面接触。

接着，参照图2，金属-半导体层165和着落焊盘LP可以形成在存储节点接触160的上表面上，并且着落焊盘LP可以被蚀刻以去除暴露的牺牲间隔物152'，并且覆盖绝缘层180可以形成以限定第二间隔物152。接着，可以执行平坦化工艺和/或回蚀刻工艺以去除覆盖绝缘层180的一部分，然后可以在着落焊盘LP上形成电容器结构CAP。结果，可以制造图1A至图3的半导体器件100。

通过总结和回顾，实施方式提供了具有改善的电特性或生产率的半导体器件。也就是，由于可以提供具有接触有源区的上表面的水平延伸部分的存储节点接触以均一地确保有源区和存储节点接触之间的接触面积，所以可以提供具有改善的分布特性和电特性的半导体器件。此外，位线接触孔结构可以通过牺牲图案层而自对准，以提供具有改善的生产率的半导体器件。

示例实施方式已经在这里公开，并且尽管特定的术语被采用，但是它们仅以一般性和描述性的含义来使用和解释，而不是为了限制的目的。在一些情况下，如在提交本申请时对于本领域普通技术人员将是明显的，结合特定实施方式描述的特征、特性和/或元件可以单独地使用或与结合其它实施方式描述的特征、特性和/或元件组合地使用，除非另外地特别指示。因此，本领域技术人员将理解，在不脱离如在所附权利要求中阐述的本发明的精神和范围的情况下，可以进行在形式和细节上的各种改变。

本申请要求于2022年10月12日在韩国知识产权局提交的韩国专利申请第10-2022-0130711号的权益，该韩国专利申请的公开内容通过引用整体地结合于此。

Claims (20)

1.一种半导体器件，包括：

基板，包括有源区；

位线结构，在所述基板上并在一个方向上延伸；

位线接触，电连接所述有源区的第一杂质区和所述位线结构；以及

存储节点接触，在所述位线结构的侧壁上并电连接到所述有源区的第二杂质区，所述存储节点接触包括：

垂直延伸部分，在垂直方向上延伸，所述垂直方向垂直于所述基板的上表面，以及

水平延伸部分，一体地连接到所述垂直延伸部分并在水平方向上延伸，所述水平方向平行于所述基板的所述上表面。

2.根据权利要求1所述的半导体器件，其中所述水平延伸部分在比所述位线结构的下表面低的水平处。

3.根据权利要求1所述的半导体器件，其中所述水平延伸部分与所述有源区的上表面的至少一部分接触。

4.根据权利要求1所述的半导体器件，其中整个所述水平延伸部分在所述垂直方向上与所述有源区的所述第二杂质区重叠。

5.根据权利要求1所述的半导体器件，还包括限定所述有源区的器件隔离层，所述器件隔离层的上表面在比所述有源区的上表面高的水平处。

6.根据权利要求5所述的半导体器件，其中：

所述水平延伸部分的上表面在与所述器件隔离层的所述上表面相同的水平处，以及

所述水平延伸部分的下表面在与所述有源区的所述上表面相同的水平处。

7.根据权利要求5所述的半导体器件，还包括在所述有源区上的牺牲图案层，所述牺牲图案层的上表面与所述器件隔离层的所述上表面共面，并且所述牺牲图案层与所述水平延伸部分接触。

8.根据权利要求7所述的半导体器件，其中所述牺牲图案层包括金属、金属氧化物、金属氮化物和与所述基板的材料不同的半导体材料中的至少一种。

9.根据权利要求5所述的半导体器件，其中所述水平延伸部分与在所述垂直方向上从所述有源区突出的所述器件隔离层的侧表面的至少一部分接触。

10.根据权利要求1所述的半导体器件，其中所述垂直延伸部分包括突出超过所述水平延伸部分的下表面的突起。

11.根据权利要求10所述的半导体器件，还包括围绕所述位线接触的侧壁的间隔物结构，所述间隔物结构与所述突起接触。

12.根据权利要求1所述的半导体器件，还包括在所述位线结构和所述存储节点接触之间的间隔物结构，所述水平延伸部分的至少一部分在所述垂直方向上与所述间隔物结构重叠。

13.根据权利要求12所述的半导体器件，其中所述间隔物结构包括依次堆叠在所述位线结构的所述侧壁上的第一间隔物、第二间隔物和第三间隔物，所述水平延伸部分包括在所述垂直方向上与所述第二间隔物重叠的部分。

14.一种半导体器件，包括：

基板，包括有源区，所述有源区具有第一杂质区和第二杂质区；

牺牲图案层，在所述有源区上；

器件隔离层，限定所述有源区，所述器件隔离层的上表面与所述牺牲图案层的上表面共面；

字线结构，在第一水平方向上延伸，所述字线结构的上表面与所述牺牲图案层的所述上表面共面；

位线结构，在所述基板上并在第二水平方向上延伸，所述第二水平方向与所述第一水平方向相交；

位线接触，电连接所述第一杂质区和所述位线结构；以及

存储节点接触，在所述位线接触的侧表面上并电连接到所述第二杂质区，所述存储节点接触包括接触所述第二杂质区的上表面并在所述第一水平方向上延伸的水平延伸部分。

15.根据权利要求14所述的半导体器件，其中所述水平延伸部分在与所述牺牲图案层相同的水平处。

16.根据权利要求14所述的半导体器件，其中所述牺牲图案层包括在所述第一杂质区上的部分，所述部分接触所述位线接触的所述侧表面。

17.根据权利要求14所述的半导体器件，其中所述牺牲图案层包括在所述有源区上的第一层和第二层，所述第一层包括硅氧化物，所述第二层包括金属、金属氧化物、金属氮化物和硅锗中的至少一种。

18.一种半导体器件，包括：

基板，包括有源区，所述有源区具有第一杂质区和第二杂质区；

牺牲图案层，在所述有源区上，所述牺牲图案层包括金属、金属氧化物、金属氮化物和硅锗中的至少一种；

器件隔离层，限定所述有源区，所述器件隔离层的上表面与所述牺牲图案层的上表面共面；

字线结构，在第一水平方向上延伸，所述字线结构的上表面与所述牺牲图案层的所述上表面共面；

位线结构，在所述基板上并在第二水平方向上延伸，所述第二水平方向与所述第一水平方向相交；以及

位线接触，电连接所述第一杂质区和所述位线结构，所述牺牲图案层包括在所述第一杂质区上的与所述位线接触的侧表面接触的部分。

19.根据权利要求18所述的半导体器件，其中：

所述有源区包括彼此间隔开的第一有源区和第二有源区，

所述位线接触包括连接到所述第一有源区的第一杂质区的第一位线接触，以及

设置在所述第一位线接触的侧壁上的第一间隔物结构具有接触所述第二有源区的第二杂质区的侧表面的部分，所述第一间隔物结构在所述位线结构的侧壁上。

20.根据权利要求19所述的半导体器件，还包括存储节点接触，所述存储节点接触具有：

垂直延伸部分，在所述第一间隔物结构的侧壁上并在垂直方向上延伸，所述垂直方向垂直于所述基板的上表面，以及

水平延伸部分，一体地连接到所述垂直延伸部分并在水平方向上延伸，所述水平方向平行于所述基板的所述上表面，所述水平延伸部分在比在所述第一间隔物结构和所述第二有源区之间的接触点高的水平处。