KR20210116824A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 스페이서 캐핑 패턴이 에어갭 영역의 측면에 절연 패턴이 형성되는 것을 방지할 수 있어, 우수한 신뢰성을 갖는 반도체 메모리 장치를 구현할 수 있고, 고집적화에 최적화된 반도체 메모리 장치를 구현할 수 있다.
Description
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 고집적화 경향이 심화되고 있다. 반도체 장치의 고집적화를 위하여, 반도체 장치의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 장치의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 양태에 따른 반도체 메모리 장치는, 반도체 기판 내에 배치되며 서로 이격되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역; 상기 제 1 불순물 주입 영역과 전기적으로 연결되는 비트라인; 상기 제 2 불순물 주입 영역과 전기적으로 연결되는 스토리지 노드 콘택; 상기 비트라인과 상기 스토리지 노드 콘택 사이에 개재되는 에어 갭 영역; 상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드; 상기 랜딩 패드의 일 측벽 상에, 그리고 상기 에어 갭 영역 상에 배치되는 매립 절연 패턴; 및 상기 매립 절연 패턴 및 상기 에어 갭 영역 사이에 개재되는 스페이서 캐핑 패턴을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 양태에 따른 반도체 메모리 장치는, 반도체 기판 내에 배치되는 제1 불순물 주입 영역; 상기 반도체 기판 내에 배치되며, 상기 제 1 불순물 주입 영역을 사이에 두고 서로 이격되는 제 2 불순물 주입 영역들; 상기 제 1 불순물 주입 영역과 전기적으로 연결되는 비트라인; 상기 제 2 불순물 주입 영역들과 각각 전기적으로 연결되는 스토리지 노드 콘택들; 상기 비트라인의 양 측에 각각 배치되는 에어 갭 영역들, 상기 에어 갭 영역들의 각각은 상기 비트라인과 상기 스토리지 노드 콘택들의 각각 사이에 개재되는 것; 상기 스토리지 노드 콘택들과 각각 전기적으로 연결되는 랜딩 패드들; 상기 랜딩 패드들 사이에 배치되고, 상기 에어 갭 영역들 중 하나 상에 배치되는 매립 절연 패턴; 및 상기 에어 갭 영역들 중 상기 하나와 상기 매립 절연 패턴 사이에 개재되는 스페이서 캐핑 패턴을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 일 양태에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판 상에 비트라인과 이 위에 배치되는 비트라인 캐핑 패턴을 형성하는 것; 상기 비트라인 캐핑 패턴의 측벽과 상기 비트라인의 측벽을 차례로 덮는 제 1 스페이서, 제 2 스페이서, 및 제 3 스페이서를 형성하는 것; 상기 제 3 스페이서에 인접한 스토리지 노드 콘택을 형성하는 것; 상기 제 2 스페이서를 노출시키는 리세스 영역을 형성하고 상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩패드를 형성하는 것; 상기 제 2 스페이서를 제거하여 에어갭 영역을 형성하는 것; 상기 에어갭 및 상기 리세스 영역의 공간을 채우며 열분해막을 형성하는 것; 상기 열분해막의 상부를 제거하여 상기 리세스 영역의 일부를 노출시키는 것; 상기 리세스 영역 상에 스페이서 캐핑패턴을 형성하는 것; 상기 열분해막을 제거하여 상기 에어갭 영역을 노출시키는 것; 및 상기 리세스 영역의 바닥면에 형성된 상기 스페이서 캐핑패턴을 제외하고 상기 스페이서 캐핑패턴을 제거하는 것을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치 및 이의 제조 방법에 따르면, 스페이서 캐핑 패턴이 에어갭 영역의 측면에 절연 패턴이 형성되는 것을 방지할 수 있어, 우수한 신뢰성을 갖는 반도체 메모리 장치를 구현할 수 있고, 고집적화에 최적화된 반도체 메모리 장치를 구현할 수 있다.
도 1는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 2는 도 1을 A-A’선을 따라 자른 단면도이다.
도 3는 본 발명의 실시예들에 따라 도 1의 일부를 확대한 확대도이다.
도 4 내지 도 12는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 13은 본 발명의 다른 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 14는 도 13을 A-A’선 및 B-B’선을 따라 자른 단면도이다.
도 15 내지 도 19는 본 발명의 다른 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 2는 도 1을 A-A’선을 따라 자른 단면도이다.
도 3는 본 발명의 실시예들에 따라 도 1의 일부를 확대한 확대도이다.
도 4 내지 도 12는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 13은 본 발명의 다른 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 14는 도 13을 A-A’선 및 B-B’선을 따라 자른 단면도이다.
도 15 내지 도 19는 본 발명의 다른 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 2는 본 발명의 실시예들에 따라 도 1을 A-A'선을 따라 자른 단면도이다. 도 3은 본 발명의 실시예들에 따라 도 1의 일부를 확대한 확대도이다.
도 1 내지 도 3을 참조하면, 기판(100)에 활성 패턴들(102)을 정의하는 소자분리막(104)이 제공될 수 있다. 상기 기판(100)은 반도체 기판(일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판)일 수 있다. 상기 소자분리막(104)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 평면적 관점에서, 상기 활성 패턴들(102)의 각각은 바(bar) 형태를 가지고, 제2 방향(D2) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3) 모두에 교차하는 제1 방향(D1)으로 장축이 위치되도록 배치될 수 있다.
상기 기판(100) 내에 상기 활성 패턴들(102)을 가로지르는 워드 라인들(WL)이 제공될 수 있다. 상기 워드 라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제3 방향(D3)을 따라 배열될 수 있다. 상기 워드 라인들(WL)의 각각은 상기 기판(100) 내에 매립된 게이트 전극, 상기 게이트 전극과 상기 활성 패턴들(102) 사이 및 상기 게이트 전극과 상기 소자분리막(104) 사이에 개재하는 게이트 유전 패턴, 및 상기 게이트 전극의 상면 상의 게이트 캐핑 패턴을 포함할 수 있다. 상기 게이트 캐핑 패턴의 상면은 상기 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 게이트 전극은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 상기 게이트 유전 패턴은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 게이트 캐핑 패턴은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
상기 활성 패턴들(102)의 각각에 제 1 불순물 주입 영역(112a), 및 상기 제 1 불순물 주입 영역(112a)을 사이에 두고 서로 이격되는 제 2 불순물 주입 영역들(112b)이 제공될 수 있다. 상기 제 1 불순물 주입 영역(112a)은 하나의 활성패턴(102)을 가로지르는 한 쌍의 워드 라인들(WL) 사이의 상기 활성 패턴(102) 내에 제공될 수 있다. 상기 제 2 불순물 주입 영역들(112b)은 상기 활성 패턴(102) 내에 제공되되, 상기 한 쌍의 워드 라인들(WL)을 사이에 두고 서로 이격될 수 있다. 즉, 하나의 워드 라인(WL)의 일 측의 상기 활성 패턴(102) 내에 상기 제1 불순물 주입 영역(112a)이 제공될 수 있고, 상기 하나의 워드 라인(WL)의 타 측의 상기 활성 패턴(102) 내에 상기 제 2 불순물 주입 영역(112b)이 제공될 수 있다. 상기 제 1 불순물 주입 영역(112a)은 상기 제 2 불순물 주입 영역들(112b)과 동일한 도전형의 불순물을 포함할 수 있다.
상기 기판(100) 상에 상기 제3 방향(D3)으로 연장되고 상기 제2 방향(D2)으로 서로 이격되는 비트라인들(BL)이 제공될 수 있다. 상기 비트라인들(BL)의 각각은 도전 패턴(130), 배리어 패턴(132), 및 금속 패턴(134)을 포함할 수 있다. 상기 비트라인들(BL)의 각각은 비트라인 콘택들(120)을 통하여 상기 제 1 불순물 주입 영역(112a)에 전기적으로 연결될 수 있다. 일부 실시예들에 따르면, 상기 도전 패턴(130) 및 상기 비트라인 콘택(120)은 동일한 물질을 포함할 수 있고, 서로 접하여 일체를 이룰 수 있다. 상기 비트라인 콘택(120)은 상기 기판(100)의 적어도 일부를 관통하여 상기 제 1 불순물 주입 영역(112a)과 접할 수 있다. 상기 비트라인 콘택(120)의 바닥면은 상기 기판(100)의 상기 상면보다 낮은 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 비트라인들(BL)의 각각 및 상기 비트라인 콘택(120)은 각각 상기 제2 방향(D2)에 따른 폭을 가질 수 있고, 상기 비트라인 콘택(120)의 각각의 상기 폭은 상기 비트라인 콘택(120)의 상기 폭과 실질적으로 동일할 수 있다.
상기 비트라인들(BL) 각각의 양측에 스토리지 노드 콘택들(148)이 배치될 수 있다. 상기 스토리지 노드 콘택들(148)은 대응하는 비트라인을 사이에 두고 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(148)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 도 1에는 스토리지 노드 콘택들(148)과 비트라인 콘택들(120)이 일부 중첩된 것으로 도시되었으나, 이는 평면 레이아웃의 특성에 기인한 것이며, 동일한 수직 레벨에서 스토리지 노드 콘택들(148)과 비트라인 콘택들(120)은 서로 이격될 수 있다.
상기 각 스토리지 노드 콘택(148) 상에는 랜딩 패드(152)가 배치될 수 있다. 상기 각 비트라인(BL)의 일부는 상기 랜딩 패드(152)와 수직적으로 중첩될 수 있다. 스토리지 노드 콘택들(148) 및 랜딩 패드들(152)은 비트라인들(BL)의 상부에 형성되는 커패시터의 하부 전극을 활성 영역(ACT)에 연결시키는 역할을 할 수 있다. 랜딩 패드들(152)은 각각 스토리지 노드 콘택들(148)과 일부 중첩되도록 배치될 수 있다. 상기 랜딩 패드(152)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다.
상기 비트라인(BL)과 상기 각 스토리지 노드 콘택(148) 사이에는 제 1 스페이서(140), 에어 갭 영역(142) 및 제 2 스페이서(144)가 개재될 수 있다. 상기 제 1 스페이서(140), 상기 에어 갭 영역(142) 및 상기 제 2 스페이서(144)는 비트라인 스페이서(SP)로 지칭될 수 있다. 상기 비트라인 구조체들(BLS) 각각의 양 측벽 상에 상기 비트라인 스페이서(SP)들이 각각 배치될 수 있다. 상기 제 1 스페이서(140)는 상기 비트라인(BL)의 측벽에 인접할 수 있고, 상기 제 2 스페이서(144)는 상기 스토리지 노드 콘택(148)에 인접할 수 있다. 상기 에어 갭 영역(142)은 상기 제 1 스페이서(140)와 상기 제 2 스페이서(144) 사이에 개재될 수 있다. 상기 제 1 스페이서(140)와 상기 제 2 스페이서(144)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제 1 및 제 2 스페이서들(140, 144)은 실리콘 산화막으로 형성될 수 있다.
상기 에어 갭 영역(142)은 제 1 에어갭 영역(142a), 및 제 2 에어갭 영역(142b)을 포함할 수 있다. 상기 제 1 에어갭 영역(142a)은 상기 비트라인(BL)과 상기 스토리지 노드 콘택(148) 사이에서 상기 스페이서 캐핑패턴(154)에 의해 덮이지 않을 수 있다. 상기 제 2 에어갭 영역(142b)은 상기 비트라인(BL)과 상기 스토리지 노드 콘택(148) 사이에서 상기 스페이서 캐핑패턴(154)에 의해 덮일 수 있다. 상기 제 2 에어갭 영역(142b) 상에 후술할 매립 절연 패턴(156)이 배치될 수 있다.
상기 제 2 스페이서들(144)의 최상부면들은 상기 제 1 스페이서들(140)의 최상부면들보다 낮을 수 있다. 상기 제 2 스페이서들(144)의 최상부면들의 높이는 상기 비트라인(BL)의 상면의 높이보다 높을 수 있다. 상기 스토리지 노드 콘택(148)의 상면은 제 2 스페이서들(144)의 최상부면들보다 낮으며 상기 제 2 스페이서들(144)의 상부 측벽을 노출시킬 수 있다.
상기 스토리지 노드 콘택(148)과 상기 랜딩 패드(152)와의 사이에 도전성 배리어막(138)이 개재될 수 있다. 상기 비트라인 스페이서(SP)과 상기 랜딩 패드(152)의 사이에 도전성 배리어막(138)이 개재될 수 있다. 상기 비트라인 구조체(BLS)와 상기 랜딩 패드(152)의 사이에 도전성 배리어막(138)이 개재될 수 있다. 상기 도전성 배리어막(138)은 상기 비트라인(BL), 상기 스토리지 노드 콘택(148), 상기 제 1 스페이서(140), 상기 에어 갭 영역(142), 및 상기 제 2 스페이서(144)를 덮을 수 있다. 상기 도전성 배리어막(138)은 후술할 스페이서 캐핑 패턴(154)과 접할 수 있다. 상기 도전성 배리어막(138)은 금속, 도전성 금속 질화물, 도전성 금속 산화물 또는 이들의 조합으로 이루어질 수 있다.
상기 비트라인 캐핑 패턴(136) 상에, 그리고 상기 랜딩 패드들(152) 사이에 리세스 영역(153)이 형성될 수 있다. 상기 리세스 영역(153)은 상기 랜딩 패드(152)의 측벽을 내측벽으로 공유할 수 있다. 상기 리세스 영역(153)의 바닥면은 상기 비트라인(BL)과 이격될 수 있다. 상기 리세스 영역(153)은 상기 랜딩 패드(152)의 측면을 노출시킬 수 있다. 상기 리세스 영역(153)에 의해 상기 랜딩 패드들(152)이 상기 제 2 방향(D2)과 상기 제 3 방향(D3)을 따라 모두 서로 분리될 수 있다.
상기 리세스 영역(153) 안에는 매립 절연패턴(156)이 배치될 수 있다. 상기 매립 절연패턴(156)은 상기 랜딩 패드들(152) 사이의 공간을 채우고, 상기 매립 절연패턴(156)의 상부면은 상기 랜딩 패드들(152)의 상부면들과 실질적으로 공면을 이룰 수 있다. 상기 매립 절연패턴(156)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다.
스페이서 캐핑 패턴(154)은 상기 비트라인 스페이서(SP)와 상기 매립 절연패턴(156) 사이에 개재될 수 있다. 상기 스페이서 캐핑 패턴(154)은 상기 비트라인 스페이서(SP)를 덮을 수 있다. 상기 스페이서 캐핑 패턴(154)은 상기 에어 갭 영역(142)을 밀봉(encapsulate)시킬 수 있다. 상기 스페이서 캐핑 패턴(154)의 최하부면의 높이는 상기 비트라인(BL)의 상면의 높이보다 높고, 상기 제 1 스페이서(140)의 최상부면의 높이보다 낮을 수 있다. 상기 스페이서 캐핑 패턴(154)의 최하부면의 높이는 상기 스토리지 노드 콘택들(148)의 상면의 높이보다 높을 수 있다. 상기 스페이서 캐핑 패턴(154)은 절연 물질을 포함할 수 있다. 상기 스페이서 캐핑 패턴(154)은, 예를 들어, 산화물을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 정보 저장 요소들을 포함할 수 있다. 상기 정보 저장 요소들의 각각은 캐패시터일 수 있다. 일 예로, 상기 정보 저장 요소들은 하부 전극들(BE), 상기 하부 전극들(BE)을 덮는 상부 전극(TE), 상기 하부 전극들(BE)과 상기 상부 전극(TE) 사이에 개재하는 유전막(172)을 포함할 수 있다. 상기 상부 전극(TE)은 상기 하부 전극들(BE)을 공통적으로 덮는 공통 전극일 수 있다. 일부 실시예들에 따르면, 상기 하부 전극들(BE)의 각각은 속이 빈 실린더 형태 또는 필라(pillar) 형태를 가질 수 있다. 상기 유전막(172)은 상기 하부 전극들(BE) 각각의 상면 및 측벽들을 콘포멀하게 덮을 수 있고, 상기 상부 전극(TE)과 상기 층간 절연막 사이로 연장될 수 있다.
상기 하부전극들(BE) 및 상기 상부전극(TE)은 불순물이 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다. 상기 유전막(172)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치에서는 상기 에어갭 영역에 의해, 공기의 유전율은 실리콘 산화물보다 낮기에, 상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이의 기생 정전용량을 감소시킬 수 있고, 비트라인(BL)의 기생 정전용량의 산포를 개선할 수 있다. 또한, 상기 스페이서 캐핑 패턴(154)이 에어갭 영역의 측면에 절연 패턴이 형성되는 것을 방지할 수 있고, 상기 스토리지 노드 콘택들(148)와 상기 비트라인들(BL) 간의 간격을 감소시킬 수 있다. 그 결과, 우수한 신뢰성을 갖는 반도체 메모리 장치를 구현할 수 있고, 고집적화에 최적화된 반도체 메모리 장치를 구현할 수 있다.
도 4 내지 도 12는 본 발명의 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들로, 도 1의 A-A’선을 따라 자른 단면도들이다.
도 4를 참조하면, 기판(100)에 활성 패턴들(102)을 정의하는 소자분리막(104)이 형성될 수 있다. 상기 소자분리막(104)은 일 예로, STI(Shallow Trench Isolation) 방법을 이용하여 형성될 수 있다. 상기 소자분리막(104)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 평면적 관점에서, 상기 활성 패턴들(102)의 각각은 바(bar) 형태를 가지고, 제2 방향(D2) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3) 모두에 교차하는 제1 방향(D1)으로 장축이 위치되도록 형성될 수 있다.
상기 활성패턴들(102)의 각각 내에 제 2 불순물 주입 영역(112b)이 형성될 수 있다. 상기 제 2 불순물 주입 영역(112b)은 이온주입 공정에 의해 형성될 수 있다. 일 예로, 상기 제2 불순물 주입 영역(112b)은 N형 도펀트로 도핑된 영역일 수 있다.
상기 기판(100)을 패터닝하여 상기 제2 방향(D2)으로 연장되는 라인 형태의 그루브들이 형성될 수 있다. 상기 그루브들이 형성된 상기 기판(100) 상에 게이트 유전막이 형성될 수 있다. 상기 게이트 유전막은 열산화 공정, 원자층증착(Atomic layer deposition) 또는 화학 기상 증착(Chemical vapor deposition) 공정 등을 이용하여 형성될 수 있다. 상기 게이트 유전막은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 게이트 유전막이 형성된 상기 기판(100) 상에 게이트 전극막이 형성될 수 있다. 상기 게이트 전극막은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다. 상기 게이트 전극막은 일 예로, 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
상기 게이트 전극막을 식각하여 상기 그루브들의 각각의 내에 게이트 전극이 형성될 수 있다. 상기 식각 공정은 상기 그루브들 내에 상기 게이트 전극막이 소정의 두께로 남을 때까지 수행될 수 있다. 상기 게이트 전극에 의해 덮이지 않고 노출되는 상기 게이트 유전막은 제거될 수 있다. 이에 따라, 상기 게이트 전극과 상기 활성 패턴들(102) 사이 및/또는 상기 게이트 전극과 상기 소자분리막(104) 사이에 개재되는 게이트 유전 패턴이 형성될 수 있다. 또한, 상기 식각 공정에 의해 상기 소자분리막(104) 및 활성 패턴들(102)의 상면들이 노출될 수 있다. 상기 기판(100) 상에 게이트 캐핑막을 형성하고 평탄화 공정을 수행하여, 상기 그루브들의 각각 내에 게이트 캐핑 패턴이 형성될 수 있다. 상기 게이트 캐핑 패턴은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 어느 하나를 포함할 수 있다. 상기 게이트 전극, 상기 게이트 유전 패턴, 및 상기 게이트 캐핑 패턴은 워드 라인(WL)으로 정의될 수 있다.
상기 활성패턴들(102)의 각각 내에 제 1 불순물 주입 영역(112a)이 형성될 수 있다. 상기 제 1 불순물 주입 영역(112a)은 이온 주입 공정에 의해 형성될 수 있다. 상기 제 1 불순물 주입 영역(112a)은 하나의 활성패턴(102)을 가로지르는 한 쌍의 워드 라인들(WL) 사이의 상기 활성 패턴(102) 내에 형성될 수 있다. 이에 따라, 상기 한 쌍의 워드 라인들(WL)은 상기 제 1 불순물 주입 영역(112a)을 공유할 수 있다. 상기 활성패턴들(102)의 각각의 내에 한 쌍의 제 2 불순물 주입 영역들(112b)이 배치될 수 있다. 상기 한 쌍의 제 2 불순물 주입 영역들(112b)은 상기 한 쌍의 워드 라인들(WL)을 사이에 두고 서로 이격될 수 있다. 상기 제 1 불순물 주입 영역(112a)은 상기 제 2 불순물 주입 영역들(112b)과 동일한 N형의 불순물로 도핑될 수 있다. 상기 제 1 불순물 주입 영역(112a)은 상기 제 2 불순물 주입 영역들(112b)보다 상기 기판(100) 내부로 깊이 연장될 수 있다.
상기 기판(100)의 전면 상에 제 1 도전막을 차례대로 적층할 수 있다. 상기 제 1 도전막을 패터닝하여 도전 마스크 패턴(114)을 형성할 수 있다. 상기 도전 마스크 패턴(114) 상에 층간 절연 패턴(116)을 형성할 수 있다. 상기 층간 절연 패턴(116)은 실리콘 산화막, 실리콘질화막 및 실리콘산화질화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
상기 층간 절연 패턴(116)을 형성한 후, 에칭 공정을 이용하여 콘택 홀들을 형성할 수 있다. 상기 콘택 홀들을 도전물로 채워서 비트라인 콘택(120)들을 각각 형성할 수 있다. 상기 도전물은 불순물이 도핑된 폴리실리콘이나 텅스텐 또는 구리와 같은 금속이나 상기 티탄 질화물과 같은 금속 화합물을 포함할 수 있다.
도 5를 참조하면, 상기 층간 절연 패턴(116) 상에 도전 패턴(130), 배리어 패턴(132), 및 금속 패턴(134)을 순차적으로 적층할 수 있다. 상기 도전 패턴(130)은 도전성 불순물을 포함할 수 있다. 상기 금속 패턴(134)은 예를 들어, 텅스텐(W)과 같은 금속을 포함할 수 있다. 상기 배리어 패턴(132)은 예를 들어, 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.
도 6을 참조하면, 상기 금속 패턴(134) 상에 비트라인 캐핑 패턴을 형성할 수 있다. 상기 도전 패턴(130), 상기 배리어 패턴(132), 상기 금속 패턴(134), 및 상기 비트라인 캐핑 패턴을 식각하여, 비트라인 콘택(120)과 상기 비트라인 콘택(120) 상에 순차적으로 적층된 상기 도전 패턴(130), 상기 배리어 패턴(132), 및 상기 금속 패턴(134)을 포함하는 비트 라인(BL), 및 상기 비트라인(BL) 상의 비트라인 캐핑 패턴(136)을 형성할 수 있다.
비트라인(BL) 각각의 양측벽에 순차적으로 제 1, 제 2, 제 3 절연막들을 컨포멀하게 형성할 수 있다. 상기 제 1 절연막은 상기 층간 절연 패턴(116)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제 2 절연막은 상기 제 1 절연막과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제 3 절연막은 상기 제 2 절연막과 식각 선택비를 갖는 물질을 포함할 수 있다. 일 예로, 상기 제 1 및 상기 제 3 절연막들은 실리콘 질화물 또는 실리콘 산질화물 중 하나를 포함하고, 상기 제 2 절연막은 실리콘 산화물을 포함할 수 있다. 상기 제 1, 제 2, 제 3 절연막들을 이방성 식각하여, 제 1 스페이서(140), 희생 스페이서, 및 제 2 스페이서(144)를 형성할 수 있다. 상기 희생 스페이서는 상기 제 1 스페이서(140) 및 상기 제 2 스페이서(144)와 식각 선택비를 가지는 절연 물질을 포함할 수 있다. 예를 들면 상기 희생 스페이서는 실리콘 산화막으로 형성되고 상기 제 1 및 제 2 스페이서들(140, 144)은 실리콘 산화막으로 형성될 수 있다. 이방성 식각 공정을 진행하여, 상기 기판(100)의 상기 제 2 도핑된 영역들(112b)을 노출시키는 그루브들을 형성할 수 있다.
도 7을 참조하면, 상기 그루브들 내부에 폴리실리콘막을 적층한 후 식각하여 예비 스토리지 노드 콘택을 형성할 수 있다. 상기 예비 스토리지 노드 콘택을 식각하여 상기 제 2 스페이서(144)의 상부 측벽을 노출시키는 동시에 스토리지 노드 콘택(148)을 형성할 수 있다. 세정 공정을 진행하여 상기 스토리지 노드 콘택(148)의 상부면 상의 식각 부산물 등을 제거할 수 있다.
상기 기판(100)의 전면 상에 도전성 배리어막(138)을 콘포말하게 형성할 수 있다. 상기 도전성 배리어막(138)은 예를 들면, 텅스텐 또는 구리와 같은 금속, 불순물이 도핑된 폴리실리콘, 티타늄질화막 또는 탄탈륨 질화막과 같은 금속 화합물을 포함할 수 있다.
상기 기판(100)의 전면 상에, 금속 함유막을 형성하여 상기 비트라인 캐핑 패턴들(136) 사이의 공간을 채울 수 있다. 상기 금속 함유막은 예를 들면 텅스텐일 수 있다. 상기 금속 함유막을 패터닝하여 리세스 영역(153)을 형성할 수 있다. 이 때, 상기 리세스 영역(153)에 의해 상기 희생 스페이스의 상단이 노출될 수 있다. 상기 리세스 영역(153)에 의해 랜딩 패드들(152)이 정의될 수 있다. 상기 랜딩 패드들(152)과 상기 리세스 영역(153)을 형성하는 식각 공정에서 에천트들의 공급을 조절하여 상기 랜딩 패드(152)의 측벽부들의 식각을 억제하여 상기 랜딩 패드(152)의 폭이 좁아지는 것을 방지할 수 있다. 이로써 상기 랜딩 패드(152)의 공정 마진을 향상시킬 수 있다.
상기 희생 스페이서를 제거하는 등방성 식각 공정을 진행하면, 상기 희생 스페이서를 식각하는 에천트의 확산이 상기 희생 스페이서를 깨끗하게 제거할 수 있다. 이로써 상기 희생 스페이서가 남지 않고, 상기 희생 스페이서가 있던 영역은 모두 에어 갭 영역(142)으로 변할 수 있다.
도 8을 참조하면, 상기 에어 갭 영역(142) 및 상기 리세스 영역(153)의 공간을 채우며 열분해막(164)을 형성할 수 있다. 상기 열분해막(164)은 탄소를 포함할 수 있다.
도 9를 참조하면, 에칭 공정을 이용하여 상기 열분해막(164)의 상부를 제거할 수 있다. 상기 열분해막(164)의 상부가 제거됨에 따라 상기 리세스 영역(153)의 상부를 노출시킬 수 있다. 이 후, 상기 기판(100) 상에 세정 공정을 수행할 수 있다. 상기 세정 공정은 예를 들어, 스트립(Strip) 공정, 플라즈마 자연 산화 세정(Plasma Native-Oxide Cleaning: PNC) 공정 및 이들의 조합을 통해 수행될 수 있다.
도 10을 참조하면, 상기 열분해막(164)의 상부가 제거된 상기 리세스 영역(153) 상에 스페이서 캐핑 패턴(154)을 콘포말하게 형성할 수 있다. 상기 스페이서 캐핑 패턴(154)은 원자층 증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 상기 스페이서 캐핑 패턴(154은 절연 물질을 포함할 수 있다. 예를 들어, 상기 스페이서 캐핑 패턴(154)은 옥사이드를 포함할 수 있다.
도 11을 참조하면, 상기 기판(100) 상에 열을 가하여 상기 에어 갭 영역(142)에 형성된 열분해막(164)을 제거할 수 있다.
도 12를 참조하면, 상기 스페이서 캐핑 패턴(154)을 식각하여 상기 리세스 영역(153)의 바닥면과 상기 에어 갭 영역(142) 상에 스페이서 캐핑 패턴(154)을 형성할 수 있다.
도 13은 본 발명의 다른 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 14는 본 발명의 실시예들에 따라 도 13을 A-A’선 및 B-B'선을 따라 자른 단면도이다.
도 13 및 도 14를 참조하면, 본 발명의 다른 실시예들에 따른 반도체 메모리 소자는 셀 어레이 영역(CAR) 및 주변 회로 영역(PER)을 포함할 수 있다. 상기 셀 어레이 영역(CAR)은 메모리 셀들이 배치되는 영역일 수 있다. 상기 주변 회로 영역(PER)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다.
도 14를 참조하면, 매립 절연 패턴은 하부 매립 절연패턴(157) 및 상부 매립 절연패턴(158)을 포함할 수 있다. 상기 상부 매립 절연패턴(158)은 상기 하부 매립 절연패턴(157) 상에 배치될 수 있다. 상기 상부 매립 절연패턴(158)과 상기 하부 매립 절연패턴(157)은 서로 동일한 물질을 포함할 수 있다.
하부 매립 절연 패턴(157)과 상기 에어 갭 영역(142) 사이에 스페이서 캐핑 패턴(154)이 개재될 수 있다. 상기 스페이서 캐핑패턴(154)은 상기 하부 매립 절연 패턴(157)의 측면을 따라 연장되어 상기 상부 매립 절연 패턴(158)의 바닥면과 접할 수 있다.
상기 스페이서 캐핑 패턴(154), 상기 하부 매립 절연패턴(157), 및 상기 상부 매립 절연패턴(158)에 대한 설명을 제외하고는 상기 셀 어레이 영역(CAR)에 대한 설명은 도 1 내지 도 3에서 설명한 바와 동일할 수 있다.
상기 주변 회로 영역(PER) 상에 기판(200)이 제공될 수 있다. 상기 기판(200) 상에 도전막(230), 배리어막(232), 금속막(234) 및 주변 캐핑패턴(236)이 순차적으로 배치될 수 있다. 상기 도전막(230), 상기 배리어막(232), 상기 금속막(234), 및 상기 주변 캐핑패턴(236)의 양 측벽에 제 3 스페이서(248)이 배치될 수 있다. 상기 기판(200) 상의 절연막(216)을 관통하는 주변 열분해막(252)이 배치되어 상기 기판(200)과 전기적으로 연결될 수 있다.
상기 주변 캐핑패턴(236) 상에 리세스 영역이 형성될 수 있다. 상기 리세스 영역에 의해 상기 주변 캐핑패턴(236)이 노출될 수 있다. 상기 리세스 영역 상에 제 1 주변 절연패턴(257)이 배치될 수 있다. 상기 제 1 주변 절연패턴(257) 상에 제 2 주변 절연 패턴(258)이 배치될 수 있다. 상기 제 1 주변 절연패턴(257) 및 제 2 주변 절연 패턴(258)은 서로 동일한 물질을 포함할 수 있다.
도 15 내지 도 19는 본 발명의 다른 실시예들에 따라 반도체 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4 내지 도 10에서 설명한 제조방법과 동일할 수 있다. 도 15는 도 10에서 설명한 바와 같이, 리세스 영역(153) 상에 스페이서 캐핑 패턴(154)이 형성될 수 있다. 마찬가지로, 상기 주변 회로 영역(PER)에서 리세스 영역에 형성된 주변 열분해막(252) 상에 주변 캐핑 패턴(254)을 콘포말하게 형성할 수 있다.
도 16을 참조하면, 상기 셀 어레이 영역(CAR)의 스페이서 캐핑 패턴(154) 상에 포토레지스트 패턴(162)를 형성할 수 있다. 상기 주변 회로 영역(PER)에는 포토레지스트 패턴이 형성되지 않을 수 있다. 이 후, 상기 주변 회로 영역(PER)에서 주변 캐핑 패턴(254)을 제거할 수 있다. 상기 셀 어레이 영역(CAR)에 형성된 포토레지스트 패턴(162)에 의해 스페이서 캐핑 패턴(154)은 제거되지 않을 수 있다.
도 17을 참조하면, 상기 셀 어레이 영역(CAR)에서도 에칭 공정을 통해 포토레지스트 패턴(162)을 제거할 수 있다. 상기 셀 어레이 영역(CAR)에서 에칭 공정을 통해 에어 갭 영역(142)에 형성된 열분해막을 제거할 수 있다. 마찬가지로, 상기 주변 회로 영역(PER)에서 에칭 공정을 통해 상기 주변 열분해막(252)을 제거할 수 있다.
도 18을 참조하면, 상기 셀 어레이 영역(CAR)에서 상기 스페이서 캐핑 패턴(154) 상에 하부 매립 절연패턴(157)을 형성할 수 있다. 마찬가지로, 상기 주변 회로 영역(PER)에서 리세스 영역 상에 제 1 주변 절연패턴(257)을 형성할 수 있다.
도 19를 참조하면, 상기 셀 어레이 영역(CAR)에서 에칭 공정을 통해 스페이서 캐핑 패턴(154)을 식각할 수 있다. 상기 에칭 공정에 의해 스페이서 캐핑 패턴(154)의 최상부면의 높이와 상기 하부 매립 절연 패턴(157)의 상면의 높이가 동일하게 형성될 수 있다.
다시 도 14을 참고하면, 상기 셀 어레이 영역(CAR)에서 상기 상부 매립 절연패턴(158)은 상기 하부 매립 절연패턴(157) 상에 배치될 수 있다. 상기 상부 매립 절연패턴(158)과 상기 하부 매립 절연패턴(157)은 서로 동일한 물질을 포함할 수 있다.
상기 주변 회로 영역(PER)에서 상기 제 1 주변 절연패턴(257) 상에 제 2 주변 절연 패턴(258)이 배치될 수 있다. 상기 제 1 주변 절연패턴(257) 및 제 2 주변 절연 패턴(258)은 서로 동일한 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 반도체 기판 내에 배치되며 서로 이격되는 제 1 불순물 주입 영역 및 제 2 불순물 주입 영역;
상기 제 1 불순물 주입 영역과 전기적으로 연결되는 비트라인;
상기 제 2 불순물 주입 영역과 전기적으로 연결되는 스토리지 노드 콘택;
상기 비트라인과 상기 스토리지 노드 콘택 사이에 개재되는 에어 갭 영역;
상기 스토리지 노드 콘택과 전기적으로 연결되는 랜딩 패드;
상기 랜딩 패드의 일 측벽 상에, 그리고 상기 에어 갭 영역 상에 배치되는 매립 절연 패턴; 및
상기 매립 절연 패턴 및 상기 에어 갭 영역 사이에 개재되는 스페이서 캐핑 패턴을 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 비트라인과 상기 스토리지 노드 콘택 사이의 제 1 스페이서 및 제 2 스페이서를 더 포함하되,
상기 제 1 스페이서는 상기 비트라인의 일 측벽에 인접하고, 상기 제 2 스페이서는 상기 스토리지 노드 콘택의 일 측벽에 인접하며,
상기 에어 갭 영역은 상기 제 1 스페이서와 상기 제 2 스페이서 사이에 배치되는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 스페이서 캐핑 패턴과 상기 매립 절연 패턴은 서로 다른 물질을 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 스페이서 캐핑 패턴은 절연 물질을 포함하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 스페이서 캐핑 패턴의 최하부면의 높이는 상기 비트라인의 상면의 높이보다 높고,
상기 제 1 스페이서의 최상부면의 높이는 상기 스페이서 캐핑 패턴의 상기 최하부면의 높이보다 높은 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 스토리지 노드 콘택과 상기 랜딩 패드 사이의 도전성 배리어막을 더 포함하되,
상기 도전성 배리어막은 상기 스페이서 캐핑 패턴과 접하는 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 매립 절연 패턴은 상부 매립 절연 패턴 및 하부 매립 절연 패턴을 포함하고,
상기 스페이서 캐핑 패턴은 상기 하부 매립 절연 패턴과 상기 에어 갭 영역 사이에 개재되고,
상기 스페이서 캐핑패턴은 상기 하부 매립 절연 패턴의 측면을 따라 연장되어 상기 상부 매립 절연 패턴의 바닥면과 접하는 반도체 메모리 장치.
- 반도체 기판 내에 배치되는 제 1 불순물 주입 영역;
상기 반도체 기판 내에 배치되며, 상기 제 1 불순물 주입 영역을 사이에 두고 서로 이격되는 제 2 불순물 주입 영역들;
상기 제 1 불순물 주입 영역과 전기적으로 연결되는 비트라인;
상기 제 2 불순물 주입 영역들과 각각 전기적으로 연결되는 스토리지 노드 콘택들;
상기 비트라인의 양 측에 각각 배치되는 에어 갭 영역들, 상기 에어 갭 영역들의 각각은 상기 비트라인과 상기 스토리지 노드 콘택들의 각각 사이에 개재되는 것;
상기 스토리지 노드 콘택들과 각각 전기적으로 연결되는 랜딩 패드들;
상기 랜딩 패드들 사이에 배치되고, 상기 에어 갭 영역들 중 하나 상에 배치되는 매립 절연 패턴; 및
상기 에어 갭 영역들 중 상기 하나와 상기 매립 절연 패턴 사이에 개재되는 스페이서 캐핑 패턴을 포함하는 반도체 메모리 장치.
- 제 8 항에 있어서,
상기 매립 절연 패턴은 상부 매립 절연 패턴 및 하부 매립 절연 패턴을 포함하고,
상기 스페이서 캐핑 패턴은 상기 하부 매립 절연 패턴과 상기 에어 갭 영역 사이에 개재되고,
상기 스페이서 캐핑 패턴은 상기 하부 매립 절연 패턴의 측면을 따라 연장되어 상기 상부 매립 절연 패턴의 바닥면과 접하는 반도체 메모리 장치.
- 제 9 항에 있어서,
상기 랜딩 패드 상의 하부 전극을 더 포함하는 반도체 메모리 장치.
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