KR20150137224A

KR20150137224A - 에어갭을 구비한 반도체장치 및 그 제조 방법

Info

Publication number: KR20150137224A
Application number: KR1020140064625A
Authority: KR
Inventors: 권세한; 최기수; 김승범; 김도형; 정두성; 박대식
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-05-28
Filing date: 2014-05-28
Publication date: 2015-12-09
Also published as: KR102242963B1

Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 제1오픈부를 갖는 층간절연층을 형성하는 단계, 상기 제1오픈부를 채우는 예비 제1플러그를 형성하는 단계, 상기 예비 제1플러그 상에 비트라인을 형성하는 단계, 상기 예비 제1플러그를 식각하여 제1플러그 및 상기 제1플러그의 양측벽에 위치하는 갭을 형성하는 단계, 상기 비트라인의 양측벽 및 상기 갭에 제1스페이서, 희생스페이서 및 제2스페이서를 포함하는 다층 스페이서를 형성하는 단계, 상기 다층 스페이서를 사이에 두고 상기 제1플러그 및 비트라인에 인접하는 제2플러그를 형성하는 단계, 상기 희생스페이서를 제거하여 상기 제1플러그의 양측벽에 위치하는 플러그형 에어갭과 상기 비트라인의 양측벽에 위치하는 라인형 에어갭을 포함하는 에어갭을 형성하는 단계, 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계를 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체장치에 관한 것으로서, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.

일반적으로 반도체 장치는 이웃하는 도전구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능(Performance)이 저하된다.

기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.

본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.

본 발명의 실시예에 따른 반도체장치는 리세스된 제1표면과 리세스된 제2표면을 갖는 기판, 상기 제1표면을 노출시킨 제1오픈부를 갖는 층간절연층, 상기 제1오픈부 내에 위치하며 상기 제1오픈부의 측벽으로부터 한 쌍의 갭에 의해 고립된 제1플러그, 상기 제1플러그를 커버링하면서 상기 층간절연층 상에서 어느 한 방향으로 연장된 비트라인, 상기 제1플러그에 이웃하는 하부 및 상기 비트라인에 이웃하는 상부를 포함하여 상기 제2표면에 접속된 제2플러그, 및 상기 제1플러그와 제2플러그의 하부 사이의 플러그형 에어갭 및 상기 비트라인과 제2플러그의 상부 사이의 라인형 에어갭을 포함하는 에어갭을 포함할 수 있다. 상기 라인형 에어갭은 상기 비트라인과 평행하게 연장된 라인 형상을 갖고, 상기 플러그형 에어갭은 상기 제1플러그에 의해 분리되어 상기 제1오픈부 내에 위치할 수 있다. 상기 비트라인과 제2플러그 사이에 위치하면서 상기 제1플러그의 양측벽에 형성되도록 연장된 제1스페이서 및 상기 제2플러그와 제1스페이서 사이에 위치하면서 상기 제1플러그의 양측벽에 형성되도록 연장된 제2스페이서를 더 포함하고, 상기 제1스페이서와 제2스페이서 사이에 상기 라인형 에어갭 및 플러그형 에어갭이 위치할 수 있다.

본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 제1오픈부를 갖는 층간절연층을 형성하는 단계, 상기 제1오픈부를 채우는 예비 제1플러그를 형성하는 단계, 상기 예비 제1플러그 상에 비트라인을 형성하는 단계, 상기 예비 제1플러그를 식각하여 제1플러그 및 상기 제1플러그의 양측벽에 위치하는 갭을 형성하는 단계, 상기 비트라인의 양측벽 및 상기 갭에 제1스페이서, 희생스페이서 및 제2스페이서를 포함하는 다층 스페이서를 형성하는 단계, 상기 다층 스페이서를 사이에 두고 상기 제1플러그 및 비트라인에 인접하는 제2플러그를 형성하는 단계, 상기 희생스페이서를 제거하여 상기 제1플러그의 양측벽에 위치하는 플러그형 에어갭과 상기 비트라인의 양측벽에 위치하는 라인형 에어갭을 포함하는 에어갭을 형성하는 단계, 및 상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계를 포함할 수 있다.

본 기술은 비트라인과 스토리지노드콘택플러그 사이에 에어갭을 형성함과 동시에 비트라인콘택플러그와 스토리지노드콘택플러그 사이에 에어갭을 형성하므로써, 기생캐패시턴스를 감소시킨다. 이에 따라, 메모리셀의 동작속도를 향상시킬 수 있다.

도 1은 본 실시예에 따른 반도체장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선에 따른 단면도이다.
도 2c는 라인형 에어갭의 상세도이다.
도 2d는 플러그형 에어갭의 상세도이다.
도 3a 내지 도 3p는 도 1의 A-A'선에 따른 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.
도 4a 내지 도 4p는 도 1의 B-B'선에 따른 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

도 1은 본 실시예에 따른 반도체장치를 도시한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선에 따른 단면도이다. 도 2c는 라인형 에어갭의 상세도이다. 도 2d는 플러그형 에어갭의 상세도이다.

반도체장치(100)는 복수의 매립워드라인(Buried wordline, 107), 복수의 비트라인(Bitline, 116) 및 메모리요소(126)를 포함한다. 매립워드라인(107)은 기판(101) 내에 형성된다. 비트라인(116)은 기판(101) 상부에 형성된다. 매립워드라인(107)과 비트라인(116)은 교차하는 방향을 갖고 배열된다. 비트라인(116)과 기판(101) 사이에 제1플러그(115)가 형성된다. 메모리요소(126)와 기판(101) 사이에 제2플러그(123), 오믹콘택층(124) 및 제3플러그(125)의 적층구조가 형성된다. 제2플러그(123)는 이웃하는 비트라인(116) 사이에 위치한다. 비트라인(116)과 제2플러그(123) 사이에 에어갭(120)이 내장된 스페이서가 형성된다. 스페이서는 제1스페이서(118)과 제2스페이서(119)를 포함한다. 제1스페이서(118)와 제2스페이서(119) 사이에 에어갭(120)이 위치한다. 에어갭(120)은 라인형 에어갭(120L)과 플러그형 에어갭(120P)을 포함한다. 비트라인(116)과 제2플러그(123)의 상부(123A) 사이에 라인형 에어갭(120L)이 형성된다. 제1플러그(115)와 제2플러그(123)의 하부(123B) 사이에 플러그형 에어갭(120P)이 형성된다. 플러그형 에어갭(120P)은 제1플러그(115)의 양측벽에 위치한다. 제1스페이서(118)와 제2스페이서(119)는 비트라인(116)의 양측벽에 형성되면서 제1플러그(115)의 양측벽까지 연장된다.

반도체장치(100)를 자세히 살펴보기로 한다.

기판(101)에 소자분리층(103)이 형성된다. 소자분리층(103)은 분리트렌치(102)에 형성된다. 소자분리층(103)에 의해 복수의 활성영역(Active region, 104)이 정의된다.

활성영역(104)과 소자분리층(103)을 가로지르는 게이트트렌치(Gate trench, 105)가 형성된다.

게이트트렌치(105)의 표면 상에 게이트절연층(Gate dielectric, 106)이 형성된다.

게이트절연층(106) 상에 게이트트렌치(106)를 부분적으로 매립하는 매립워드라인(Buried word line, 107)이 형성된다.

매립워드라인(107) 상에 실링층(Sealing layer, 108)이 형성된다.

활성영역(104)에 제1불순물영역(109) 및 제2불순물영역(110)이 형성된다.

기판(101) 상에 제1플러그(115)가 형성된다. 기판(101)은 리세스된 제1표면(R1)을 갖고, 제1플러그(15)는 제1표면(R1) 상에 형성된다. 제1플러그(115)는 제1불순물영역(109)에 접속된다. 제1플러그(115)는 제1오픈부(113) 내에 위치한다. 제1오픈부(113)는 층간절연층(111)에 형성된다. 층간절연층(111)은 기판(101) 상에 형성된다. 제1오픈부(113)는 제1불순물영역(109)을 노출시키는 콘택홀이다. 제1플러그(115)는 비트라인콘택플러그(bitline contact plug)라고 지칭될 수 있다.

제1플러그(115) 상에 비트라인구조물이 형성된다. 비트라인구조물은 비트라인(116)과 비트라인(116) 상의 비트라인하드마스크(117)를 포함한다. 비트라인구조물은 매립워드라인(107)과 교차하는 방향으로 연장된 라인 형상을 갖는다. 비트라인(116)의 일부는 제1플러그(115)와 접속된다. 비트라인(116)과 제1플러그(115)는 선폭(line width))이 동일하다. 따라서, 비트라인(116)은 제1플러그(115)를 커버링하면서 어느 한 방향으로 연장된다. 비트라인(116)은 식각정지층(112) 상에 위치하여 연장될 수 있다. 식각정지층(112)은 층간절연층(111) 상에 형성되며 비트라인(116)과 동일한 선폭을 갖는 라인 형상이다.

비트라인구조물 사이에 스토리지노드콘택플러그가 형성된다. 스토리지노드콘택플러그는 제2불순물영역(110)에 접속된다. 스토리지노드콘택플러그는 제2플러그(123), 오믹콘택층(124) 및 제3플러그(125)를 포함한다. 제2플러그(123)는 제2오픈부(114) 내에 형성될 수 있다. 기판(101)은 리세스된 제2표면(R2)을 갖고, 제2플러그(123)는 제2표면(R2) 상에 형성된다. 제2오픈부(114)는 제2불순물영역(110)을 노출시키는 콘택홀이다. 제2플러그(123)는 폴리실리콘 등을 포함하는 실리콘플러그이다. 제3플러그(125)는 텅스텐 등을 포함하는 금속플러그이다. 오믹콘택층(124)은 제2플러그(123)와 제3플러그(125) 사이에 형성된다. 오믹콘택층(124)은 금속실리사이드층을 포함한다. 제2플러그(123)와 제2플러그(125) 사이에 오믹콘택층(124)을 형성하므로써 콘택저항이 감소한다. 제3플러그(125)는 비트라인구조물 상부에 오버랩되는 확장부를 갖는다. 이로써 메모리요소(126)의 오버랩마진을 확보할 수 있다. 비트라인(116)의 연장 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그는 분리층(122)에 의해 분리될 수 있다.

비트라인구조물의 양측벽에 에어갭(120)이 형성된다. 에어갭(120)은 플러그형 에어갭(120P)과 라인형 에어갭(120L)을 포함한다. 플러그형 에어갭(120P)은 제1플러그(115)의 양측벽에 위치한다. 라인형 에어갭(120L)은 비트라인(116)의 양측벽에 위치한다. 라인형 에어갭(120L)과 플러그형 에어갭(120P)은 접속된다. 제1플러그(115)와 제2플러그(123)의 하부(123B) 사이에 플러그형 에어갭(120P)이 위치하며, 비트라인(116)과 제2플러그(123)의 상부(123A) 사이에 라인형 에어갭(120L)이 위치한다.

에어갭(120)의 상부는 캡핑스페이서(121)에 의해 캡핑된다.

제3플러그(125) 상에 메모리요소(126)가 형성된다. 메모리요소(126)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 다른 실시예에서, 제3플러그(125) 상에 다양하게 구현된 메모리요소가 연결될 수 있다.

위와 같이, 반도체장치(100)는 매립워드라인(107)을 포함하는 트랜지스터, 비트라인(116)을 포함한다. 기판(101)과 비트라인(116)은 제1플러그(115)에 의해 전기적으로 연결된다. 제1플러그(115)와 비트라인(116)은 제2플러그(123), 오믹콘택층(124) 및 제3플러그(125)의 적층구조에 이웃한다.

제2플러그(123)와 비트라인(116) 사이에 라인형 에어갭(120L)이 형성된다. 따라서, 비트라인(116)과 제2플러그(123)간의 기생캐패시턴스가 감소한다. 또한, 제1플러그(115)와 제2플러그(123) 사이에 플러그형 에어갭(120P)이 형성된다. 따라서, 제1플러그(115)와 제2플러그(123)간의 기생캐패시턴스가 감소한다.

제1스페이서(118)과 제2스페이서(119)가 실리콘질화물을 포함하는 경우, 'Nitride-Air-Nitride' 구조의 스페이서구조물이 형성된다.

본 실시예에 따르면, 비트라인(116)과 제2플러그(123) 사이에 라인형 에어갭(120L)을 형성함과 동시에 제1플러그(115)와 제2플러그(123) 사이에 플러그형 에어갭(120P)을 형성하므로써, 기생캐패시턴스를 감소시킨다. 이에 따라, 메모리셀의 동작속도를 향상시킨다.

한편, 본 실시예의 비교예로서, 비트라인과 스토리지노드콘택플러그 사이에만 에어갭이 형성될 수 있다. 또한, 다른 비교예로서, 비트라인콘택플러그와 스토리지노드콘택플러그 사이에만 에어갭이 형성될 수 있다. 그러나, 비교예들은 본 실시예보다 기생캐패시턴스 감소효과가 낮으므로 메모리셀의 동작속도를 향상시키는데 한계가 있다.

도 3a 내지 도 3p는 도 1의 A-A'선에 따른 메모리셀을 제조하는 방법의 일예를 도시한 도면이다. 도 4a 내지 도 4p는 도 1의 B-B'선에 따른 메모리셀을 제조하는 방법의 일예를 도시한 도면이다.

도 3a 및 도 4a에 도시된 바와 같이, 기판(11)에 소자분리층(13)이 형성된다. 기판(11)은 반도체물질을 포함한다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 기판(11)은 메모리셀영역과 주변회로영역을 포함할 수 있다. 소자분리층(13)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리층(13)은 분리트렌치(isolation trench, 12)에 형성된다. 소자분리층(13)에 의해 활성영역(14)이 정의된다. 활성영역(14)은 단축과 장축을 갖는 섬형태(Island type)가 될 수 있다. 복수의 활성영역(14)이 소자분리층(13)에 의해 분리된다. 소자분리층(13)은 실리콘질화물(Silicon nitride) 또는 실리콘산화물(Silicon oxide)을 포함할 수 있다.

기판(11)의 메모리셀영역에 매립워드라인(buried wordline, 17)을 포함하는 트랜지스터가 형성된다. 기판(11)에 매립워드라인(17)이 매몰된다. 매립워드라인(17)은 게이트트렌치(15) 내에 형성된다. 기판(11) 내에 일정 깊이를 갖는 게이트트렌치(15)가 형성된다. 게이트트렌치(15)는 분리트렌치(12)보다 더 얕은 깊이를 갖는다. 게이트트렌치(15)는 어느 한 방향으로 연장된 라인형태가 될 수 있다. 게이트트렌치(15)는 활성영역(14) 및 소자분리층(12)을 식각하여 형성될 수 있다. 게이트트렌치(15)는 활성영역(14)과 소자분리층(13)을 가로지르는 형태로서, 게이트트렌치(15)의 일부는 활성영역(14) 내에 형성되고, 게이트트렌치(15)의 나머지는 소자분리층(13) 내에 형성된다. 다른 실시예에서, 게이트트렌치(15)의 일부, 즉 소자분리층(13) 내에 형성되는 부분은 활성영역(14) 내에 형성된 부분보다 더 깊은 깊이를 가질 수 있다. 이로써, 핀영역(도시 생략)이 형성될 수 있다.

게이트트렌치(15)의 표면 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)은 열산화(Thermal oxidation)를 통해 형성될 수 있다. 다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 산화물 및 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 고유전 물질은 하프늄산화물 또는 알루미늄산화물 등과 같은 금속산화물 중에서 선택된 적어도 하나일 수 있다.

게이트절연층(16) 상에 매립워드라인(17)이 형성된다. 매립워드라인(17) 상에 실링층(18)이 형성된다. 매립워드라인(17)은 게이트트렌치(15)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN) 및 텅스텐(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 매립워드라인(17)은 티타늄질화물(TiN) 상에 텅스텐(W)을 적층하는 TiN/W과 같은 2층 구조로 형성할 수 있다. 다른 실시에에서, 매립워드라인(17)은 일함수 금속층을 포함할 수도 있다. 실링층(18)은 매립워드라인(17) 상에서 게이트트렌치(15)를 채운다. 실링층(18)은 후속 공정으로부터 매립워드라인(17)을 보호하는 역할을 수행할 수 있다. 실링층(18)은 절연물질을 포함할 수 있다. 실링층(18)은 실리콘질화물을 포함할 수 있다. 실링층(18) 형성후에 활성영역(14)에 제1불순물영역(19) 및 제2불순물영역(20)을 형성할 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 소스영역 및 드레인영역에 대응한다. 이로써, 매립워드라인(17)을 포함하는 매립게이트형 트랜지스터가 메모리셀영역에 형성된다.

도 3b 및 도 4b에 도시된 바와 같이, 기판(11) 상부에 층간절연층(21)이 형성된다. 층간절연층(21) 상에 식각정지층(22)이 형성된다. 층간절연층(21)은 실리콘산화물, 실리콘질화물 또는 실리콘산화물과 실리콘질화물의 적층구조를 포함할 수 있다. 식각정지층(22)은 실리콘질화물을 포함할 수 있다.

제1오픈부(First opening, 24)가 형성된다. 제1마스크패턴(23)을 식각마스크로 하여 식각정지층(22)과 제1층간절연층(21)을 식각하므로써 제1오픈부(24)가 형성된다. 제1마스크패턴(23)은 감광막패턴을 포함할 수 있다. 제1오픈부(24)는 평면상으로 볼 때 홀 형상(hol type)을 가질 수 있다. 제1오픈부(24)에 의해 기판(11)의 일부분이 노출된다. 제1오픈부(24)는 일정 선폭으로 제어된 직경을 가질 수 있다. 제1오픈부(24)는 원형 또는 타원형일 수 있다. 제1오픈부(24)는 매립워드라인(17) 사이의 활성영역(14)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 제1오픈부(24)에 의해 제1불순물영역(19)이 노출된다. 제1오픈부(24)는 콘택홀이라고 지칭될 수 있다. 후속 공정에서 제1오픈부(24)에 제1플러그가 형성된다. 제1오픈부(24)는 활성영역(14)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1오픈부(24)를 형성하기 위한 식각 공정에서 제1불순물영역(19)에 근접하는 소자분리층(13) 및 실링층(18)의 일부도 식각될 수 있다.

제1오픈부(24) 아래의 노출된 제1불순물영역(19)이 일정 깊이 리세스된다(도면부호 R1 참조). 제1불순물영역(19)의 리세스된 표면(R1)은 제2불순물영역(20)의 표면보다 낮다. 이에 따라 제1불순물영역(19)과 제1플러그간의 접촉저항을 개선시킨다.

도 3c 및 도 4c에 도시된 바와 같이, 제1마스크패턴(23)이 제거된다. 다음으로, 예비 제1플러그(25A)가 형성된다. 예비 제1플러그(25A)의 형성 방법을 살펴보면 다음과 같다. 먼저, 제1오픈부(24)를 포함한 전면에 제1오픈부(24)를 채우는 제1도전층(도시 생략)을 형성한다. 다음으로, 식각정지층(22)의 표면이 노출되도록 제1도전층이 평탄화된다. 이로써, 제1오픈부(24)를 채우는 예비 제1플러그(25A)가 형성된다. 예비 제1플러그(25A)의 표면은 식각정지층(23)의 표면과 동일한 높이를 갖거나 더 낮은 높이를 가질 수 있다. 후속하여, 임플란트 등의 도핑공정에 의해 예비 제1플러그(25A)에 불순물이 도핑될 수 있다. 본 실시예에서, 예비 제1플러그(25A)는 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 예비 제1플러그(25A)는 금속함유물질로 형성될 수도 있다.

도 3d 및 도 4d에 도시된 바와 같이, 예비 제1플러그(25A) 및 식각정지층(22) 상에 제2도전층(26A)과 하드마스크층(27A)을 적층한다. 제2도전층(26A)은 금속함유물질을 포함한다. 제2도전층(26A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2도전층(26A)은 텅스텐(W) 또는 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 하드마스크층(27A)은 절연물질로 형성된다. 하드마스크층(27A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 하드마스크층(27A)은 실리콘질화물로 형성된다.

도 3e 및 도 4e에 도시된 바와 같이, 비트라인구조물(Bitline structure)과 제1플러그(25)가 형성된다.

하드마스크층(27A) 상에 제2마스크패턴(28)이 형성된다. 제2마스크패턴(28)은 감광막패턴을 포함한다. 제2마스크패턴(28)은 어느 한 방향으로 연장된 라인 형상을 갖는다. 제2마스크패턴(28)은 제1오픈부(24)의 직경보다 작은 선폭을 가질 수 있다. 제2마스크패턴(28)을 식각마스크로 하여 하드마스크층(27A)과 제2도전층(26A)을 식각한다. 이에 따라, 비트라인(26) 및 비트라인하드마스크(27)을 포함하는 비트라인구조물이 형성된다. 비트라인(26)을 형성하기 위한 제2도전층(26A)의 식각 공정은 식각정지층(22)에서 멈춘다. 비트라인하드마스크(27)는 하드마스크층(27A)의 식각에 의해 형성된다.

제2마스크패턴(28)을 식각마스크로 하여 식각정지층(22)을 식각한다. 식각정지층(22)또한 비트라인(26)과 동일한 선폭을 갖고 식각될 수 있다.

제2마스크패턴(28)을 식각마스크로 하여 예비 제1플러그(25A)를 식각한다. 이에 따라 제1플러그(25)가 형성된다. 예비 제1플러그(25A)는 비트라인(26)과 동일한 선폭을 갖고 식각될 수 있다. 제1플러그(25)는 제1불순물영역(19) 상에 형성된다. 제1플러그(25)는 제1불순물영역(19)과 비트라인(26)을 상호 접속시킨다. 제1플러그(25)는 제1오픈부(24) 내에 형성된다. 제1플러그(25)의 선폭은 제1오픈부(24)의 직경보다 작다. 따라서, 제1플러그(25) 주변에 갭(29)이 형성된다. 비트라인(26)의 연장 방향에서는 제1플러그(25) 주변에 갭(29)이 형성되지 않는다. 즉, 비트라인(26)과 교차하는 방향에서 제1플러그(25) 주변에 갭(29)이 형성된다.

상술한 바와 같이, 제1플러그(25)가 형성되므로써 제1오픈부(24) 내에 갭(29)이 형성된다. 이는 제1플러그(25)가 제1오픈부(24)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(29)은 제1플러그(25)를 에워싸는 서라운딩 형상이 아니라, 제1플러그(25)의 양측벽에 독립적으로 형성된다. 결국, 제1오픈부(24) 내에는 하나의 제1플러그(25)와 한 쌍의 갭(29)이 위치하며, 한 쌍의 갭(29)은 제1플러그(25)에 의해 분리된다.

비트라인구조물은 제1플러그(25)를 커버링하면서 어느 한 방향으로 연장된다. 예컨대, 비트라인구조물은 매립워드라인(17)과 교차하는 방향으로 연장된다. 비트라인(26)은 식각정지층(22) 상에서 라인 형상을 갖고 연장되며, 비트라인(26)의 일부는 제1플러그(25)와 접속된다.

도시하지 않았으나, 비트라인구조물 및 제1플러그(25)를 형성한 후에 또는 비트라인구조물과 제1플러그(25) 형성시 주변회로영역에 플라나게이트구조물을 포함하는 비매립게이트형 트랜지스터가 형성될 수 있다. 플라나게이트구조물은 제1전극, 제2전극 및 게이트하드마스크층을 포함할 수 있다. 제1전극은 예비 제1도전플러그로 사용된 제1도전층의 식각에 의해 형성되고, 제2전극은 비트라인으로 사용된 제2도전층의 식각에 의해 형성된다. 게이트하드마스크층은 하드마스크층의 식각에 의해 형성된다. 플라나게이트구조물 형성후에 주변회로영역의 기판(11)에 소스영역 및 드레인영역을 형성할 수 있다. 이와 같이, 주변회로영역에 비매립게이트형 트랜지스터가 형성된다.

도 3f 및 도 4f에 도시된 바와 같이, 제2마스크패턴(28)이 제거된다.

비트라인구조물 상에 제1스페이서층(30A)이 형성된다. 제1스페이서층(30A)은 비트라인구조물을 포함한 기판(11)의 전면에 형성된다. 제1스페이서층(30A)은 절연물질로 형성된다. 제1스페이서층(30A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 이하, 실시예에서, 제1스페이서층(30A)은 실리콘질화물을 포함한다. 제1스페이서층(30A)은 갭(29)을 채우지 않고 컨포멀하게 형성된다. 제1스페이서층(30A)은 후속 공정으로부터 비트라인(26) 및 제1플러그(25)를 보호한다.

제1스페이서층(30A) 상에 희생스페이서층(31A)이 형성된다. 희생스페이서층(31A)은 절연물질로 형성된다. 희생스페이서층(31A)은 제1스페이서층(30A)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 희생스페이서층(31A)은 금속질화물을 포함한다. 이하, 실시예에서, 희생스페이서층(31A)은 티타늄질화물을 포함할 수 있다. 희생스페이서층(31A)은 제1스페이서층(30A) 상에서 갭(29)을 채우지 않고 컨포멀하게 형성된다.

도 3g 및 도 4g에 도시된 바와 같이, 희생스페이서(31)가 형성된다. 희생스페이서(31)는 희생스페이서층(31A)의 식각에 의해 형성된다. 에치백 공정에 의해 희생스페이서층(31A)이 식각될 수 있다. 제1플러그(25)의 측벽에서 제1스페이서층(30A) 상에 희생스페이서(31)가 형성된다. 희생스페이서(31)의 바텀부는 갭(29)의 내부에 위치하도록 그 높이가 제어될 수 있다. 즉, 갭(29)을 제외한 층간절연층(21)의 표면에서 희생스페이서층(31A)이 제거된다. 희생스페이서(31)는 비트라인구조물의 양측벽에 위치하도록 연장될 수 있다. 결국, 희생스페이서(31)는 제1플러그(25)는 물론 비트라인구조물의 양측벽에 위치하는 스페이서 형상을 갖는다. 갭(29)의 일부 측벽은 희생스페이서(31)에 의해 커버링되지 않고 노출될 수 있다. 이를 리세스드 갭(Recessed gap, 31B)이라고 지칭한다.

도 3h 및 도 4h에 도시된 바와 같이, 희생스페이서(31) 및 제1스페이서층(30A) 상에 제2스페이서층(32A)이 형성된다. 제2스페이서층(32A)은 희생스페이서(31)를 포함한 전면에 형성된다. 특히, 제2스페이서층(32A)은 리세스드 갭(31B)을 채우면서 전면에 형성될 수 있다. 제2스페이서층(32A)은 절연물질을 포함한다. 제2스페이서층(32A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 이하, 실시예에서, 제2스페이서층(32A)은 실리콘질화물을 포함한다.

도 3i 및 도 4i에 도시된 바와 같이, 희생층(33A)이 형성된다. 희생층(33A)은 비트라인구조물 사이에 갭필된다. 희생층(33A)은 실리콘산화물을 포함한다. 희생층(33A)은 스핀온절연물질(SOD)을 포함할 수 있다. 후속하여 희생층(33A)은 비트라인구조물의 상부가 노출되도록 평탄화될 수 있다. 이에 따라, 비트라인구조물 사이에 라인 형상의 희생층(33A)이 형성된다. 희생층(33A)은 비트라인구조물과 평행하게 연장된다. 희생층(33A)의 평탄화 공정시에 제1스페이서층(30A), 희생스페이서(31) 및 제2스페이서층(32A)의 탑부가 평탄화될 수 있다.

도 3j 및 도 4j에 도시된 바와 같이, 제3마스크패턴(34)이 형성된다. 제3마스크패턴(34)은 비트라인구조물과 교차하는 방향으로 패터닝된다. 제3마스크패턴(34)은 라인 형상을 갖는다. 제3마스크패턴(34)은 감광막패턴을 포함할 수 있다.

희생층(33A)에 예비 분리부(Pre-isolation part, 35)가 형성된다. 제3마스크패턴(34)을 식각마스크로 이용하여 희생층(33A)을 식각한다. 이에 따라, 예비 분리부(35)가 형성되며, 이웃하는 예비 분리부(35) 사이에 희생층패턴(33)이 잔류한다.

희생층(33A)을 식각할 때, 비트라인구조물의 상부가 일정 깊이 식각될 수 있다. 즉, 비트라인하드마스크(27)가 일정 깊이 식각될 수 있다. 따라서, 제3마스크패턴(34)에 의해 노출된 희생층(33A)은 모두 식각되고, 비트라인구조물의 비트라인하드마스크(27)가 일부 식각된다. 결국, 예비 분리부(35)는 비트라인구조물과 교차하는 라인형상을 가질 수 있다. 예비 분리부(35)의 일부(35A)는 비트라인구조물 내에 일정 깊이를 갖고 위치할 수 있다. 예비 분리부(35)의 일부(35A)는 비트라인(26)을 노출시키지 않도록 깊이가 제어될 수 있다. 예비 분리부(35)는 매립워드라인(17)에 오버랩되는 형태가 될 수 있다. 다른 실시예에서, 예비 분리부(35)는 매립워드라인(17)보다 작은 선폭을 가질 수 있다.

도 3k 및 도 4k에 도시된 바와 같이, 제3마스크패턴(34)이 제거된다.

예비 분리부(35)에 분리층(Isolation layer, 36)이 형성된다. 분리층(36)은 예비 분리부(35)를 갭필하도록 실리콘질화물을 형성한 후 평탄화하여 형성될 수 있다. 분리층(36)은 비트라인구조물과 교차하는 방향으로 연장되는 라인 형상을 갖는다. 분리층(36)과 비트라인구조물이 교차하여 제공되는 공간에는 희생층패턴(33)이 잔류한다. 분리층(36)은 예비 분리부(35)를 채운다.

도 3l 및 도 4l에 도시된 바와 같이, 희생층패턴(33)이 제거된다. 희생층패턴이 제거된 공간은 제2오픈부(37)가 된다. 제2오픈부(37)는 분리층(36) 사이에 형성된다. 제2오픈부(37)는 비트라인구조물과 분리층(36)에 의해 고립된 형상을 갖고 배열된다. 희생층패턴(33)을 제거하기 위해 딥아웃 공정이 적용될 수 있다. 딥아웃 공정에 의해 제1스페이서층(30A), 희생스페이서(31) 및 제2스페이서층(32A)의 손실없이 선택적으로 희생층패턴(33)을 제거할 수 있다. 제2오픈부(37)는 평면상으로 볼 때, 사각형 형태의 홀 형상을 가질 수 있다.

다음으로, 제2오픈부(37)의 바텀부를 확장시킨다. 이를 위해 제2스페이서층(32A)의 바텀부와 제1스페이서층(30A)의 바텀부를 선택적으로 제거한다. 이에 따라, 제2스페이서(32)와 제1스페이서(30)가 형성된다. 계속해서, 제2스페이서(32)에 자기정렬시켜 층간절연층(21)을 식각한다. 따라서, 제2오픈부(37) 아래에 제2불순물영역(20)이 노출된다. 후속하여 제2불순물영역(20) 및 소자분리층(13)의 일부가 일정 깊이 리세스(도면부호 R2 참조)될 수 있다. 제2오픈부(37)의 바텀부, 즉 리세스된 표면(R2)은 식각선택비 차이에 의해 V 자형의 프로파일을 가질 수 있다.

이와 같이, 제2오픈부(37)를 확장시킴에 따라, 비트라인(26)과 제1플러그(25)의 측벽에는 제1스페이서(30), 희생스페이서(31) 및 제2스페이서(32)를 포함하는 스페이서구조물이 형성된다. 희생스페이서(31)의 바텀부는 제1스페이서(30)와 제2스페이서(32)에 의해 밀폐될 수 있다. 희생스페이서(31)의 탑부는 외부로 노출된다.

도 3m 및 도 4m에 도시된 바와 같이, 제2플러그(38)가 형성된다. 제2플러그(38)는 제2오픈부(37) 내부에 리세스되어 형성된다. 제2플러그(38)는 실리콘함유층을 포함할 수 있다. 제2플러그(38)는 폴리실리콘층을 포함할 수 있다. 폴리실리콘층은 불순물이 도핑될 수 있다. 제2플러그(38)는 제2불순물영역(20)과 접속된다. 제2플러그(38)는 비트라인(26)의 상부 표면보다 높게 리세스된 높이를 가질 수 있다. 제2플러그(38)를 형성하기 위해 폴리실리콘층을 증착한 후 에치백 공정이 수행될 수 있다.

도 3n 및 도 4n에 도시된 바와 같이, 희생스페이서(32)가 제거된다. 이에 따라 희생스페이서(32)가 제거된 공간은 에어갭(39)으로 잔존한다. 희생스페이서(32)를 제거하기 위해 습식식각이 적용될 수 있다. 예컨대, 티타늄질화물을 선택적으로 제거할 수 있는 케미컬이 사용된다. 케미컬은 제1플러그(25)의 주변까지 충분히 흘러들어가 희생스페이서(32)를 모두 제거할 수 있다. 제1스페이서(30)와 제2스페이서(32)에 의해 소자분리층(13)이 차단되고 있으므로, 케미컬에 의해 소자분리층(13)이 손상되지 않는다.

에어갭(39)은 라인형 에어갭(39L)과 플러그형 에어갭(39P)을 포함한다. 라인형 에어갭(39L)은 제1스페이서(30)와 제2스페이서(32) 사이에 위치한다. 라인형 에어갭(39L)은 비트라인(26)과 평행하게 연장된다. 플러그형 에어갭(39P)은 제1플러그(25)의 측벽에 형성된다. 라인형 에어갭(39L)과 플러그형 에어갭(39P)은 연결된다. 플러그형 에어갭(39P)은 제1플러그(25)의 양측벽에서 독립적으로 형성된다.

상술한 바와 같이, 라인형 에어갭(39L)과 플러그형 에어갭(39P)을 포함하는 에어갭(39)이 형성된다. 비트라인구조물의 측벽에는 제1스페이서(30), 라인형 에어갭(39L) 및 제2스페이서(32)를 포함하는 스페이서구조물이 형성된다. 제1플러그(25)의 측벽에는 제1스페이서(30), 플러그형 에어갭(39P) 및 제2스페이서(32)를 포함하는 스페이서구조물이 형성된다. 제1스페이서(30)와 제2스페이서(32)가 실리콘질화물을 포함하므로, 스페이서구조물은 'N-Air-N(NAN)' 구조가 된다. 플러그형 에어갭(39P)의 바텀부는 제1스페이서(30)와 제2스페이서(32)에 의해 밀폐된다. 라인형 에어갭(39L)의 탑부는 외부로 노출된다.

도 3o 및 도 4o에 도시된 바와 같이, 캡핑층(40)이 형성된다. 캡핑층(40)은 에어갭(39)의 탑부를 채운다. 캡핑층(40)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 캡핑층(40)의 바텀부는 비트라인(26)과 제2플러그(28) 사이에서 에어갭(39)의 높이가 충분히 확보되도록 하는 깊이를 가질 수 있다. 캡핑층(40)을 형성하기 위해 에어갭(39)의 탑부가 채워지도록 전면에 실리콘질화물을 증착한 후 에치백 공정이 수행될 수 있다. 도시되지 않았으나, 캡핑층(40)을 형성하는 도중에, 제2플러그(38) 상부의 제2스페이서(32) 측벽에도 캡핑층이 형성될 수도 있다. 에어갭(39)의 탑부만을 선택적으로 채우기 위해 실리콘질화물은 단차피복성이 열악한 방법에 의해 증착될 수 있다. 예컨대, 플라즈마화학기상증착법에 의해 증착될 수 있다. 에어갭(39)의 폭이 매우 좁기 때문에 에어갭(39)의 바텀부까지 실리콘질화물이 증착되지 않는다.

다른 실시예에서, 캡핑층(40)을 형성하기 위해 다음과 같이 진행할 수도 있다.

먼저, 산화공정에 의해 제2플러그(38)의 상부 표면 및 상부 모서리를 덮는 실리콘산화물을 형성한 후, 제1실리콘질화물을 컨포멀하게 형성한다. 다음으로, 제1실리콘질화물과 실리콘산화물을 에치백하여 제2플러그(38)의 상부 표면을 노출시킬 수 있다. 다음으로, 제2실리콘질화물을 형성한 후 에치백을 실시한다. 이에 따라, 캡핑층(40)의 실리콘산화물, 제1실리콘질화물 및 제2실리콘질화물의 삼중 구조가 될 수 있다. 제2플러그(38)의 상부 표면의 노출면적을 최대화하기 위해 캡핑층(40)의 두께가 조절될 수 있다.

도 3p 및 도 4p에 도시된 바와 같이, 제2플러그(38) 상에 오믹콘택층(41)이 형성된다. 오믹콘택층(41)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(41)을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)이 수행된다. 이에 따라, 실리사이드화금속층과 제2플러그(38)가 접하는 계면에서 실리사이드화반응(Silicidation)이 발생하여, 금속실리사이드층(Metal silicide layer)이 형성된다. 오믹콘택층(41)은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 오믹콘택층(41)은 'CoSi₂ 상'의 코발트실리사이드를 포함할 수 있다.

오믹콘택층(41)으로서 CoSi₂상의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.

오믹콘택층(41) 상에 제3플러그(42)가 형성된다. 제3플러그(42)을 형성하기 위해 제4도전층(미도시)의 갭필 및 평탄화가 수행될 수 있다. 제3플러그(42)는 오믹콘택층(41) 상에서 제2오픈부(37)의 나머지를 채우면서 형성된다. 제3플러그(42)는 금속함유층을 포함할 수 있다. 제3플러그(42)는 텅스텐을 함유하는 물질을 포함할 수 있다. 제3플러그(42)는 텅스텐층 또는 텅스텐화합물을 포함할 수 있다.

제3플러그(42)는 부분적으로 비트라인구조물과 오버랩된 확장부를 갖는다.

제3플러그(42)를 형성하기 위한 식각 공정 후에 제3플러그(42)의 에지에 자기정렬되어 제1스페이서(30), 제2스페이서(32), 캡핑층(40) 및 비트라인하드마스크(27)이 일정 깊이 식각될 수 있다. 여기서, 캡핑층(40)의 식각량은 에어갭(39)이 노출되지 않도록 제어된다.

도시하지 않았으나, 제3플러그(42) 상에 메모리요소가 형성될 수 있다(도 2A 참조).

상술한 실시예에 따르면, 제2플러그(38)와 비트라인(26) 사이에 라인형 에어갭(39L)을 형성함과 동시에 제1플러그(25)와 제2플러그(38) 사이에 플러그형 에어갭(39P)을 형성하므로써 기생캐패시턴스를 감소시킨다. 기생캐패시턴스가 감소하므로 센싱마진(Sensing margin)을 개선시킬 수 있다.

상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.

전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

101 : 기판 104 : 활성영역
107 : 매립워드라인 109 : 제1불순물영역
110 : 제2불순물영역 111 : 층간절연층
112 : 식각정지층 113 : 제1오픈부
114 : 제2오픈부 115 : 제1플러그
116 : 비트라인 117 : 비트라인하드마스크
118 : 제1스페이서 119 : 제2스페이서
120 : 에어갭 120L : 라인형 에어갭
120P : 플러그형 에어갭 121 : 캡핑스페이서
123 : 제2플러그 124 : 오믹콘택층
125 : 제3플러그 126 : 메모리요소

Claims

리세스된 제1표면과 리세스된 제2표면을 갖는 기판;
상기 제1표면을 노출시킨 제1오픈부를 갖는 층간절연층;
상기 제1오픈부 내에 위치하며 상기 제1오픈부의 측벽으로부터 한 쌍의 갭에 의해 고립된 제1플러그;
상기 제1플러그를 커버링하면서 상기 층간절연층 상에서 어느 한 방향으로 연장된 비트라인;
상기 제1플러그에 이웃하는 하부 및 상기 비트라인에 이웃하는 상부를 포함하여 상기 제2표면에 접속된 제2플러그; 및
상기 제1플러그와 제2플러그의 하부 사이의 플러그형 에어갭 및 상기 비트라인과 제2플러그의 상부 사이의 라인형 에어갭을 포함하는 에어갭
을 포함하는 반도체장치.
제1항에 있어서,
상기 라인형 에어갭은 상기 비트라인과 평행하게 연장된 라인 형상을 갖고, 상기 플러그형 에어갭은 상기 제1플러그에 의해 분리되어 상기 제1오픈부 내에 위치하는 반도체장치.
제1항에 있어서,
상기 비트라인과 교차하는 방향으로 연장되어 상기 비트라인 및 제1플러그에 이웃하여 상기 제2표면을 노출시키는 제2오픈부를 제공하는 분리층을 더 포함하고, 상기 제2플러그는 상기 제2오픈부 내에 위치하는 반도체장치.
제1항에 있어서,
상기 비트라인과 제2플러그 사이에 위치하면서 상기 제1플러그의 양측벽에 형성되도록 연장된 제1스페이서; 및
상기 제2플러그와 제1스페이서 사이에 위치하면서 상기 제1플러그의 양측벽에 형성되도록 연장된 제2스페이서를 더 포함하고,
상기 제1스페이서와 제2스페이서 사이에 상기 라인형 에어갭 및 플러그형 에어갭이 위치하는 반도체장치.
제4항에 있어서,
상기 라인형 에어갭의 상부에 상기 캡핑스페이서가 위치하고, 상기 플러그형 에어갭의 바텀부는 상기 제1스페이서 및 제2스페이서에 의해 밀폐되는 반도체장치.
제4항에 있어서,
상기 제1스페이서, 제2스페이서 및 캡핑스페이서는 실리콘질화물을 포함하는 반도체장치.
제1항에 있어서,
상기 제2플러그 상의 제3플러그; 및
상기 제2플러그와 제3플러그 사이의 오믹콘택층을 더 포함하는 반도체장치.
제7항에 있어서,
상기 제3플러그는 상기 비트라인의 상부와 오버랩되는 확장부를 더 포함하는 반도체장치.
제7항에 있어서,
상기 제3플러그 상에 형성된 메모리요소를 더 포함하는 반도체장치.
제1항에 있어서,
상기 기판 내에 매몰되고, 상기 비트라인과 교차하는 방향으로 연장된 매립워드라인을 더 포함하는 반도체장치.
기판 상에 제1오픈부를 갖는 층간절연층을 형성하는 단계;
상기 제1오픈부를 채우는 예비 제1플러그를 형성하는 단계;
상기 예비 제1플러그 상에 비트라인을 형성하는 단계;
상기 예비 제1플러그를 식각하여 제1플러그 및 상기 제1플러그의 양측벽에 위치하는 갭을 형성하는 단계;
상기 비트라인의 양측벽 및 상기 갭에 제1스페이서, 희생스페이서 및 제2스페이서을 포함하는 다층 스페이서를 형성하는 단계;
상기 다층 스페이서를 사이에 두고 상기 제1플러그 및 비트라인에 인접하는 제2플러그를 형성하는 단계;
상기 희생스페이서를 제거하여 상기 제1플러그의 양측벽에 위치하는 플러그형 에어갭과 상기 비트라인의 양측벽에 위치하는 라인형 에어갭을 포함하는 에어갭을 형성하는 단계; 및
상기 에어갭의 상부를 캡핑하는 캡핑스페이서를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
제11항에 있어서,
상기 제1플러그 및 갭을 형성하는 단계는,
상기 예비 제1플러그를 식각하되, 상기 비트라인과 동일한 선폭으로 식각하는 단계
를 포함하는 반도체장치 제조 방법.
제11항에 있어서,
상기 기판 상에 제1오픈부를 갖는 층간절연층을 형성하는 단계는,
상기 기판 상에 상기 층간절연층을 형성하는 단계;
상기 층간절연층을 식각하여 상기 제1오픈부를 형성하는 단계;
상기 제1오픈부 아래의 기판을 일정 깊이 리세스시키는 단계
를 포함하는 반도체장치 제조 방법.
제11항에 있어서,
상기 다층 스페이서를 형성하는 단계는,
상기 비트라인 및 제1플러그의 양측벽을 덮도록 전면에 제1스페이서층을 형성하는 단계;
상기 제1스페이서층 상에 희생스페이서층을 형성하는 단계;
상기 희생스페이서층을 리세스시켜 희생스페이서를 형성하는 단계;
상기 희생스페이서 상에 상기 갭을 채우는 제2스페이서층을 형성하는 단계; 및
상기 제2스페이서층 상에 상기 비트라인 사이를 채우는 희생층을 형성하는 단계;
상기 희생층을 선택적으로 식각하여 예비 분리부 및 희생층패턴을 형성하는 단계;
상기 예비 분리부를 채우는 분리층을 형성하는 단계;
상기 희생층패턴을 제거하여 제2오픈부를 형성하는 단계
상기 제2오픈부 아래의 기판이 노출되도록 상기 제2스페이서층과 제1스페이서층을 식각하여 상기 제1스페이서와 제2스페이서를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
제14항에 있어서,
상기 제1스페이서와 제2스페이서는 실리콘질화물로 형성하는 반도체장치 제조 방법.
제14항에 있어서,
상기 희생스페이서는 티타늄질화물로 형성하는 반도체장치 제조 방법.
제14항에 있어서,
상기 제2플러그를 형성하는 단계는,
상기 제2오픈부를 채우는 도전층을 형성하는 단계;
상기 도전층을 리세스시켜 상기 제2플러그를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
제11항에 있어서,
상기 캡핑스페이서를 형성하는 단계 이후에,
상기 제2플러그 상에 오믹콘택층을 형성하는 단계;
상기 오믹콘택층 상에 상기 비트라인의 상부와 일부가 오버랩되는 형상을 갖는 제3플러그를 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
제18항에 있어서,
상기 제3플러그 상에 메모리요소를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
제11항에 있어서,
상기 제1플러그를 형성하는 단계 이전에,
상기 기판에 매몰된 매립워드라인을 형성하는 단계를 더 반도체장치 제조 방법.