KR20210077569A - 실리콘 산화물-실리콘 질화물-실리콘 산화물 스택을 패터닝하는 방법 및 그에 의해 형성된 구조물 - Google Patents

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Abstract

기판 상에 위치된 전도성 재료 부분 위에 층 스택이 형성된다. 층 스택은 제1 실리콘 산화물 층, 화학적 기상 증착에 의해 형성된 실리콘 질화물 층, 및 제2 실리콘 산화물 층을 포함한다. 층 스택 위에 개구를 포함하는 패터닝된 에칭 마스크 층이 형성된다. 등방성 에칭 프로세스를 사용하여, 패터닝된 에칭 마스크 층의 개구 아래에 있는 층 스택의 일부를 등방성 에칭함으로써, 층 스택을 통해 그리고 전도성 재료 부분까지 아래로 연장하는 비아 캐비티가 형성된다. 실리콘 질화물 층의 에칭 속도가 제1 실리콘 산화물 층의 에칭 속도에 비교하여 더 작지만 실리콘 질화물 층 상에 직선 테이퍼 측벽을 제공하기에는 상당히 충분한, 버퍼드 산화물 에칭 프로세스가 사용될 수 있다. 패터닝된 층 스택을 포함하는 광학 디바이스가 제공될 수 있다.

Description

실리콘 산화물-실리콘 질화물-실리콘 산화물 스택을 패터닝하는 방법 및 그에 의해 형성된 구조물 {METHODS FOR PATTERNING A SILICON OXIDE-SILICON NITRIDE-SILICON OXIDE STACK AND STRUCTURES FORMED BY THE SAME}
본 개시는 마이크로제조(microfabrication) 방법에 관한 것으로, 구체적으로 실리콘 산화물-실리콘 질화물-실리콘 산화물 스택을 패터닝하는 방법 및 이에 의해 형성된 구조물에 관한 것이다.
초소형 디바이스(Microscopic-scale device)가 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 응용기기에 사용되고 있다. 많은 경우에 이러한 초소형 디바이스는 광학 디바이스를 포함할 수 있다. 이러한 초소형 디바이스는 통상적으로, 기판 위에 다양한 재료 층들을 순차적으로 퇴적하고 그 후에 리소그래피 패터닝 프로세스 및 에칭 프로세스를 사용하여 재료 층들을 패터닝함으로써 제조된다. 최소 피처 크기의 지속적인 감소에 의해 다양한 컴포넌트들의 집적 밀도를 개선하도록 마이크로제조 프로세스가 채용될 수 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 안에 집적될 수 있게 해준다.
다양한 층들의 굴절률 차이를 이용하는 광학 필터로서 실리콘 산화물-실리콘 질화물-실리콘 산화물 스택이 사용될 수 있다. 또한, 이러한 실리콘 산화물-실리콘 질화물-실리콘 산화물 스택은, 수분, 이온 불순물, 및 수소 원자의 확산을 차단함으로써 전도성 구조물 위의 패시베이션을 제공하도록 그리고 전도성 구조물의 신뢰성 및 수명을 향상시키도록 채용될 수 있다.
기판 상에 위치된 전도성 재료 부분 위에 층 스택이 형성된다. 상기 층 스택은 제1 실리콘 산화물 층, 화학적 기상 증착에 의해 형성된 제2 질화물 층, 및 제2 실리콘 산화물 층을 포함한다. 상기 층 스택 위에 개구를 포함하는 패터닝된 에칭 마스크 층이 형성된다. 등방성 에칭 프로세스를 사용하여 상기 패터닝된 에칭 마스크 층의 개구 아래에 있는 상기 층 스택의 일부를 등방성 에칭함으로써 상기 층 스택을 통해 그리고 상기 전도성 재료 부분까지 아래로 연장하는 비아 캐비티가 형성된다. 상기 실리콘 질화물 층의 에칭 속도가 상기 제1 실리콘 산화물 층의 에칭 속도에 비교하여 더 작지만 상기 실리콘 질화물 층 상에 직선 테이퍼 측벽을 제공하기에는 상당히 충분한, 버퍼드 산화물 에칭 프로세스가 사용될 수 있다. 패터닝된 층 스택을 포함하는 광학 디바이스가 제공될 수 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 실시예에 따라, 기판 위에 전도성 재료 부분 그리고 아래에서 위로 제1 실리콘 산화물 층, 실리콘 질화물 층, 및 제2 실리콘 산화물 층을 포함하는 층 스택의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 2는 본 개시의 실시예에 따라 패터닝된 에칭 마스크 층의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 3은 본 개시의 실시예에 따라 제2 실리콘 산화물 층을 통해 에칭하는 등방성 에칭 프로세스의 제1 단계 후의 예시적인 구조물의 수직 단면도이다.
도 4a는 본 개시의 실시예에 따라 실리콘 질화물 층을 통해 에칭하는 등방성 에칭 프로세스의 제2 단계 후의 예시적인 구조물의 수직 단면도이다.
도 4b는 도 4a에 예시된 바와 같은 영역 B의 확대도이다.
도 5는 본 개시의 실시예에 따라 CVD TEOS 산화물, CVD 실리콘 질화물 및 PVD 실리콘 질화물의 에칭 속도 및 굴절률을 비교하는 그래프이다.
도 6은 본 개시의 실시예에 따라 제1 실리콘 산화물 층을 통해 에칭하는 등방성 에칭 프로세스의 제3 단계 후의 예시적인 구조물의 수직 단면도이다.
도 7은 본 개시의 실시예에 따라 패터닝된 에칭 마스크 층의 제거 후의 예시적인 구조물의 수직 단면도이다.
도 8은 본 개시의 실시예에 따라 비아 캐비티에서의 금속성 콘택 구조물의 형성 후의 예시적인 구조물의 수직 단면도이다.
도 9는 본 개시의 실시예에 따라 반도체 다이의 장착 후의 예시적인 구조물의 수직 단면도이다.
도 10은 본 개시의 실시예에 따른 예시적인 마이크로제조 방법을 예시한 흐름도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 예시적인 구조물이 예시되어 있으며, 이는 기판(10), 기판(10)의 전면(front surface) 상에 위치된 전도성 재료 부분(20), 및 아래에서 위로 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40) 및 제2 실리콘 산화물 층(50)을 포함하는 층 스택을 포함할 수 있다. 기판(10)은 유전체 재료, 전도성 재료, 및/또는 반도체 재료를 포함할 수 있다. 하나의 실시예에서, 기판(10)은, 용융 실리카, 석영 및 유리와 같은 투명 유전체 재료를 포함할 수 있고 그리고/또는 이들로 구성될 수 있다. 하나의 실시예에서, 기판(10)은 10 x W/(m·K)보다 낮은 열 전도성을 가질 수 있다. 예를 들어, 용융 실리카, 석영 및 유리는 약 1.3 x W/(m·K)의 열 전도성을 갖는다. 기판(10)은 0.1 x W/(m·K)보다 낮은 열 전도성을 갖는 재료를 포함할 수 있다. 기판(10)은 전도성 재료 부분(20) 및 층 스택(30, 40, 50)에 기계적 지지를 제공하기에 충분한 두께를 가질 수 있다. 하나의 실시예에서, 기판(10)은 10 마이크론 내지 3 mm 범위의 두꼐를 가질 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다.
적어도 하나의 전도성 재료 부분(20)이 기판(10)의 전면 위에 형성될 수 있다. 각각의 전도성 재료 부분(20)은 적어도 하나의 전도성 재료를 포함하며, 이는 적어도 하나의 금속성 재료 또는 적어도 하나의 투명 전도성 재료(예컨대 전도성 금속 산화물 재료)를 포함할 수 있다. 하나의 실시예에서, 각각의 전도성 재료 부분(20)은, 구리, 텅스텐, 탄탈럼, 티타늄, 루데늄, 또는 코발트와 같은 원소 금속, 적어도 2개의 원소 금속의 금속간 합금, 및/또는 텅스텐 질화물, 탄탈럼 질화물, 또는 티타늄 질화물과 같은 전도 금속성 질화물 재료를 포함할 수 있다. 대안으로서 또는 추가적으로, 각각의 전도성 재료 부분(20)은, 도핑된 아연 산화물, 인듐 주석 산화물, 카드뮴 주석 산화물(Cd2SnO4), 주석 아연(Zn2SnO4), 및 도핑된 티타늄 이산화물(TiO2)과 같은 전도성 금속 산화물 재료를 포함할 수 있고 그리고/또는 본질적으로 이들로 구성될 수 있다. 예시적인 도핑된 아연 산화물 재료는 붕소 도핑된 아연 산화물, 불소 도핑된 아연 산화물, 갈륨 도핑된 아연 산화물, 및 알루미늄 도핑된 아연 산화물을 포함한다. 다른 적합한 재료도 본 개시의 고려할 수 있는 범위 내에 속한다. 적어도 하나의 전도성 재료 부분(20)의 전도성 재료는 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스, 물리적 기상 증착(PVD; physical vapor deposition) 프로세스, 전기 도금, 무전해 도금, 또는 이들의 조합에 의해 퇴적될 수 있다. 각각의 전도성 재료 부분(20)은, 전도성 재료를 패터닝함으로써, 예를 들어 전도성 재료 위에 포토레지스트 층을 도포하고 리소그래피 패터닝함으로써 그리고 패터닝된 포토레지스트 층을 에칭 마스크로서 사용하는 에칭 프로세스를 사용하여 퇴적된 전도성 재료 부분을 통해 포토레지스트 층에 패턴을 전사함으로써 형성될 수 있다. 에칭 프로세스는 반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스 및/또는 습식 에칭 프로세스와 같은 등방성 에칭 프로세스를 포함할 수 있다. 각각의 전도성 재료 부분(20)의 두께는 50 nm 내지 3,000 nm 범위 내에 있을 수 있으며 예컨대 100 nm 내지 1,000 nm일 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다. 전도성 재료 부분(20)은 투명 전도성 산화물(TCO; transparent conductive oxide), 투명 전도성 폴리머, 초박막 금속 등과 같은 투명 전도성 필름(TCF; transparent conductive film)을 포함할 수 있다. 전도성 재료 부분으로서 사용하기 위한 다른 적합한 재료도 본 개시의 고려할 수 있는 범위 내에 속한다.
그 후에, 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40), 및 제2 실리콘 산화물 층(50)의 층 스택이 적어도 하나의 전도성 재료 부분(20) 위에 형성될 수 있다. 제1 실리콘 산화물 층(30)은 제1 화학적 기상 증착 프로세스를 사용하여 제1 실리콘 산화물 재료를 퇴적함으로써 형성될 수 있다. 제1 실리콘 산화물 재료는, 상온에서 수중 40% NH4F 대 수중 49% HF의 6:1 체적비 혼합물을 포함하는 버퍼드 산화물 에칭 용액(이하, "6:1 BOE 용액”으로 지칭됨)을 사용하는 습식 에칭 프로세스에서 열 실리콘 산화물의 에칭 속도와 동일한 정도의 에칭 속도를 가질 수 있다. 일반적으로, 모든 퇴적된 실리콘 산화물 재료는, 불화수소산(hydrofluoric acid) 기반의 에천트에서, 동일 에천트에서의 열 실리콘 산화물의 에칭 속도보다 작지 않은 에칭 속도를 갖는다. 열 실리콘 산화물은 실리콘의 열 산화에 의해 형성된 실리콘 산화물을 지칭한다. 여기에서 사용될 때, 모든 에칭 속도는, 달리 지정되지 않는 한, 상온(20℃)에서 측정된다. 하나의 실시예에서, 제1 실리콘 산화물 재료는, 6:1 BOE 용액 내의 열 실리콘 산화물의 에칭 속도의 3.0배보다 작은, 6:1 BOE 용액 내의 에칭 속도를 제공할 수 있다. 하나의 실시예에서, 6:1 BOE 용액 내의 제1 실리콘 산화물 재료의 에칭 속도는, 6:1 BOE 용액 내의 열 실리콘 산화물의 에칭 속도의 2.0배보다 작을 수 있고, 1.25배보다 작을 수 있다. 모든 에칭 속도는 상온에서, 즉 20℃에서 측정된다.
하나의 실시예에서, 제1 화학적 기상 증착 프로세스는 제1 실리콘 산화물 층(30)의 제1 실리콘 산화물 재료를 퇴적하도록 실리콘 산화물 전구체 가스를 분해한다. 제1 화학적 기상 증착 프로세스는, 실리콘 산화물 전구체 가스가 열 분해되는 열 화학적 기상 증착 프로세스일 수 있고, 또는 실리콘 산화물 전구체 가스가 플라즈마 분위기에서 분해되는 플라즈마 강화 화학적 기상 증착 프로세스일 수 있다. 하나의 실시예에서, 제1 실리콘 산화물 층은 테트라에틸오소실리케이트(TEOS; tetraethylorthosilicate)의 열 분해 또는 플라즈마 분해에 의해 형성된 제1 실리콘 산화물 재료를 포함한다. 하나의 실시예에서, 제1 실리콘 산화물 재료는 미도핑 실리케이트 유리 재료, 즉 p-타입 도펀트(예컨대, 붕소) 또는 n-타입 도펀트(예컨대, 인 또는 비소)를 포함하지 않는 실리케이트 유리 재료일 수 있다. 하나의 실시예에서, 제1 실리콘 산화물 층(30)의 미도핑 실리케이트 유리 재료는 본질적으로, 0.005 %(즉, 50 ppm(parts per million)) 내지 0.1 %(즉, 1,000 ppm) 범위 내의 원자 농도의 실리콘 원자, 산소 원자, 탄소 원자, 및 0.01 %(100 ppm) 내지 1.0 %(10,000 ppm) 범위, 예컨대 0.05 %(500 ppm) 내지 0.5 %(5,000 ppm)의 원자 농도의 수소 원자로 구성될 수 있다. 하나의 실시예에서, 그 후에, 제1 실리콘 산화물 층(30)의 미도핑 실리케이트 유리 재료는, 수분 및 수소 가스를 아웃개싱하도록, 제2 실리콘 산화물 층(30)의 퇴적 전에 또는 후에 어닐링될 수 있으며, 그에 의해 6:1 BOE 용액 내의 에칭 속도를 감소시킬 수 있다.
대안으로서, 제1 실리콘 산화물 재료는 포스포실리케이트(phosphosilicate) 유리, 보로실리케이트(borosilicate) 유리, 플루오로실리케이트(fluorosilicate) 유리, 비소실리케이트(arsenosilciate) 유리, 또는 보로포스포실리케이트(borophosphosilicate) 유리와 같은 도핑된 실리케이트 유리 재료일 수 있다. 도핑된 실리케이트 유리 재료 내의 도펀트 농도는, 6:1 BOE 용액 내의 제1 실리콘 산화물 재료의 에칭 속도가 6:1 BOE 용액 내의 열 실리콘 산화물의 에칭 속도의 3.0배 이하이도록 선택될 수 있다. 제1 실리콘 산화물 층(30)의 두께는 100 nm 내지 1,000 nm 범위 내에 있을 수 있으며 예컨대 200 nm 내지 500 nm일 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다. 제1 실리콘 산화물 층(30)의 두께는 이하 제1 두께(t1)로 지칭된다. 하나의 실시예에서, 제1 실리콘 산화물 층(30)의 도핑된 실리케이트 유리 재료는 본질적으로, 0.005 %(즉, 50 ppm(parts per million)) 내지 0.1 %(즉, 1,000 ppm) 범위 내의 원자 농도의 실리콘 원자, 산소 원자, 도펀트 원자(예컨대, 붕소 원자, 인 원자, 비소 원자, 및/또는 불소 원자), 탄소 원자, 및 0.01 %(100 ppm) 내지 1.0 %(10,000 ppm) 범위, 예컨대 0.05 %(500 ppm) 내지 0.5 %(5,000 ppm)의 원자 농도의 수소 원자로 구성될 수 있다. 제1 실리콘 산화물 층(30)이 전구체 가스로서 TEOS를 채용한 플라즈마 강화 화학적 기상 증착 프로세스에 의해 형성된 미도핑 실리케이트 유리 또는 도핑된 실리케이트 유리를 포함하는 경우에, 제1 실리콘 산화물 층(30)은 1.40 내지 1.55 범위, 예컨대 1.43 내지 1.50의 굴절률을 가질 수 있다.
실리콘 질화물 층(40)은, 제2 화학적 기상 증착 프로세스를 사용하여 제1 실리콘 산화물 층(30)의 상부 표면 바로 위에 실리콘 질화물 재료를 퇴적함으로써 형성될 수 있다. 실리콘 질화물 층(40)의 실리콘 질화물 재료는, 실리콘 원자 대 질소 원자의 원자비가 3:4이거나 이에 가까운 화학양론적(stoichiometric) 실리콘 질화물 재료, 즉 Si3N4의 화학 조성을 갖는 실리콘 질화물 재료일 수 있다. 다르게 말하자면, 실리콘 질화물 층(40)의 실리콘 질화물 재료는 실리콘 리치(silicon rich)는 아니지만, 실리콘 질화물 층(40)의 실리콘 질화물 재료의 화학양론적 조성을 보장하도록 충분한 양의 질소 함유 가스(예컨대 암모니아 또는 질소)가 제2 화학적 기상 증착 프로세스 동안 제공된다.
또한, 실리콘 질화물 층(40)의 실리콘 질화물 재료는 300℃보다 낮은 온도와 같은 비교적 낮은 온도에서 플라즈마 강화 화학적 기상 증착 프로세스에 의해 형성될 수 있다. 700℃보다 높은 온도에서 열 화학적 기상 증착에 의해 형성되거나 스퍼터링 타겟으로서 채용되는 실리콘 질화물 재료에 비교하여, 플라즈마 강화 화학적 기상 증착에서 퇴적된 실리콘 질화물 재료는 더 낮은 굴절률을 가질 수 있다. 예를 들어, 열 실리콘 질화물 재료 또는 스퍼터링(물리적 기상 증착 타겟)으로서 채용된 실리콘 질화물 재료는, 632.8 nm 파장(통상의 두께 측정 툴의 레이저 파장임)에서 1.99 내지 2.22 범위의 굴절률을 가질 수 있다. 이와 대조적으로, 플라즈마 강화 화학적 기상 증착 프로세스에서 퇴적된 실리콘 질화물 재료는 632.8 nm 파장에서 1.88 내지 1.95 범위 내의 굴절률을 가질 수 있다. 플라즈마 강화 화학적 기상 증착 프로세스에서 퇴적된 실리콘 질화물 재료에서의 굴절률 감소는, 보이드가 점유하는 더 높은 비율의 체적의 존재 및/또는 플라즈마 강화 화학적 기상 증착 프로세스에서 퇴적된 실리콘 질화물 재료 내의 프로세스 가스(예컨대, 질소 또는 아르곤)의 통합에 의해 야기될 수 있는 실리콘 질화물 재료의 더 낮은 밀도로 인한 것일 수 있다.
하나의 실시예에서, n:1 BOE 용액 내의 실리콘 질화물 층(40)의 실리콘 질화물 재료의 에칭 속도(n은 3 내지 12의 범위 내임)는, n:1 BOE 용액 내의 제1 실리콘 산화물 층(30)의 제1 실리콘 산화물 재료의 에칭 속도의 1/10배 내지 n:1 BOE 용액 내의 제1 실리콘 산화물 층(30)의 제1 실리콘 산화물 재료의 에칭 속도의 1/2배의 범위 내에 있을 수 있다. 하나의 실시예에서, 6:1 BOE 용액 내의 실리콘 질화물 층(40)의 실리콘 질화물 재료의 에칭 속도는, 6:1 BOE 용액 내의 제1 실리콘 산화물 층(30)의 제1 실리콘 산화물 재료의 에칭 속도의 1/10배 내지 6:1 BOE 용액 내의 제1 실리콘 산화물 층(30)의 제1 실리콘 산화물 재료의 에칭 속도의 1/2배의 범위 내에 있을 수 있다.
일반적으로, 실리콘 질화물 재료 내의 실리콘 대 질소 비는 희석 또는 버퍼드 불화수소산 내의 실리콘 질화물 재료의 에칭 속도에 상당한 영향을 미칠 수 있다. 희석 또는 버퍼드 불화수소산 내의 실리콘 질화물 재료의 에칭 속도는 실리콘 대 질소 비의 감소에 따라 증가한다. 따라서, 3:4, 즉 0.75의 실리콘 대 질소 비를 갖는 화학양론적 실리콘 질화물 재료의 에칭 속도는 실리콘 리치 실리콘 질화물 재료보다 더 큰 에칭 속도를 갖는다. 6:1 BOE 용액 내의 실리콘 질화물 층(40)의 실리콘 질화물 재료의 에칭 속도는 프로세스 파라미터를 조정함으로써 증가될 수 있다. 예를 들어, 실리콘 질화물 재료의 퇴적 속도의 증가는 불화수소산 기반 용액 내의 실리콘 질화물 재료의 에칭 속도를 증가시킬 수 있다.
제2 화학적 기상 증착 프로세스에서, 실리콘 전구체 가스와 질소 전구체 가스는 화학양론적 실리콘 질화물 재료를 형성하도록 결합한다. 하나의 실시예에서, 제2 화학적 기상 증착 프로세스는, 실리콘 함유 전구체 가스로서 실란 또는 디클로로실란을 사용할 수 있고, 질소 함유 전구체 가스로서 암모니아 또는 질소를 사용할 수 있다. 하나의 실시예에서, 제2 화학적 기상 증착 프로세스는 실리콘 함유 전구체 가스(예컨대, 실란 또는 디클로로실란) 및 질소 함유 전구체 가스(예컨대, 암모니아 또는 질소)를 사용하는 플라즈마 강화 화학적 기상 증착 프로세스를 포함할 수 있다. 하나의 실시예에서, 제2 화학적 기상 증착 프로세스는 실리콘 함유 전구체 가스(예컨대, 실란 또는 디클로로실란) 및 질소 함유 전구체 가스(예컨대, 암모니아)를 사용하는 열 화학적 기상 증착 프로세스를 포함할 수 있다. 실리콘 질화물 층(40)의 두께는 50 nm 내지 500 nm 범위 내에 있을 수 있으며 예컨대 100 nm 내지 250 nm일 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다. 실리콘 질화물 층(40)의 두께는 이하 제2 두께(t2)로 지칭된다.
제2 실리콘 산화물 층(50)은 제3 화학적 기상 증착 프로세스를 사용하여 제2 실리콘 산화물 재료를 퇴적함으로써 형성될 수 있다. 제2 실리콘 산화물 재료는, 상온에서 100:1 희석 불화수소산을 사용하는 습식 에칭 프로세스에서 열 실리콘 산화물의 에칭 속도와 비슷한 에칭 속도를 가질 수 있다. 하나의 실시예에서, 제2 실리콘 산화물 재료는 6:1 BOE 용액 내에서, 6:1 BOE 용액 내의 열 실리콘 산화물의 에칭 속도의 3.0배보다 작은 에칭 속도를 제공할 수 있다.
하나의 실시예에서, 제2 화학적 기상 증착 프로세스는 제2 실리콘 산화물 층(50)의 제2 실리콘 산화물 재료를 퇴적하도록 실리콘 산화물 전구체 가스를 분해한다. 제2 화학적 기상 증착 프로세스는, 실리콘 산화물 전구체 가스가 열 분해되는 열 화학적 기상 증착 프로세스일 수 있고, 또는 실리콘 산화물 전구체 가스가 플라즈마 분위기에서 분해되는 플라즈마 강화 화학적 기상 증착 프로세스일 수 있다. 하나의 실시예에서, 제2 실리콘 산화물 층은 테트라에틸오소실리케이트의 열 분해 또는 플라즈마 분해에 의해 형성된 제2 실리콘 산화물 재료를 포함한다. 하나의 실시예에서, 제2 실리콘 산화물 재료는 미도핑 실리케이트 유리 재료일 수 있다. 하나의 실시예에서, 제2 실리콘 산화물 층(50)의 미도핑 실리케이트 유리 재료는 본질적으로, 0.005 %(즉, 50 ppm(parts per million)) 내지 0.1 %(즉, 1,000 ppm) 범위 내의 원자 농도의 실리콘 원자, 산소 원자, 탄소 원자, 및 0.01 %(100 ppm) 내지 1.0 %(10,000 ppm) 범위, 예컨대 0.05 %(500 ppm) 내지 0.5 %(5,000 ppm)의 원자 농도의 수소 원자로 구성될 수 있다. 하나의 실시예에서, 그 후에, 제2 실리콘 산화물 층(50)의 미도핑 실리케이트 유리 재료는 수분 및 수소 가스를 아웃개싱하도록 어닐링될 수 있으며, 그에 의해 6:1 BOE 용액 내의 에칭 속도를 감소시킬 수 있다. 대안으로서, 제2 실리콘 산화물 재료는 포스포실리케이트 유리, 보로실리케이트 유리, 플루오로실리케이트 유리, 비소실리케이트 유리, 또는 보로포스포실리케이트 유리와 같은 도핑된 실리케이트 유리 재료일 수 있다. 도핑된 실리케이트 유리 재료 내의 도펀트 농도는, 6:1 BOE 용액 내의 제2 실리콘 산화물 재료의 에칭 속도가 6:1 BOE 용액 내의 열 실리콘 산화물의 에칭 속도의 3.0배 이하이도록 선택될 수 있다. 제2 실리콘 산화물 층(50)의 두께는 50 nm 내지 500 nm 범위 내에 있을 수 있으며 예컨대 100 nm 내지 250 nm일 수 있지만, 더 적거나 더 큰 두께도 또한 사용될 수 있다. 제2 실리콘 산화물 층(50)의 두께는 이하 제3 두께(t3)로 지칭된다. 하나의 실시예에서, 제2 실리콘 산화물 층(50)의 도핑된 실리케이트 유리 재료는 본질적으로, 0.005 %(즉, 50 ppm(parts per million)) 내지 0.1 %(즉, 1,000 ppm) 범위 내의 원자 농도의 실리콘 원자, 산소 원자, 도펀트 원자(예컨대, 붕소 원자, 인 원자, 비소 원자, 및/또는 불소 원자), 탄소 원자, 및 0.01 %(100 ppm) 내지 1.0 %(10,000 ppm) 범위, 예컨대 0.05 %(500 ppm) 내지 0.5 %(5,000 ppm)의 원자 농도의 수소 원자로 구성될 수 있다. 제2 실리콘 산화물 층(50)이 전구체 가스로서 TEOS를 채용한 플라즈마 강화 화학적 기상 증착 프로세스에 의해 형성된 미도핑 실리케이트 유리 또는 도핑된 실리케이트 유리를 포함하는 경우에, 제2 실리콘 산화물 층(50)은 1.40 내지 1.55 범위, 예컨대 1.43 내지 1.50의 굴절률을 가질 수 있다.
하나의 실시예에서, 제1 실리콘 산화물 재료 및 제2 실리콘 산화물 재료는 미도핑 실리케이트 유리 재료일 수 있다. 하나의 실시예에서, 제2 실리콘 산화물 재료는, 6:1 BOE 용액 내의 제1 실리콘 산화물 층의 에칭 속도의 0.80배 내지 6:1 BOE 용액 내의 제1 실리콘 산화물 층의 에칭 속도의 1.25배 범위 내의 에칭 속도를 갖는다. 하나의 실시예에서, 제2 실리콘 산화물 재료는 제1 실리콘 산화물 재료와 동일한 6:1 BOE 용액 내의 에칭 속도를 가질 수 있다. 하나의 실시예에서, 제2 실리콘 산화물 재료는 제1 실리콘 산화물 재료와 동일할 수 있다.
도 2를 참조하면, 패터닝된 에칭 마스크 층(57)이 제2 실리콘 산화물 층(50)의 상부 표면 위에 형성될 수 있다. 하나의 실시예에서, 패터닝된 에칭 마스크 층(57)은 패터닝된 포토레지스트 재료 층을 포함할 수 있다. 하나의 실시예에서, 패터닝된 포토레지스트 재료 층은 MUV(mid-ultraviolet) 포토레지스트 재료 또는 DUV(deep ultraviolet) 포토레지스트 재료를 포함할 수 있고, 포지티브 포토레지스트 재료 또는 네가티브 포토레지스트 재료를 포함할 수 있다. 포지티브 포토레지스트 재료는, 폴리머 분자 내의 가교결합이 광에의 노출에 의해 제거되며 그에 따라 광에 노출되지 않은 부분을 보존하면서 노출된 부분을 리소그래피 제거함으로써 패터닝될 수 있는 포토레지스트 재료이다. 네가티브 포토레지스트 재료는, 모노머 분자들 간의 가교결합이 광에의 노출에 의해 유도되며 그에 따라 광에 리소그래피 노출되지 않은 부분을 제거함으로써 패터닝될 수 있는 포토레지스트 재료이다.
패터닝된 에칭 마스크 층(57)이 패터닝된 포토레지스트 재료 층을 포함하는 실시예에서, 패터닝된 에칭 마스크 층(57)은, 포토레지스트 재료를 도포하고 포토레지스트 재료를 리소그래피 노출하며 포토레지스트 재료를 현상함으로써, 형성될 수 있다. 포토레지스트 재료는, 리소그래피 노출된 부분(포지티브 포토레지스트 재료의 경우)이나 리소그래피 노출되지 않은 부분(네가티브 포토레지스트 재료의 경우)을 제거함으로써 현상될 수 있다. 패터닝된 에칭 마스크 층(57)을 제공하도록 포토레지스트 재료에 적어도 하나의 개구가 형성될 수 있다. 패터닝된 에칭 마스크 층(57)을 통한 개구는 직사각형, 원형, 타원 또는 타원형, 라운딩된 직사각형, 또는 또다른 다각형 또는 라운딩된 코너를 갖는 또다른 다각형의 수평 단면 형상을 가질 수 있다. 하나의 실시예에서, 패터닝된 에칭 마스크 층(57)을 통한 개구는 수평 방향을 따라 측방향으로 연장하는 평행한 직선 측벽(straight sidewall) 쌍을 가질 수 있다(예컨대, 도 2 참조). 또다른 실시예에서, 패터닝된 에칭 마스크 층(57)을 통한 개구는 원형 또는 타원형 수평 단면 형상을 가질 수 있다. 패터닝된 에칭 마스크 층(57)을 통한 각각의 개구는 아래의 전도성 재료 부분(20)의 상부 표면까지 수직으로 연장할 수 있다. 전도성 재료 부분(20)의 상부 표면은 패터닝된 에칭 마스크 층(57)의 개구 아래에서 물리적으로 노출될 수 있다.
도 3을 참조하면, 패터닝된 에칭 마스크 층(57)을 통한 각각의 개구 아래에 있는 층 스택(30, 40, 50)의 일부를 에칭하도록 등방성 에칭 프로세스가 수행될 수 있다. 실시예에서, 단일 등방성 에칭 프로세스는, 층 스택(30, 40, 50)의 전체 두께, 즉 t1 + t2 + t3를 통해 에칭하도록 그리고 전도성 재료 부분(20)의 각자의 아래의 부분을 물리적으로 노출시키도록 사용될 수 있다. 하나의 실시예에서, 단일 등방성 에칭 프로세스의 화학물질은, 6.0보다 더 큰 계수에 의해 서로 상이하지 않은 비슷한 에칭 속도로 층 스택(30, 40, 50)의 각각의 재료를 통해 에칭하도록 선택될 수 있다. 하나의 실시예에서, 등방성 에칭 프로세스는 제2 실리콘 산화물 층(50), 실리콘 질화물 층(40), 및 제1 실리콘 산화물 층(30)의 일부를 순차적으로 에칭하는 습식 에칭 프로세스를 포함할 수 있다.
하나의 실시예에서, 등방성 에칭 프로세스는 수중 40% NH4F 대 수중 49% HF의 n:1 체적비 혼합물을 포함하는 버퍼드 산화물 에칭 용액을 사용하는 단일 습식 에칭 프로세스를 포함할 수 있다. 숫자 n은 3 내지 12의 범위 내에 있을 수 있으며, 예컨대 4 내지 10 및/또는 5 내지 7.5일 수 있다. 예시적인 예에서, 숫자 n은 6일 수 있다. 습식 에칭 프로세스는 상온에서, 즉 20℃에서 수행될 수 있다. 도 3 내지 도 6을 참조하여, 단일 습식 에칭 프로세스는, 비아 캐비티(59)를 형성하기 위해, 패터닝된 에칭 마스크 층(57)을 통한 개구 아래의 제2 실리콘 산화물 층(50)의 일부, 패터닝된 에칭 마스크 층(57)을 통한 개구 아래의 실리콘 질화물 층(40)의 일부, 및 패터닝된 에칭 마스크 층(57)을 통한 개구 아래의 제1 실리콘 산화물 층(30)의 일부를 통해 순차적으로 에칭할 수 있다. 단일 등방성 에칭 프로세스의 상이한 기간들이 단일 등방성 에칭 프로세스의 상이한 단계들로서 표기될 수 있으며, 이는 단일 등방성 에칭 프로세스 중의 연속적인 지속기간의 순차적 세그먼트들이다. 예를 들어, 비아 캐비티(59)의 가장 하측 표면이 제2 실리콘 산화물 층(50)의 표면인 동안인 기간은 여기에서 등방성 에칭 프로세스의 제1 단계로 지칭되고, 비아 캐비티(59)의 가장 하측 표면이 실리콘 질화물 층(40)의 표면인 동안인 기간은 여기에서 등방성 에칭 프로세스의 제2 단계로 지칭되고, 비아 캐비티(59)의 가장 하측 표면이 제1 실리콘 산화물 층(30)의 표면인 동안인 기간은 여기에서 등방성 에칭 프로세스의 제3 단계로 지칭된다.
도 3에 예시된 예시적인 구조물의 수직 단면 프로파일의 시간은 단일 등방성 에칭 프로세스(예컨대 n:1 BOE 용액을 사용하는 습식 에칭 프로세스)의 제1 단계가 끝나고 단일 등방성 에칭 프로세스의 제2 단계가 시작되는 시점에 대응한다. 등방성 에칭 프로세스의 제1 단계 동안, 제2 실리콘 산화물 층(50)의 재료(즉, 제2 실리콘 산화물 재료)는 패터닝된 에칭 마스크 층(57) 아래의 언더컷으로 등방성 에칭되며, 제2 실리콘 산화물 층(50)의 남은 부분은 패터닝된 에칭 마스크 층(57) 아래의 실리콘 질화물 층(40)을 덮는다. 제2 실리콘 산화물 층(50)의 측벽은 n:1 BOE 용액, 즉 수중 40% NH4F 대 수중 49% HF의 n:1 체적비 혼합물을 포함하는 버퍼드 산화물 에칭 용액을 사용하는 습식 에칭 프로세스와 같은 에칭 프로세스의 등방 속성으로 인해 오목 표면일 수 있다. 등방성 에칭 프로세스의 제1 단계의 종료시 제2 실리콘 산화물 층(50)의 오목 측벽의 곡률 반경(Rc_0)은, 제2 실리콘 산화물 층(50)의 두께인 제3 두께(t3)과 동일할 수 있다.
도 4a 및 도 4b를 참조하여, 단일 등방성 에칭 프로세스는 제2 단계로 이어질 수 있고, 제2 단계에서, 패터닝된 에칭 마스크 층(57)의 개구 아래에 있는 실리콘 질화물 층(40)의 일부는 등방성 에천트에 의해 등방성 에칭될 수 있으며, 그를 관통하는 각각의 개구 주변에 패터닝된 에칭 마스크 층(57)의 근접 부분 아래에 위치되어 있는 제2 실리콘 산화물 층(50)의 일부가 평행하게(collaterally) 에칭될 수 있다.
하나의 실시예에서, n:1 BOE 용액 내의 실리콘 질화물 층(40)의 실리콘 질화물 재료의 에칭 속도(n은 3 내지 12 범위 내임)는, n:1 BOE 용액 내의 제2 실리콘 산화물 층(50)의 제2 실리콘 산화물 재료의 에칭 속도의 1/10배 내지 n:1 BOE 용액 내의 제2 실리콘 산화물 층(50)의 제2 실리콘 산화물 재료의 에칭 속도의 1/2배의 범위 내에 있을 수 있다. 하나의 실시예에서, 6:1 BOE 용액 내의 실리콘 질화물 층(40)의 실리콘 질화물 재료의 에칭 속도는, 6:1 BOE 용액 내의 제2 실리콘 산화물 층(50)의 제2 실리콘 산화물 재료의 에칭 속도의 1/10배 내지 6:1 BOE 용액 내의 제2 실리콘 산화물 층(50)의 제2 실리콘 산화물 재료의 에칭 속도의 1/2배의 범위 내에 있을 수 있다.
일반적으로, 실리콘 질화물 층(40)의 실리콘 질화물 재료는 제2 실리콘 산화물 층(50)의 에칭 속도보다 더 낮은 에칭 속도로 에칭될 수 있다. 제2 실리콘 산화물 층(50)의 제2 실리콘 산화물 재료의 에칭 속도에 대한, 실리콘 질화물 층(40)의 실리콘 질화물 재료의 에칭 속도의 비(ratio)는, 실리콘 질화물 층(40)의 화학적 기상 증착에 의해 형성된 화학양론적 실리콘 산화물을 사용함으로써 가능한 높게 유지될 수 있다.
도 5를 참조하면, 실험실 조건 하에 관찰된 바와 같은 CVD TEOS 산화물, CVD 실리콘 질화물, 및 PVD 실리콘 질화물의 에칭 속도 및 굴절률의 비교를 예시하는 그래프가 제공된다. CVD TEOS 산화물은 실리콘 산화물 전구체 가스로서 테트라에틸오소실리케이트(TEOS)를 사용하여 280℃에서 플라즈마 강화 화학적 기상 증착 프로세스에 의해 형성되었다. CVD 실리콘 질화물은 실리콘 함유 전구체 가스로서 실란을 그리고 질소 함유 전구체 가스로서 질소 가스를 사용하여 275℃에서 플라즈마 강화 화학적 기상 증착 프로세스에 의해 형성되었다. PVD 실리콘 질화물은 25℃에서 스퍼터링 타겟으로부터 실리콘 질소 재료의 스퍼터링에 의해 퇴적되었다. 6:1 BOE 용액 내의 CVD 실리콘 산화물의 에칭 속도에 대한, 6:1 BOE 용액 내의 CVD 실리콘 질화물의 에칭 속도의 비는 약 0.28이었으며, 6:1 BOE 용액 내의 CVD 실리콘 산화물의 에칭 속도에 대한, 6:1 BOE 용액 내의 PVD 실리콘 질화물의 에칭 속도의 비는 약 0.03이었다. 따라서, 에칭 속도의 차이는 PVD 실리콘 질화물과 CVD 실리콘 산화물 사이보다 CVD 실리콘 질화물과 CVD 실리콘 산화물 사이에 더 적다.
하나의 실시예에서, n:1 BOE 용액 내의 실리콘 질화물 층(40)의 에칭 속도(n은 3 내지 12 범위 내임)는, 단일 습식 에칭 프로세스 동안 n:1 BOE 용액 내의 제2 실리콘 산화물 층(50)의 에칭 속도의 1/10배 내지 제2 실리콘 산화물 층(50)의 에칭 속도의 1/2배의 범위 내에 있을 수 있다. 마찬가지로, n:1 BOE 용액 내의 실리콘 질화물 층(40)의 에칭 속도는, 단일 습식 에칭 프로세스 동안 n:1 BOE 용액 내의 제1 실리콘 산화물 층(30)의 에칭 속도의 1/10배 내지 제1 실리콘 산화물 층(30)의 에칭 속도의 1/2배의 범위 내에 있을 수 있다.
하나의 실시예에서, 실리콘 질화물 층(40)의 실리콘 질화물 재료는 플라즈마 강화 화학적 기상 증착 프로세스에에 의해 형성될 수 있고, 632.8 nm 파장에서 1.88 내지 1.95 범위 내의 굴절률을 가질 수 있다. 이와 대조적으로, 700℃보다 높은 온도에서의 열 화학적 기상 증착 프로세스에서 퇴적된 열 실리콘 질화물 재료 또는 스퍼터링 타겟으로부터 물리적 기상 증착(PVD) 프로세스에서 퇴적된 스퍼터링된 실리콘 질화물 재료는 1.99 내지 2.02 범위 내의 굴절률을 갖는다. 플라즈마 강화 화학적 기상 증착 프로세스에서 퇴적된 실리콘 질화물 재료의 마이크로구조는, 열 실리콘 질화물 재료 또는 스퍼터링된 실리콘 질화물 재료의 굴절률에 비해 굴절률의 감소를 야기한다. 하나의 실시예에서, 실리콘 질화물 층(40)의 실리콘 질화물 재료는 632.8 nm 파장에서 1.88 내지 1.95 범위 내의 굴절률을 갖는다.
도 4a 및 도 4b를 다시 참조하면, n:1 BOE 용액 내의 제1 실리콘 산화물 층(30)의 에칭 속도는 등방성 에칭 프로세스 동안 실리콘 질화물 층(40)의 에칭 속도의 적어도 3배(3x)일 수 있다. 실리콘 질화물 층(40)의 모든 물리적으로 노출된 표면이 등방성 에천트(예컨대, n:1 BOE 용액)에 물리적으로 노출되기 때문에, 실리콘 질화물 층(40)의 측벽에서 실리콘 질화물 층(40)의 수직 에칭 거리는, 패터닝된 에칭 마스크 층(57)의 측벽을 포함하는 수직 평면으로부터 실리콘 질화물 층(40)의 측벽 상의 각각의 포인트의 측방향 오프셋 거리에 의해 결정된다. 따라서, 실리콘 질화물 층(40)의 측벽은 단일 등방성 에칭 프로세스의 제2 단계의 종료시 제2 실리콘 산화물 층(50)의 각자의 오목 측벽의 하부 경계로부터 제1 실리콘 산화물 층(30)의 상부 표면으로 연장하는 직선 테이퍼 측벽일 수 있다.
제2 실리콘 산화물 층(50)의 제2 실리콘 산화물 재료는 실리콘 질화물 층(40)을 통해 에칭하는 에칭 단계 전반에 걸쳐 지속적으로 증가하는 곡률 반경을 갖는 오목 에칭 표면으로 측방향으로 리세싱될 수 있다. 실리콘 질화물 라이너(40)의 재료를 에칭하기 위한 새로운 동심원 에칭 프론트(concentric etching front)를 제공하도록 등방성 에천트가 실리콘 질화물 라이너(40)의 오목 측벽의 하부 에지에 연속적으로 공급될 수 있다. 제2 실리콘 산화물 층(50)의 제2 실리콘 산화물 재료의 에칭 속도에 비해 실리콘 질화물 층(40)의 실리콘 질화물 재료의 더 낮은 에칭 속도는, 시간이 지남에 따라 반경이 늘며 수직 방향에 관련하여 테이퍼 각도 α를 갖는 테이퍼 2차원 평면의 형태로 중첩 표면을 제공하는 일련의 구형 에칭 프론트(spherical etch fronts)(ef_0, ef_1., ef_2)의 형성을 유도할 수 있다. 등방성 에칭 프로세스에서의 에칭된 표면은 무한한 수의 에칭 프론트의 중첩에 의해 형성된 표면을 따라 물러나는(recede) 것으로 이해된다. 또한, 에칭 프로세스는 에칭된 재료와 중첩하는 에칭 프론트의 중첩에 의해 형성된 표면의 세그먼트에서만 발생하는 것으로 이해된다.
각각의 구형 에칭 프론트(ef_0, ef_1, ef_2)는 실리콘 질화물 층(40)과 제2 실리콘 산화물 층(50) 간의 계면을 포함하는 수평 평면 내에 각자의 기하학적 중심을 갖는다. 구형 에칭 프론트 (ef_0, ef_1, ef_2)의 기하학적 중심에 대응하는 포인트(P_0, P_1, P_2). 실리콘 질화물 층(40)이 에칭되고 제1 실리콘 산화물 층(30)의 상부 표면이 물리적으로 노출될 때, 제2 실리콘 산화물 층(t3)의 오목 표면의 하부 에지에 위치된 에칭 개시 포인트(P_0)에 중심을 갖는 맨 앞의 에칭 프론트(ef_0)가 맨 앞의 에칭 프론트(ef_0)의 기원이 된다. 맨 앞의 에칭 프론트(ef_0)가 포인트로부터 유한 반경을 갖는 구체로 늘어남에 따라 등방성 에천트는 실리콘 질화물 층(40)의 실리콘 질화물 재료의 에칭을 개시한다. 맨 앞의 에칭 프론트(ef_0)의 에칭 거리(d_0)는 등방성 에칭 단계가 진행됨에 따라 증가하고, 실리콘 질화물 층(40)이 에칭될 때 제2 두께(t2)의 값에 도달한다. 제2 실리콘 산화물 층(50)의 오목 표면의 하부 에지가 측방향으로 물러남에 따라 다른 에칭 프론트가 생성되고, 실리콘 질화물 층(40)의 새로 노출된 상부 표면 세그먼트가 등방성 에천트에 의해 에칭되기 시작한다. 등방성 에칭 단계 동안 무한한 수의 에칭 프론트가 생성될 수 있지만, 2개의 다른 에칭 프론트(ef_1, ef_2)만 예시된다. 제2 실리콘 산화물 층(50)의 오목 에칭 표면의 하부 에지가 제1 에칭 프론트 중심 포인트(P_1)를 통과함에 따라 제1 에칭 프론트 중심 포인트(P_1)가 등방성 에천트에 물리적으로 노출되게 되면, 제1 에칭 프론트(ef_1)가 등방향으로 성장할 수 있다. 제1 에칭 프론트(ef_1)와 제1 에칭 프론트 중심 포인트(P_1) 사이의 제1 에칭 거리(d_1)가 시간이 지나며 증가함에 따라, 제1 에칭 프론트(ef_1)는 구체 형태로 등방향 성장할 수 있다. 마찬가지로, 제2 실리콘 산화물 층(50)의 오목 에칭 표면의 하부 에지가 제2 에칭 프론트 중심 포인트(P_2)를 통과함에 따라 제2 에칭 프론트 중심 포인트(P_2)가 등방성 에천트에 물리적으로 노출되게 되면, 제2 에칭 프론트(ef_2)가 등방향으로 성장할 수 있다. 제2 에칭 프론트(ef_2)와 제2 에칭 프론트 중심 포인트(P_2) 사이의 제2 에칭 거리(d_2)가 시간이 지나며 증가함에 따라, 제2 에칭 프론트(ef_2)는 구체 형태로 등방향 성장한다.
전도성 재료 부분(20)의 상부 표면에 수직인 수직 방향으로부터 측정될 때, 실리콘 질화물 층(40)의 직선 테이퍼 측벽의 테이퍼 각도 α는, 등방성 에천트 내의 실리콘 질화물 층(40)의 에칭 속도에 대한, 등방성 에천트 내의 제2 실리콘 산화물 층(50)의 에칭 속도의 비의 아크탄젠트일 수 있다. 실리콘 질화물 층(40)의 직선 테이퍼 측벽은 각자의 2차원(Euclidean) 평면에 있을 수 있다. 또한, 실리콘 질화물 층(40)의 직선 테이퍼 측벽은 오버에칭 프로세스 후에도 각자의 2차원(Euclidean) 평면에 남을 수 있는데, 오버에칭 단계 동안 실리콘 질화물 재료의 에칭 속도가 등방성이기 때문이다. 예시적인 예에서, 등방성 에천트가 6:1 BOE 용액인 경우, 제2 실리콘 산화물 층(50)이 6:1 BOE 용액에서 8.2 nm/sec의 에칭 속도를 갖는 경우, 그리고 실리콘 질화물 층(40)이 6:1 BOE 용액에서 2.3 nm/sec의 에칭 속도를 갖는 경우, 실리콘 질화물 층(40)의 직선 테이퍼 측벽의 테이퍼 각도 α는 약 arctangent {(8.2 nm/sec)/(2.3 nm/sec)}
Figure pat00001
1.30 radian
Figure pat00002
74.3 degrees일 수 있다. 제1 실리콘 산화물 층(30)의 상부 표면은 단일 등방성 에칭 프로세스의 제2 단계의 종료시 물리적으로 노출되며, 이는 단일 등방성 에칭 프로세스의 제3 단계의 시작과 일치한다. 이 시점에서 실리콘 질화물 층(40)의 남은 부분은 패터닝된 에칭 마스크 층(57) 아래의 제1 실리콘 산화물 층(30)을 덮는다.
도 6을 참조하여, 등방성 에칭의 제2 단계가 끝날 때에 등방성 에칭 프로세스의 제3 단계가 시작된다. 제1 실리콘 산화물 층(30) 및 제2 실리콘 산화물 층(50)의 재료는 오목 표면을 형성하면서 에칭될 수 있고, 실리콘 질화물 층(40)의 재료는, 오목 표면을 형성하지 않고서 실리콘 질화물 층(40)의 직선 테이퍼 측벽이 바깥쪽으로 측방향으로 이동하면서 에칭될 수 있다. 상기에 설명된 바와 같이, 등방성 에칭 프로세스 동안 제1 실리콘 산화물 층(30) 및 제2 실리콘 산화물 층(50)의 에칭 속도는 실리콘 질화물 층(40)의 에칭 속도의 적어도 3배이다. 따라서, 등방성 에칭 프로세스의 제3 단계 동안 실리콘 질화물 층(40)의 직선 테이퍼 측벽은 바깥쪽으로 측방향으로 이동한다. 도 6에 예시된 바와 같이 전도성 재료 부분(20)의 상부 표면이 물리적으로 노출되게 되는 시점에서, 제1 실리콘 산화물 층(30)의 오목 표면의 곡률 반경(Rc_f)은 제1 두께(t1), 즉 제1 실리콘 산화물 층(30)의 두께와 동일할 수 있다. 등방성 에칭 프로세스의 제3 단계는, 전도성 재료 부분(20)의 상부 표면이 물리적으로 노출된 후의 연장된 부분을 포함할 수 있으며, 이는 등방성 에칭 프로세스의 제3 단계의 오버에칭 세그먼트이다. 제1 실리콘 산화물 층(30)의 오목 표면의 곡률 반경은, 도 6에서 포착된 시점을 넘어 연장되는 오버에칭 프로세스 동안 제1 실리콘 산화물 층(30)의 두께 이상으로 증가할 수 있다.
층 스택(30, 40, 50)을 통해 그리고 전도성 재료 부분(20)의 상부 표면까지 아래로 연장하는 비아 캐비티(59)가, 패터닝된 에칭 마스크 층(57)에서의 각각의 개구 아래에 형성된다. 비아 캐비티(59)는 층 스택(30, 40, 50)의 각각의 층에서 언더컷 영역(UC)을 포함할 수 있다. 언더컷 영역(UC)은 패터닝된 에칭 마스크 층(57) 아래에 있는 체적, 즉 하향 수직 방향을 따라 위에서 아래로 볼 때, 패터닝된 에칭 마스크 층(57)과의 면적 중첩을 갖는 체적에 대응한다. 층 스택(30, 40, 50)의 각각의 측벽은, 패터닝된 에칭 마스크 층(57)을 통해 각자의 개구를 정의하는 패터닝된 에칭 마스크 층(57)의 측벽을 포함하는 수직 평면 밖에 위치될 수 있다. 비아 캐비티(59)의 폭(w)은, 전도성 재료 부분(20)의 수평 상부 표면으로부터의 수직 거리(vd)에 따라 엄격하게 증가한다(strictly increase).
도 7을 참조하면, 패터닝된 에칭 마스크 층(57)은 전도성 재료 부분(20) 및 층 스택(30, 40, 50)의 재료에 선택적으로 제거될 수 있다. 예를 들어, 패터닝된 에칭 마스크 층(57)이 포토레지스트 재료를 포함하는 경우, 패터닝된 에칭 마스크 층(57)은 애싱에 의해 또는 유기 용매 내의 용해에 의해 제거될 수 있다.
제1 실리콘 산화물 층(30), 실리콘 질화물 층(40) 및 제2 질화물 층(40)의 측벽은 균일한 수직 단면 프로파일로 측방향으로 연장할 수 있다(예를 들어, 도 7의 수직 단면의 평면에 수직인 방향을 따라). 대안으로서, 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40), 및 제2 질화물 층(40)의 측벽은 원형 수평 단면 형상을 갖는 실질적으로 원형인 개구 주변에 위치될 수 있다. 일반적으로, 본 개시의 실시예의 예시적인 구조물은, 적어도 제1 두께(t1)인 제1 곡률 반경(Rc_1)을 갖는 제1 실리콘 산화물 층(30)의 제1 오목 측벽을 가질 수 있다. 또한, 본 개시의 예시적인 구조물은, 적어도, 제3 두께(t3), 제1 두께(t1), 및 등방성 에칭 프로세스 동안 실리콘 질화물 층(40)의 재료의 에칭 속도에 대한, 등방성 에칭 프로세스 동안 제2 실리콘 산화물 층(50)의 재료의 에칭 속도의 비와, 제2 두께(t2)의 곱의 합인, 제2 곡률 반경(Rc_2)을 갖는 제2 실리콘 산화물 층(50)의 제2 오목 측벽을 가질 수 있다. 또한, 본 개시의 실시예의 예시적인 구조물은, 62도 내지 84도 범위 내일 수 있는 테이퍼 각도 α로 제2 실리콘 산화물 층(50)의 제2 오목 측벽의 하부 에지로부터 제1 실리콘 산화물 층(30)의 상부 에지로 연장하는 직선 테이퍼 측벽을 포함할 수 있다.
도 8을 참조하면, 전도성 재료 부분(20)의 상부 표면 바로 위의 비아 캐비티(59)에 금속성 콘택 구조물(60, 80)이 형성될 수 있다. 금속성 콘택 구조물(60, 80)은 본딩 패드(60)와 솔더 재료 부분(80)의 조합을 포함할 수 있다. 하나의 실시예에서, 층 스택(30, 50, 50)을 통해 복수의 비아 캐비티(59)가 형성될 수 있고, 복수의 금속성 콘택 구조물(60, 80)이 형성될 수 있다. 예시적인 예에서, 본딩 패드(60)는 Al/Ni/Au 스택, Al/Ni/Cu 스택, Cu/Ni/Au 스택, Cu/Ni/Pd 스택, Ti/Ni/Au 스택, Ti/Cu/Ni/Au 스택, Ti-W/Cu 스택, Cr/Cu 스택, Cr/Cu/Ni 스택, 또는 당해 기술분야에 공지된 또다른 UBM(underbump metallurgy) 스택과 같은 금속성 층들을 퇴적 및 패터닝함으로써 형성될 수 있다. 솔더 재료 부분(80)은 Sn-Ag 합금 또는 또다른 주석 기반의 합금과 같은 솔더 재료를 포함한다. 솔더 재료 부분(80)의 측방향 치수(예컨대, 직경)는 5 마이크론 내지 100 마이크론 범위 내에 있을 수 있지만, 더 적거나 더 큰 측방향 치수도 또한 채용될 수 있다. 당해 기술분야에서의 통상의 지식을 가진 자라면, 추가의 그리고/또는 대안의 금속성 콘택 구조물(60, 80)이, 여기에 개시된 신규의 방법을 사용하여 형성될 수 있는 실리콘 산화물-실리콘 질화물-실리콘 산화물 스택과 함께 형성될 수 있다는 것을 이해할 것이다.
도 9를 참조하면, 기판(10), 전도성 재료 부분(20) 및 층 스택(30, 40, 50)을 포함하는 광학 구조물(800)이 광학 반도체 디바이스(920)를 포함한 반도체 칩(900)에 본딩된 후의 예시적인 구조물이 예시되어 있다. 광학 반도체 디바이스(920)는, 광학 구조물(800)을 통해 투과되는 충돌 광학 신호 또는 광학 이미지를 포착하거나 처리할 수 있는 임의의 반도체 디바이스를 포함할 수 있다. 반도체 칩(900)에는 솔더 재료 부분(80)이 본딩되는 전방 본딩 패드(890)가 제공될 수 있다. 선택적으로, 축합 및/또는 오염을 막기 위해 광학 구조물(800)과 반도체 칩(900) 사이에 광학 투명 충전 재료 부분(880)이 제공될 수 있다.
예시적인 예에서, 광학 반도체 디바이스(920)는 CMOS(complementary metal-oxide-semiconductor) 이미지 센서, CCD(charge-coupled device), LIDAR(light detection and ranging) 애플리케이션을 위한 광학 센서 어레이, 또는 임의의 적합한 반도체 기반의 광학 신호 검출 디바이스를 포함할 수 있다. 하나의 실시예에서, 광학 구조물(800)은 특정 파장 범위 내의 광의 투과를 허용하거나 금지하는 광학 필터를 포함할 수 있다. 층 스택(30, 40, 50) 내의 각각의 층의 두께는, 광이 통과하는 적합한 투과 파장 범위를 제공하면서 투과 파장 범위 외의 광의 투과를 억제하도록 선택될 수 있다.
또다른 예에서, 광학 구조물(800)은 입사 빔을 부분적으로 반사시키고 부분적으로 투과시키는 빔 스플리터를 포함할 수 있다. 또 다른 예에서, 광학 구조물(800)은 넓은 파장 범위에 대한 또는 특정 파장 범위에 대한 광학 미러를 포함할 수 있다. 선택적으로, 반도체 칩(900)은 본딩 구조물(970, 980, 990)을 통해 인쇄 회로 보드(999)에 접속될 수 있으며, 본딩 구조물(970, 980, 990)은 예를 들어 칩-사이드 본딩 패드(970), 솔더 볼(980), 및 보드-사이드 본딩 패드(990)를 포함할 수 있다.
일반적으로, 본 개시의 광학 구조물(800)은, 반도체 칩(900) 또는 솔더 재료 부분, 전도성 페이스트, 및/또는 접착 재료(예컨대 에폭시)를 채용한 임의의 다른 광학 디바이스(예컨대, 카메라, 광학 신호 투과 디바이스, 또는 광학 센서)에 부착될 수 있다. 도 9에서의 반도체 칩(900)이, 광학 구조물(800)과의 통합시 광학 모듈을 형성하는 또다른 광학 컴포넌트로 대체되는 실시예를 여기에서 명백하게 고려해볼 수 있다.
도 10을 참조하면, 본 개시의 실시예에 따른 마이크로제조 방법이 흐름도(1000)에 예시되어 있다. 단계 1010에서, 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40) 및 제2 실리콘 산화물 층(50)을 포함하는 층 스택이, 상기에 기재된 방법을 사용하여 기판(10) 상의 전도성 재료 부분(20) 위에 형성될 수 있다. 아래에서 위로, 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40), 및 제2 실리콘 산화물 층(50)을 포함하는 층 스택, 그리고 층 스택(30, 40, 50) 아래에 있으며 기판(10) 위에 있는 전도성 재료 부분(20)을 포함하는 구조물이 제공될 수 있다. 단계 1020에서, 그를 관통하는 개구를 포함하는 패터닝된 에칭 마스크 층(57)(예컨대 패터닝된 포토레지스트 층)이 층 스택(30, 40, 50) 위에 형성될 수 있다.
단계 1030에서, 단일 습식 에칭 프로세스 동안 제2 실리콘 산화물 층(50), 실리콘 질화물 층(40) 및 제1 실리콘 산화물 층(30)의 일부를 등방성 에칭함으로써, 층 스택(30, 40, 50)을 통해 그리고 전도성 재료 부분(20)의 상부 표면까지 아래로 연장하는 비아 캐비티(59)가 형성될 수 있다. 하나의 실시예에서, 수중 40% NH4F 대 수중 49% HF의 n:1 체적비 혼합물(n은 3 내지 12 범위 내임)을 포함하는 버퍼드 산화물 에칭 용액을 사용하는 단일 습식 에칭 프로세스가 채용될 수 있다. 실리콘 질화물 층(40)의 에칭 속도는, 제1 실리콘 산화물 층(30)의 에칭 속도의 1/10배 내지 제1 실리콘 산화물 층(30)의 에칭 속도의 1/2배의 범위 내에 있을 수 있다.
본 개시의 마이크로제조 방법(즉, 1 마이크론보다 작은, 적어도 하나의 치수를 갖는 구조물을 형성하는 방법)은, 비아 캐비티(59)를 형성하기 위해 습식 에칭 프로세스와 같은 등방성 에칭 프로세스일 수 있는 단일 에칭 프로세스를 사용하여 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40), 및 실리콘 산화물 층(50)을 포함하는 층 스택을 패터닝하는 것을 가능하게 한다. 예를 들어, 습식 에칭 프로세스는 n:1 BOE 용액을 사용할 수 있다. 이러한 습식 에칭 프로세스는 비싸지 않은 습식 에천트 화학물질을 사용하는 저비용 프로세스이다. 또한, 이러한 습식 에칭 프로세스는, 다른 마이크로제조 프로세스에 통상적으로 사용되고 있는 일반적으로 사용되는 습식 에칭 툴을 이용하며, 따라서 새로운 프로세스 장비의 구매를 요하지 않는다. 또한, 패터닝된 포토레지스트 층과 같은 단일 패터닝된 에칭 마스크 층(57)만 본 개시의 마이크로제조 프로세스에 사용된다. 따라서, 비아 캐비티(59)를 형성하도록 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40) 및 실리콘 산화물 층(50)을 포함하는 층 스택을 패터닝하는 데에, 단일 리소그래피 패터닝 단계 및 단일 등방성 에칭 프로세스의 조합이 사용될 수 있다. 또한, 습식 에칭 프로세스를 위해 건식 에칭 프로세스의 제거는 포토레지스트 마스크 화상 문제에 대한 가능성을 제거할 수 있다. 개시된 실시예의 다양한 이점은 마이크로제조 프로세스 동안 상당한 비용 절감 및 증가된 쓰루풋을 제공한다.
제1 실리콘 산화물 층(30), 실리콘 질화물 층(40) 및 실리콘 산화물 층(50)을 포함하는 층 스택을 에칭하는 단일 등방성 에칭 프로세스를 실시하기 위해, 등방성 에천트(예컨대, n:1 BOE 용액) 내의 제1 실리콘 산화물 층(30) 및 제2 실리콘 산화물 층(50)의 에칭 속도는 가능한 낮게 억제될 수 있고, 실리콘 질화물 층(40)의 에칭 속도는 가능한 높게 향상될 수 있다. 예를 들어, 제1 실리콘 산화물 재료 및 제2 실리콘 산화물 재료에 대한 퇴적 방법 및 재료 조성은, 제1 실리콘 산화물 층(30) 및 제2 실리콘 산화물 층(50)의 에칭 속도가 열 실리콘 산화물의 에칭 속도의 1.0배와 열 실리콘 산화물의 에칭 속도의 1.25배 사이이도록 선택될 수 있다. 실리콘 질화물 층(40)에서의 실리콘 질화물 재료의 에칭 속도는, 플라즈마 강화 실리콘 질화물 퇴적 프로세스에 의해 화학양론적 실리콘 질화물 재료를 형성함으로써 향상될 수 있다. 실리콘 질화물 층(40)의 실리콘 질화물 재료의 에칭 속도에 대한, 등방성 에천트 내의 제1 및 제2 실리콘 산화물 층(30, 50)의 실리콘 산화물 재료의 에칭 속도의 비를 2 내지 10의 범위 내에 유지함으로써, 상기에 기재된 측벽 프로파일로 층 스택(30, 40, 50)을 통해 비아 캐비티(59)가 형성될 수 있다. 전도성 재료 부분(20) 상의 비아 캐비티(59)에 금속성 콘택 구조물(60)이 형성될 수 있다.
본 개시의 실시예는 비아 캐비티(59)를 형성하도록 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40) 및 제2 실리콘 산화물 층(50)을 포함하는 층 스택을 패터닝하는 저비용 방법을 제공한다. 또한, 본 개시의 실시예는, 실리콘 질화물 층(40)의 직선 테이퍼 측벽에서의 높은 테이퍼 각도 α가 금속성 콘택 구조물(60) 및 전도성 재료 부분(20) 사이의 접촉 영역을 한정하는, 패터닝된 구조물을 제공한다. 전도성 재료 부분(20)은 금속 패드 또는 금속 라인과 같은 금속성 재료를 포함할 수 있거나, 또는 투명 전도성 산화물 재료를 포함할 수 있다. 본 개시의 방법은, 용융 실리카, 석영 또는 유리와 같이 낮은 열 전도성 및 높은 광학 투명도를 갖는 기판(10)에 사용될 수 있다. 따라서, 낮은 열 전도성을 갖는 기판(10)을 사용하는 다양한 광학 컴포넌트에 대하여 다양한 실시예 방법이 사용될 수 있다.
다양한 실시예의 패터닝 방법은 단일 패터닝된 에칭 마스크 층(57) 및 단일 등방성 에칭 프로세스(습식 에칭 프로세스일 수 있음)를 사용한다. 이와 대조적으로, 산화물-질화물-산화물(ONO) 층 스택을 통해 비아 캐비티를 형성하기 위한 종래의 프로세스는 통상적으로 복수의 에칭 프로세스를 사용한다. 예를 들어, 종래의 프로세스는 적어도 2개의 마스크를 사용하는 적어도 3회의 에칭 프로세스(습식-건식-습식)를 사용할 수 있다. 당해 기술분야에서의 통상의 지식을 가진 자라면, 복수의 에칭 프로세스를 사용하는 종래의 방법에 대조적으로 여기에서의 다양한 실시예에 개시된 단일 등방성 에칭 프로세스의 사용으로부터 오는 복수의 이점을 알 수 있을 것이다. 예를 들어, 복수의 에칭 프로세스 대신에 단일 등방성 에칭 프로세스를 사용함으로써, 여기에 개시된 다양한 실시예는 총 프로세싱 비용 및 총 프로세싱 시간을 상당히 감소시킬 수 있다. 각각의 추가의 에칭 프로세스가 추가의 비용을 발생시키고 추가의 프로세싱 시간이 걸리기 때문에 이러한 비용 및 시간 절감이 달성될 수 있다. 또한, 단일 마스크 층을 사용하는 단일 등방성 에칭 프로세스로 프로세싱 단계를 감소시킴으로써, 종래의 프로세스에서 사용된 각각의 추가의 에칭 마스크 층은 리소그래피 툴에서의 포토레지스트 층의 도포 및 패터닝을 요구하기 때문에, 여기에 개시된 다양한 실시예는 총 프로세싱 비용 및 총 프로세싱 시간을 더 감소시킨다. 또한, 상기에 언급한 바와 같이, 종래의 프로세스는 습식 에칭, 건식 에칭, 및 또다른 습식 에칭 프로세스를 포함하는 3회의 에칭 프로세스를 사용할 수 있다. 여기에 개시된 다양한 실시예의 패터닝 방법은 단일 습식 에칭 프로세스를 채용할 수 있으며, 따라서 건식 에칭 프로세스(예컨대, 반응성 이온 에칭 프로세스) 동안 발생할 수 있는 제2 실리콘 산화물 층(50)에의 임의의 가능한 손상을 피할 수 있다.
따라서, 본 개시의 실시예는 기판(10), 전도성 재료 부분(20), 및 아래에서 위로 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40), 및 제2 실리콘 산화물 층(50)을 포함하는 층 스택(30, 40, 50)을 포함하는 초소형 디바이스를 제공할 수 있다. 특히, 다양한 실시예에서, 초소형 디바이스는 광학 디바이스일 수 있다. 이러한 실시예에서, 기판(10)은 용융 실리카, 석영, 또는 유리와 같은 광학 투명 기판을 포함할 수 있다. 전도성 재료 부분(20)은 투명 전도성 재료(예컨대, 투명 산화물 재료) 또는 광학적으로 불투명한 금속을 포함할 수 있다. 하나의 실시예에서, 기판(10) 상에 형성된 제1 광학 디바이스는 각자의 전도성 재료 부분(20)으로서 투명 전도성 재료를 포함할 수 있고, 기판(10) 상에 형성된 제2 광학 디바이스는 각자의 전도성 재료 부분(20)으로서 금속(광학 불투명 재료)을 포함할 수 있다. 본 개시의 마이크로제조 프로세스에 의해 형성된 광학 디바이스는 광학 필터 및/또는 광학 미러 및/또는 빔 스플리터 및/또는 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40), 및 제2 실리콘 산화물 층(50)의 층 스택 내의 개별 층의 두께를 조정함으로써 유도될 수 있는 다른 광학 디바이스를 포함할 수 있다. 또한, 기판(10) 상에 형성된 광학 디바이스 내의 전도성 재료 부분(20)의 각각에 전기 콘택이 제공될 수 있다.
모든 도면을 참고하여 그리고 본 개시의 다양한 실시예에 따르면, 기판(10) 상에 위치된 전도성 재료 부분(20); 아래에서 위로, 제1 실리콘 산화물 층(30), 632.8 nm 파장에서 1.88 내지 1.95 범위 내의 굴절률을 갖는 실리콘 질화물 층(40), 및 제2 실리콘 산화물 층(50)을 포함하며 전도성 재료 부분(20) 위에 위치된 층 스택(30, 40, 50); 및 층 스택(30, 40, 50)을 통해 연장하는 비아 캐비티(59)를 포함하는 구조물로서, 비아 캐비티(59)의 폭(w)이 전도성 재료 부분(20)의 수평 상부 표면으로부터의 수직 거리(vd)에 따라 엄격하게 증가하도록, 비아 캐비티(59)의 측벽이, 전도성 재료 부분(20)의 상부 표면에 인접해 있는 제1 실리콘 산화물 층(30)의 제1 오목 측벽, 제1 오목 측벽의 각자의 상단에 인접해 있는 실리콘 질화물 층(40)의 직선 테이퍼 측벽, 및 직선 테이퍼 측벽의 각자의 상단에 인접해 있는 제2 실리콘 산화물 층(50)의 제2 오목 측벽을 포함하는 것인, 구조물이 제공된다. 파라미터에 따라 양이 엄격하게 증가한다는 것은, 양의 값의 증가가 파라미터의 값의 임의의 증가에 따르는 것을 의미한다.
상기에 설명된 바와 같이, 실리콘 질화물 층의 직선 테이퍼 측벽의 테이퍼 각도 α는, n:1 BOE 용액(n은 3 내지 12 범위 내임) 내의 실리콘 질화물 층(40)의 에칭 속도에 대한, n:1 BOE 용액 내의 제2 실리콘 산화물 층(50)의 제2 실리콘 산화물 재료의 에칭 속도의 비에 의해 결정될 수 있다. 에칭 속도의 비는 2 내지 10의 범위 내에 있을 수 있다. 하나의 실시예에서, 실리콘 질화물 층(40)의 직선 테이퍼 측벽은, 전도성 재료 부분(20)의 상부 표면에 수직인 수직 방향에 관련하여, 62도(약 2의 아크탄젠트에 대응하는 각도임) 내지 84도(약 10의 아크탄젠트에 대응하는 각도임) 범위 내의 테이퍼 각도를 가질 수 있다.
하나의 실시예에서, 기판(10)은, 용융 실리카, 석영, 및 유리로부터 선택된 투명 유전체 재료를 포함하고 그리고/또는 본질적으로 이들로 구성되고, 전도성 재료 부분(20)은 금속성 재료 및 투명 전도성 산화물 재료로부터 선택된 재료를 포함하고 그리고/또는 본질적으로 이들로 구성된다.
하나의 실시예에서, 기판(10)은 10 마이크론 내지 3 mm 범위 내의 두께를 갖고, 제1 실리콘 산화물 층(30)은 100 nm 내지 1,000 nm 범위 내의 제1 두께(t1)를 갖고, 실리콘 질화물 층(40)은 50 nm 내지 500 nm 범위 내의 제2 두께(t2)를 갖고, 제2 실리콘 산화물 층(50)은 50 nm 내지 500 nm 범위 내의 제3 두께(t3)를 갖는다.
하나의 실시예에서, 구조물은 전도성 재료 부분(20)의 상부 표면 상의 비아 캐비티(50)에 위치된 금속성 콘택 구조물(60)을 포함한다.
본 개시의 실시예에 따르면, 마이크로제조 방법에 있어서, 아래에서 위로, 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40), 및 제2 실리콘 산화물 층(50)을 포함하는 층 스택(30, 40, 50), 및 상기 층 스택(30, 40, 50) 아래에 있으며 기판(10) 위에 있는 전도성 재료 부분(20)을 포함하는 구조물을 제공하는 단계; 상기 층 스택(30, 40, 50) 위에 그를 관통하는 개구를 포함하는 패터닝된 에칭 마스크 층(57)을 형성하는 단계; 및 상기 실리콘 질화물 층(40)의 에칭 속도가 상기 제1 실리콘 산화물 층(30)의 에칭 속도의 1/10 내지 상기 제1 실리콘 산화물 층(30)의 에칭 속도의 1/2배의 범위 내인 등방성 에칭 프로세스를 사용하여 상기 제2 실리콘 산화물 층(50), 상기 실리콘 질화물 층(40) 및 상기 제1 실리콘 산화물 층(30)의 일부를 등방성 에칭함으로써 상기 층 스택(30, 40, 50)을 통해 그리고 상기 전도성 재료 부분(20)의 상부 표면까지 아래로 연장하는 비아 캐비티(59)를 형성하는 단계를 포함하는 마이크로제조 방법이 제공된다. 하나의 실시예에서, 본 개시의 마이크로제조 방법은 광학 필터, 광학 미러, 또는 빔 스플리터를 포함할 수 있는 광학 구조물을 형성하도록 채용될 수 있다.
본 개시의 실시예에 따르면, 구조물을 패터닝하는 방법에 있어서, 기판(10) 상의 전도성 재료 부분(20) 위에 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40), 및 제2 실리콘 산화물 층(50)을 포함하는 층 스택(30, 40, 50)을 형성하는 단계; 상기 층 스택(30, 40, 50) 위에 그를 관통하는 개구를 포함하는 패터닝된 에칭 마스크 층(57)을 형성하는 단계; 및 수중 40% NH4F 내지 수중 49% HF의 n:1 체적비 혼합물(n은 3 내지 12의 범위 내임)을 포함하는 버퍼드 산화물 에칭 용액을 사용하는 단일 습식 에칭 프로세스 동안 상기 제2 실리콘 산화물 층(50), 상기 실리콘 질화물 층(40) 및 상기 제1 실리콘 산화물 층(30)의 일부를 등방성 에칭함으로써, 상기 층 스택(30, 40, 50)을 통해 그리고 상기 전도성 재료 부분(20)의 상부 표면까지 아래로 연장하는 비아 캐비티(59)를 형성하는 단계를 포함하는 구조물의 패터닝 방법이 제공된다. 하나의 실시예에서, 본 개시의 패터닝 방법은 광학 필터, 광학 미러, 또는 빔 스플리터를 포함할 수 있는 광학 구조물을 형성하도록 채용될 수 있다.
본 개시의 실시예에 따르면, 기판(10) 상에 형성된 전도성 재료 부분(20); 상기 전도성 재료 부분(20) 위에 위치된 제1 실리콘 산화물 층(30), 실리콘 질화물 층(40), 및 제2 실리콘 산화물 층(50)을 포함하는 층 스택(30, 40, 50); 및 상기 층 스택(30, 40, 50)을 통해 그리고 상기 전도성 재료 부분(20)의 상부 표면까지 아래로 연장하는 비아 캐비티(59)를 포함하는 구조물로서, 비아 캐비티(59)의 폭이 전도성 재료 부분(20)의 수평 상부 표면으로부터의 수직 거리에 따라 엄격하게 증가하도록, 비아 캐비티(59)의 측벽이, 전도성 재료 부분(20)의 상부 표면에 인접해 있는 제1 실리콘 산화물 층(30)의 제1 오목 측벽, 제1 오목 측벽의 각자의 상단에 인접해 있는 실리콘 질화물 층(40)의 직선 테이퍼 측벽, 및 직선 테이퍼 측벽의 각자의 상단에 인접해 있는 제2 실리콘 산화물 층(50)의 제2 오목 측벽을 포함하는 것인, 구조물이 제공된다. 실리콘 질화물 층(40)은 632.8 nm 파장에서 1.88 내지 1.95 범위 내의 굴절률을 가질 수 있다. 하나의 실시예에서, 본 개시의 구조물은, 광학 필터, 광학 미러, 또는 빔 스플리터를 포함할 수 있는 광학 구조물을 포함할 수 있다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 마이크로제조 방법에 있어서,
아래에서 위로, 제1 실리콘 산화물 층, 실리콘 질화물 층, 및 제2 실리콘 산화물 층을 포함하는 층 스택, 및 상기 층 스택 아래에 있으며 기판 위에 있는 전도성 재료 부분을 포함하는 구조물을 제공하는 단계;
상기 층 스택 위에 그를 관통하는 개구를 포함하는 패터닝된 에칭 마스크 층을 형성하는 단계; 및
상기 실리콘 질화물 층의 에칭 속도가 상기 제1 실리콘 산화물 층의 에칭 속도의 1/10배 내지 상기 제1 실리콘 산화물 층의 에칭 속도의 1/2배의 범위 내인 등방성 에칭 프로세스를 사용하여 상기 제2 실리콘 산화물 층, 상기 실리콘 질화물 층, 및 상기 제1 실리콘 산화물 층의 일부를 등방성 에칭함으로써, 상기 층 스택을 통해 그리고 상기 전도성 재료 부분의 상부 표면까지 아래로 연장하는 비아 캐비티(via cavity)를 형성하는 단계
를 포함하는 마이크로제조 방법.
실시예 2. 실시예 1에 있어서, 상기 등방성 에칭 프로세스는, 수중 40% NH4F 대 수중 49% HF의 n:1 체적비 혼합물(n은 3 내지 12 범위 내임)을 포함하는 버퍼드 산화물 에칭 용액을 사용하는 습식 에칭 프로세스를 포함하는 것인, 마이크로제조 방법.
실시예 3. 실시예 1에 있어서, 상기 실리콘 질화물 층은, 실리콘 질화물 재료를 형성하도록 실리콘 전구체 가스와 질소 전구체 가스가 결합하는 화학적 기상 증착에 의해 형성되는 것인, 마이크로제조 방법.
실시예 4. 실시예 3에 있어서, 상기 실리콘 질화물 층은 632.8 nm 파장에서 1.88 내지 1.95 범위 내의 굴절률을 갖는 것인, 마이크로제조 방법.
실시예 5. 실시예 1에 있어서,
상기 제1 실리콘 산화물 층은 테트라에틸오소실리케이트의 분해에 의해 형성된 제1 실리콘 산화물 재료를 포함하고,
상기 제2 실리콘 산화물 층은 테트라에틸오소실리케이트의 분해에 의해 형성된 제2 실리콘 산화물 재료를 포함하는 것인, 마이크로제조 방법.
실시예 6. 실시예 5에 있어서,
상기 제1 실리콘 산화물 재료 및 상기 제2 실리콘 산화물 재료는 미도핑(undoped) 실리케이트 유리 재료이고,
상기 제2 실리콘 산화물 재료는 상기 제1 실리콘 산화물 층의 에칭 속도의 0.80배 내지 상기 제1 실리콘 산화물 층의 에칭 속도의 1.25배의 범위 내의 에칭 속도를 갖는 것인, 마이크로제조 방법.
실시예 7. 실시예 1에 있어서, 상기 등방성 에칭 프로세스는,
상기 제2 실리콘 산화물 층의 재료가 상기 패터닝된 에칭 마스크 층 아래의 언더컷으로 등방성 에칭되면서 상기 제2 실리콘 산화물 층의 남은 부분이 상기 패터닝된 에칭 마스크 층 아래의 상기 실리콘 질화물 층을 커버하는 것인 제1 단계;
상기 실리콘 질화물 층의 재료가 상기 제2 실리콘 산화물 층의 에칭 속도보다 더 낮은 에칭 속도로 에칭되면서 직선 테이퍼 측벽(straight tapered sidewall)이 상기 실리콘 질화물 층을 통해 형성되고 상기 실리콘 질화물 층의 남은 부분이 상기 패터닝된 에칭 마스크 층 아래의 상기 제1 실리콘 산화물 층을 커버하는 것인 제2 단계; 및
상기 제1 실리콘 산화물 층 및 상기 제2 실리콘 산화물 층의 재료가 에칭되면서 오목 표면을 형성하고 상기 실리콘 질화물 층의 재료가 에칭되면서 오목 표면을 형성하지 않고서 상기 직선 테이퍼 측벽이 바깥쪽으로 측방향 이동하는 제3 단계
를 포함하는 것인, 마이크로제조 방법.
실시예 8. 실시예 1에 있어서, 상기 전도성 재료 부분의 상부 표면 상의 상기 비아 캐비티에 금속성 콘택 구조물을 형성하는 단계를 더 포함하는, 마이크로제조 방법.
실시예 9. 실시예 1에 있어서, 상기 기판은 용융 실리카, 석영 및 유리로부터 선택된 투명 유전체 재료를 포함하고, 10 마이크론 내지 3 mm 범위 내의 두께를 갖는 것인, 마이크로제조 방법.
실시예 10. 실시예 1에 있어서,
상기 전도성 재료 부분은 금속성 재료 및 투명 전도성 산화물 재료로부터 선택된 재료를 포함하고;
상기 제1 실리콘 산화물 층은 100 nm 내지 1,000 nm 범위 내의 제1 두께를 갖고;
상기 실리콘 질화물 층은 50 nm 내지 500 nm 범위 내의 제2 두께를 갖고;
상기 제2 실리콘 산화물 층은 50 nm 내지 500 nm 범위 내의 제3 두께를 갖는 것인, 마이크로제조 방법.
실시예 11. 구조물을 패터닝하는 방법에 있어서,
기판 상의 전도성 재료 부분 위에 제1 실리콘 산화물 층, 실리콘 질화물 층, 및 제2 실리콘 산화물 층을 포함하는 층 스택을 형성하는 단계;
상기 층 스택 위에 그를 관통하는 개구를 포함하는 패터닝된 에칭 마스크 층을 형성하는 단계; 및
수중 40% NH4F 대 수중 49% HF의 n:1 체적비 혼합물(n은 3 내지 12 범위 내임)을 포함하는 버퍼드 산화물 에칭 용액을 사용하는 단일 습식 에칭 프로세스 동안 상기 제2 실리콘 산화물 층, 상기 실리콘 질화물 층, 및 상기 제1 실리콘 산화물 층의 일부를 등방성 에칭함으로써, 상기 층 스택을 통해 그리고 상기 전도성 재료 부분의 상부 표면까지 아래로 연장하는 비아 캐비티를 형성하는 단계
를 포함하는, 구조물의 패터닝 방법.
실시예 12. 실시예 11에 있어서, 상기 층 스택은,
제1 화학적 기상 증착 프로세스에서 제1 실리콘 산화물 재료를 퇴적함으로써 상기 제1 실리콘 산화물 층을 형성하는 것;
제2 화학적 기상 증착 프로세스에서 실리콘 질화물 재료를 퇴적함으로써 상기 실리콘 질화물 층을 형성하는 것; 및
제3 화학적 기상 증착 프로세스에서 제2 실리콘 산화물 재료를 퇴적함으로써 상기 제2 실리콘 산화물 층을 형성하는 것
에 의해 형성되는 것인, 구조물의 패터닝 방법.
실시예 13. 실시예 11에 있어서, 상기 실리콘 질화물 층의 에칭 속도는 상기 단일 습식 에칭 프로세스 동안 상기 제1 실리콘 산화물 층의 에칭 속도의 1/10배 내지 상기 제1 실리콘 산화물 층의 에칭 속도의 1/2배의 범위 내에 있는 것인, 구조물의 패터닝 방법.
실시예 14. 실시예 11에 있어서,
상기 기판은 용융 실리카, 석영, 및 유리로부터 선택된 투명 유전체 재료를 포함하고,
상기 전도성 재료 부분은 금속성 재료 및 투명 전도성 산화물 재료로부터 선택된 재료를 포함하는 것인, 구조물의 패터닝 방법.
실시예 15. 실시예 14에 있어서, 전도성 재료를 퇴적 및 패터닝함으로써 상기 전도성 재료 부분의 상부 표면 상의 상기 비아 캐비티에 금속성 콘택 구조물을 형성하는 단계를 더 포함하는, 구조물의 패터닝 방법.
실시예 16. 구조물에 있어서,
기판 상에 위치된 전도성 재료 부분;
아래에서 위로, 제1 실리콘 산화물 층, 632.8 nm 파장에서 1.88 내지 1.95 범위 내의 굴절률을 갖는 실리콘 질화물 층, 및 제2 실리콘 산화물 층을 포함하며, 상기 전도성 재료 부분 위에 위치된 층 스택; 및
상기 층 스택을 통해 연장하는 비아 캐비티를 포함하고,
상기 비아 캐비티의 측벽은, 상기 비아 캐비티의 폭이 상기 전도성 재료 부분의 수평 상부 표면으로부터의 수직 거리에 따라 엄격하게 증가하도록(strictly increase), 상기 전도성 재료 부분의 상부 표면에 인접해 있는 상기 제1 실리콘 산화물 층의 제1 오목 측벽, 상기 제1 오목 측벽의 각자의 상단에 인접해 있는 실리콘 질화물 층의 직선 테이퍼 측벽, 및 상기 직선 테이퍼 측벽의 각자의 상단에 인접해 있는 상기 제2 실리콘 산화물 층의 제2 오목 측벽을 포함하는 것인, 구조물.
실시예 17. 실시예 16에 있어서, 상기 실리콘 질화물 층의 직선 테이퍼 측벽은, 상기 전도성 재료 부분의 상부 표면에 수직인 수직 방향에 대하여 72도 내지 85도 범위 내의 테이퍼 각도를 갖는 것인, 구조물.
실시예 18. 실시예 16에 있어서,
상기 기판은 용융 실리카, 석영, 및 유리로부터 선택된 투명 유전체 재료를 포함하고,
상기 전도성 재료 부분은 금속성 재료 및 투명 전도성 산화물 재료로부터 선택된 재료를 포함하는 것인, 구조물.
실시예 19. 실시예 16에 있어서,
상기 기판은 10 마이크론 내지 3 mm 범위 내의 두께를 갖고,
상기 제1 실리콘 산화물 층은 100 nm 내지 1,000 nm 범위 내의 두께를 갖고,
상기 실리콘 질화물 층은 50 nm 내지 500 nm 범위 내의 두께를 갖고,
상기 제2 실리콘 산화물 층은 50 nm 내지 500 nm 범위 내의 두께를 갖는 것인, 구조물.
실시예 20. 실시예 16에 있어서, 상기 전도성 재료 부분의 상부 표면 상의 상기 비아 캐비티에 위치된 금속성 콘택 구조물을 더 포함하는, 구조물.

Claims (10)

  1. 마이크로제조 방법에 있어서,
    아래에서 위로, 제1 실리콘 산화물 층, 실리콘 질화물 층, 및 제2 실리콘 산화물 층을 포함하는 층 스택, 및 상기 층 스택 아래에 있으며 기판 위에 있는 전도성 재료 부분을 포함하는 구조물을 제공하는 단계;
    상기 층 스택 위에 그를 관통하는 개구를 포함하는 패터닝된 에칭 마스크 층을 형성하는 단계; 및
    상기 실리콘 질화물 층의 에칭 속도가 상기 제1 실리콘 산화물 층의 에칭 속도의 1/10배 내지 상기 제1 실리콘 산화물 층의 에칭 속도의 1/2배의 범위 내인 등방성 에칭 프로세스를 사용하여 상기 제2 실리콘 산화물 층, 상기 실리콘 질화물 층, 및 상기 제1 실리콘 산화물 층의 일부를 등방성 에칭함으로써, 상기 층 스택을 통해 그리고 상기 전도성 재료 부분의 상부 표면까지 아래로 연장하는 비아 캐비티(via cavity)를 형성하는 단계
    를 포함하는 마이크로제조 방법.
  2. 청구항 1에 있어서, 상기 등방성 에칭 프로세스는, 수중 40% NH4F 대 수중 49% HF의 n:1 체적비 혼합물(n은 3 내지 12 범위 내임)을 포함하는 버퍼드 산화물 에칭 용액을 사용하는 습식 에칭 프로세스를 포함하는 것인, 마이크로제조 방법.
  3. 청구항 1에 있어서, 상기 실리콘 질화물 층은, 실리콘 질화물 재료를 형성하도록 실리콘 전구체 가스와 질소 전구체 가스가 결합하는 화학적 기상 증착에 의해 형성되는 것인, 마이크로제조 방법.
  4. 청구항 1에 있어서,
    상기 제1 실리콘 산화물 층은 테트라에틸오소실리케이트의 분해에 의해 형성된 제1 실리콘 산화물 재료를 포함하고,
    상기 제2 실리콘 산화물 층은 테트라에틸오소실리케이트의 분해에 의해 형성된 제2 실리콘 산화물 재료를 포함하는 것인, 마이크로제조 방법.
  5. 청구항 1에 있어서, 상기 등방성 에칭 프로세스는,
    상기 제2 실리콘 산화물 층의 재료가 상기 패터닝된 에칭 마스크 층 아래의 언더컷으로 등방성 에칭되면서 상기 제2 실리콘 산화물 층의 남은 부분이 상기 패터닝된 에칭 마스크 층 아래의 상기 실리콘 질화물 층을 커버하는 것인 제1 단계;
    상기 실리콘 질화물 층의 재료가 상기 제2 실리콘 산화물 층의 에칭 속도보다 더 낮은 에칭 속도로 에칭되면서 직선 테이퍼 측벽(straight tapered sidewall)이 상기 실리콘 질화물 층을 통해 형성되고 상기 실리콘 질화물 층의 남은 부분이 상기 패터닝된 에칭 마스크 층 아래의 상기 제1 실리콘 산화물 층을 커버하는 것인 제2 단계; 및
    상기 제1 실리콘 산화물 층 및 상기 제2 실리콘 산화물 층의 재료가 에칭되면서 오목 표면을 형성하고 상기 실리콘 질화물 층의 재료가 에칭되면서 오목 표면을 형성하지 않고서 상기 직선 테이퍼 측벽이 바깥쪽으로 측방향 이동하는 제3 단계
    를 포함하는 것인, 마이크로제조 방법.
  6. 청구항 1에 있어서, 상기 전도성 재료 부분의 상부 표면 상의 상기 비아 캐비티에 금속성 콘택 구조물을 형성하는 단계를 더 포함하는, 마이크로제조 방법.
  7. 청구항 1에 있어서, 상기 기판은 용융 실리카, 석영 및 유리로부터 선택된 투명 유전체 재료를 포함하고, 10 마이크론 내지 3 mm 범위 내의 두께를 갖는 것인, 마이크로제조 방법.
  8. 청구항 1에 있어서,
    상기 전도성 재료 부분은 금속성 재료 및 투명 전도성 산화물 재료로부터 선택된 재료를 포함하고;
    상기 제1 실리콘 산화물 층은 100 nm 내지 1,000 nm 범위 내의 제1 두께를 갖고;
    상기 실리콘 질화물 층은 50 nm 내지 500 nm 범위 내의 제2 두께를 갖고;
    상기 제2 실리콘 산화물 층은 50 nm 내지 500 nm 범위 내의 제3 두께를 갖는 것인, 마이크로제조 방법.
  9. 구조물을 패터닝하는 방법에 있어서,
    기판 상의 전도성 재료 부분 위에 제1 실리콘 산화물 층, 실리콘 질화물 층, 및 제2 실리콘 산화물 층을 포함하는 층 스택을 형성하는 단계;
    상기 층 스택 위에 그를 관통하는 개구를 포함하는 패터닝된 에칭 마스크 층을 형성하는 단계; 및
    수중 40% NH4F 대 수중 49% HF의 n:1 체적비 혼합물(n은 3 내지 12 범위 내임)을 포함하는 버퍼드 산화물 에칭 용액을 사용하는 단일 습식 에칭 프로세스 동안 상기 제2 실리콘 산화물 층, 상기 실리콘 질화물 층, 및 상기 제1 실리콘 산화물 층의 일부를 등방성 에칭함으로써, 상기 층 스택을 통해 그리고 상기 전도성 재료 부분의 상부 표면까지 아래로 연장하는 비아 캐비티를 형성하는 단계
    를 포함하는, 구조물의 패터닝 방법.
  10. 구조물에 있어서,
    기판 상에 위치된 전도성 재료 부분;
    아래에서 위로, 제1 실리콘 산화물 층, 632.8 nm 파장에서 1.88 내지 1.95 범위 내의 굴절률을 갖는 실리콘 질화물 층, 및 제2 실리콘 산화물 층을 포함하며, 상기 전도성 재료 부분 위에 위치된 층 스택; 및
    상기 층 스택을 통해 연장하는 비아 캐비티를 포함하고,
    상기 비아 캐비티의 측벽은, 상기 비아 캐비티의 폭이 상기 전도성 재료 부분의 수평 상부 표면으로부터의 수직 거리에 따라 엄격하게 증가하도록(strictly increase), 상기 전도성 재료 부분의 상부 표면에 인접해 있는 상기 제1 실리콘 산화물 층의 제1 오목 측벽, 상기 제1 오목 측벽의 각자의 상단에 인접해 있는 실리콘 질화물 층의 직선 테이퍼 측벽, 및 상기 직선 테이퍼 측벽의 각자의 상단에 인접해 있는 상기 제2 실리콘 산화물 층의 제2 오목 측벽을 포함하는 것인, 구조물.
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