JP2005011920A - 表示装置とその製造方法 - Google Patents
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Abstract
【課題】表示装置において、コンタクトホールをシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜の順次積層体に形成する場合に、該コンタクトホールの側壁のテーパを理想的な形状に構成する。
【解決手段】第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に積層されたシリコン窒化膜と、前記シリコン窒化膜の上に積層された第２のシリコン酸化膜と、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン酸化膜を含む少なくとも３層を共通に貫通するコンタクトホールとを備えた表示装置であって、
前記コンタクトホールは、前記シリコン窒化膜の膜厚をｄ２、前記第２のシリコン酸化膜の膜厚をｄ３としたとき、ｄ２＜ｄ３であり、かつ、くびれのないテーパ形状を有する。
【選択図】 図１
【解決手段】第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に積層されたシリコン窒化膜と、前記シリコン窒化膜の上に積層された第２のシリコン酸化膜と、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン酸化膜を含む少なくとも３層を共通に貫通するコンタクトホールとを備えた表示装置であって、
前記コンタクトホールは、前記シリコン窒化膜の膜厚をｄ２、前記第２のシリコン酸化膜の膜厚をｄ３としたとき、ｄ２＜ｄ３であり、かつ、くびれのないテーパ形状を有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は表示装置に係り、たとえばアクティブ・マトリクス型の液晶表示装置等の表示装置に関する。
【０００２】
【従来の技術】
アクティブ・マトリクス型の液晶表示装置は、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、たとえばｘ方向に延在しｙ方向に並設される複数のゲート信号線、およびｙ方向に延在しｘ方向に並設される複数のドレイン信号線が形成され、これら各信号線で囲まれる領域を画素領域とし、これら各画素領域の集合体を液晶表示部として構成している。
【０００３】
そして、各画素領域は一方の側のゲート信号線からの走査信号によって駆動される薄膜トランジスタと、この薄膜トラジスタを介して一方の側のドレイン信号線からの映像信号が供給される画素電極とを備えている。
【０００４】
この画素電極は前記各基板のうちいずれかの基板の液晶側の面に形成した対向電極との間に電界を発生せしめ、この電界の強弱によって当該画素領域の液晶の光透過率を制御するようにしている。
【０００５】
また、前記各信号線、薄膜トランジスタ、および電極等は、層状に形成した導電層、絶縁層、あるいは半導体層等をいわゆるフォトリソグラフィ技術による選択エッチングによって微細加工がなされている。
【０００６】
この場合、絶縁膜を介した異なる層の各導電層を電気的に接続させる場合、該絶縁膜に形成したコンタクトホールを通して行なうのが通常である。しかし、該絶縁膜が多層からなっている場合、それらのエッチングレート、あるいは膜厚等の相違によって該コンタクトホールの側壁において滑らかな形状を形成することが困難でその工夫がなされている。このコンタクトホールを通して接続を図る場合に、その側壁に及んで形成する導電層に断切れ等が形成され易いからである。
【０００７】
たとえば、薄膜トランジスタがいわゆるトップゲート構造であって、その電極を形成するためのコンタクトホールをシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜の順次積層体に形成する場合、ウエットエッチングでテーパ加工するものが知られている（特許文献１参照）。
【０００８】
また、コンタクトホールを形成する多層の絶縁膜において、その各絶縁膜のエッチングレートを下層から上層に及ぶにしたがい段階的にあるいは連続的に増加するように各材料を選定するものも知られている（特許文献２参照）。
【０００９】
さらに、酸化シリコン膜と窒化シリコン膜とからなる積層体におけるコンタクトホールの形成を単一のエッチング処理により行なうものが知られている（特許文献３参照）。
【００１０】
【特許文献１】
特開平１１−１１１９９０号公報
【特許文献２】
特開平９−２５１９９６号公報
【特許文献３】
特開平１１−２５８６３４号公報
【００１１】
【発明が解決しようとする課題】
しかし、上記特許文献１の場合、多層の絶縁膜の中間層として形成されるシリコン窒化膜の膜厚が比較的厚く形成されているため、コンタクトホールの側壁面のテーパ形状において理想的な形状ではなく、まだ改善の余地があるものとなっている。
【００１２】
上記特許文献２の場合、多層の絶縁膜の各材料が特定されるため、表示装置の画素の形成においてそれが不適な場合が生じるという不都合がある。
【００１３】
上記特許文献３の場合も、特定の条件を満たす酸化シリコン膜と窒化シリコン膜とからなる積層体にコンタクトホールを形成するものに特定されるため、表示装置の画素の形成においてそれが不適な場合が生じるという不都合がある。
【００１４】
本発明は、コンタクトホールをシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜の順次積層体に形成する場合に、該コンタクトホールの側壁のテーパを理想的な形状に構成した表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
手段１．
本発明による表示装置は、たとえば、第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に積層されたシリコン窒化膜と、前記シリコン窒化膜の上に積層された第２のシリコン酸化膜と、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン酸化膜を含む少なくとも３層を共通に貫通するコンタクトホールとを備えた表示装置であって、
前記コンタクトホールは、前記シリコン窒化膜の膜厚をｄ２、前記第２のシリコン酸化膜の膜厚をｄ３としたとき、ｄ２＜ｄ３であり、かつ、くびれのないテーパ形状を有することを特徴とするものである。
【００１７】
手段２．
本発明による表示装置は、たとえば、手段１の構成を前提とし、前記コンタクトホールは、前記第１のシリコン酸化膜のテーパ角をθ１、前記シリコン窒化膜のテーパ角をθ２、前記第２のシリコン酸化膜のテーパ角をθ３としたとき、θ２＜θ１＜９０°かつθ２＜θ３＜９０°であることを特徴とするものである。
【００１８】
手段３．
本発明による表示装置は、たとえば、手段１または２の構成を前提とし、前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１＜Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とするものである。
【００１９】
手段４．
本発明による表示装置は、たとえば、手段１または２の構成を前提とし、前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１≧Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とするものである。
【００２０】
手段５．
本発明による表示装置は、たとえば、手段１から４のいずれかの構成を前提とし、前記コンタクトホールは、前記第１のシリコン酸化膜、前記シリコン窒化膜及び前記第２のシリコン酸化膜を一括でウエットエッチングすることにより形成されていることを特徴とするものである。
【００２１】
手段６．
本発明による表示装置は、たとえば、手段１から５のいずれかの構成を前提とし、前記第１のシリコン酸化膜は薄膜トランジスタのゲート酸化膜であり、前記シリコン窒化膜および前記第２のシリコン酸化膜は層間絶縁膜であり、前記コンタクトホールは前記薄膜トランジスタのソース・ドレイン領域上に形成されていることを特徴とするものである。
【００２２】
手段７．
本発明による表示装置の製造方法は、たとえば、第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に積層されたシリコン窒化膜と、前記シリコン窒化膜の上に積層された第２のシリコン酸化膜と、前記第１のシリコン酸化膜、前記シリコン窒化膜及び前記第２のシリコン酸化膜を含む３層を共通に貫通するコンタクトホールとを備えた表示装置の製造方法であって、
前記シリコン窒化膜の膜厚をｄ２、前記第２のシリコン酸化膜の膜厚をｄ３としたとき、ｄ２＜ｄ３となる膜厚で積層し、前記第１のシリコン酸化膜、前記シリコン窒化膜及び前記第２のシリコン酸化膜を一括でウエットエッチングすることによりくびれのないテーパ形状を有する前記コンタクトホールを形成することを特徴とするものである。
【００２３】
手段８．
本発明による表示装置の製造方法は、たとえば、手段７の構成を前提とし、前記コンタクトホールは、前記第１のシリコン酸化膜のテーパ角をθ１、前記シリコン窒化膜のテーパ角をθ２、前記第２のシリコン酸化膜のテーパ角をθ３としたとき、θ２＜θ１＜９０°かつθ２＜θ３＜９０°であることを特徴とするものである。
【００２４】
手段９．
本発明による表示装置の製造方法は、たとえば、手段７または８の構成を前提とし、前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１＜Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とするものである。
【００２５】
手段１０．
本発明による表示装置の製造方法は、たとえば、手段７または８の構成を前提とし、前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１≧Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とするものである。
【００２６】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００２７】
【発明の実施の形態】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
【００２８】
実施例１．
《全体の等価回路》
図２は、本発明による表示装置、たとえば液晶表示装置の一実施例を示す等価回路図である。図２は等価回路図であるが、実際の幾何学的配置に対応させて描いている。
【００２９】
まず、液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、該液晶は一方の透明基板ＳＵＢ１に対する他方の透明基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入されている。
【００３０】
シール材ＳＬによって囲まれた前記一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線（走査信号線）ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線（映像信号線）ＤＬとが形成されている。
【００３１】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。
【００３２】
また、ｘ方向に並設される各画素領域のそれぞれにはそれら各画素領域内に走行された共通の容量信号線ＣＬが形成されている。この容量信号線ＣＬは各画素領域ごとに形成される後述の容量素子Ｃｓｔｇの一方の電極に接続されるもので、たとえば一定の電圧が印加されるようになっている。
【００３３】
各画素領域には、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されている。そして、この画素電極ＰＸと前記容量信号線ＣＬとの間には前記容量素子Ｃｓｔｇが接続されている。この容量素子Ｃｓｔｇは画素電極ＰＸに供給された映像信号を比較的長い時間蓄積させるため等に設けられたものである。
【００３４】
該薄膜トランジスタＴＦＴはその半導体層が多結晶のたとえばＳｉ（ｐ−Ｓｉ）から構成されたものとなっている。
【００３５】
また、画素電極ＰＸは、他方の透明基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成した対向電極ＣＴ（図示せず）との間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。
【００３６】
前記ゲート信号線ＧＬのそれぞれの一端は前記液晶表示部ＡＲを超えて延在され、その延在端は透明基板ＳＵＢ１の表面に形成された走査信号駆動回路Ｖに接続されるようになっている。この走査信号駆動回路Ｖは多数のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタとそれらを接続させる配線層等で形成されている。
【００３７】
同様に、前記ドレイン信号線ＤＬのそれぞれの一端は前記液晶表示部ＡＲを超えて延在され、その延在端は透明基板ＳＵＢ１の表面に形成された映像信号駆動回路Ｈｅに接続されるようになっている。この映像信号駆動回路Ｈｅも多数のＭＩＳ型トランジスタとそれらを接続させる配線層等で形成されている。
【００３８】
ここで、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅを構成するＭＩＳ型トランジスタは、その半導体層が各画素領域における前記薄膜トランジスタＴＦＴのそれと同様に多結晶層で形成されている。このため、該ＭＩＳ型トランジスタの形成においては該薄膜トランジスタＴＦＴの形成と並行してなされるのが通常である。
【００３９】
また、ｘ方向に併設された各画素領域に共通な前記容量信号線ＣＬはたとえば図中右側の端部で共通に接続され、その接続線はシール材ＳＬを超えて延在され、その延在端において端子ＣＬＴを構成している。
【００４０】
前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっている。
【００４１】
また、前記各ドレイン信号線ＤＬのそれぞれには、映像信号駆動回路Ｈｅによって、前記ゲート信号線ＧＬの選択のタイミングに合わせて映像信号が供給されるようになっている。
【００４２】
《画素の構成》
図３は、前記画素領域における画素の一実施例を示す平面図で、そのＩ−Ｉ線における断面図を図１に示している。
【００４３】
図１に示すように、まず、透明基板ＳＵＢ１の液晶側の面には、まずシリコン窒化膜からなる第１アンダーコート膜ＵＣ１とシリコン酸化膜からなる第２アンダーコート膜ＵＣ２の順次積層体がたとえばプラズマＣＶＤ法等によって形成されている。これらアンダーコート膜ＵＣ１、ＵＣ２は透明基板ＳＵＢ１からの不純物が後述の薄膜トラジスタＴＦＴへ浸透するのを防止するための膜となるものである。
【００４４】
アンダーコート膜ＵＣ２の上面であって、その各画素領域の周囲の一部、たとえば図３の左下の部分に半導体層ＳＣが形成されている。この半導体層ＳＣは、薄膜トランジスタＴＦＴのそれであり、たとえばポリシリコン層で構成されている。このポリシリコン層は、たとえばアモルファスシリコン層をレーザーアニールで結晶化することにより形成される。
【００４５】
そして、透明基板ＳＵＢ１の表面には、前記半導体層ＳＣをも被ってたとえばシリコン酸化膜からなる第１絶縁膜ＧＩが形成されている。この第１絶縁膜ＧＩは前記薄膜トランジスタＴＦＴのゲート絶縁膜としての機能を有するものである。なお、製造において、この第１絶縁膜ＧＩの形成後にこの第１絶縁膜ＧＩを通して前記半導体層ＳＣに低濃度のたとえば燐（Ｐ）が注入され、これにより該半導体層ＳＣには低濃度にｎ型化されるようになっている。
【００４６】
第１絶縁膜ＧＩの表面には、ゲート信号線ＧＬが形成され、このゲート信号線ＧＬの一部は前記半導体層ＳＣのほぼ中央を横切るようにして延在部を備え、この延在部は前記薄膜トラジスタＴＦＴのゲート電極ＧＴとして機能させている。ゲート信号線ＧＬおよびゲート電極ＧＴはたとえばＭｏＷ等の金属層から形成され、該金属層の成膜後にフォトリソグラフィ技術による選択エッチングでパターン化することによって形成される。
【００４７】
なお、製造において、該ゲート信号線ＧＬおよびゲート電極ＧＴの形成後にこれらをマスクとして高濃度のたとえばボロン（Ｂ）を注入する工程が行なわれる。前記半導体層ＳＣにおいてゲート電極ＧＴの直下の領域を除く他の領域を高濃度にｐ型化させるためである。これにより、半導体層ＳＣのゲート電極ＧＴの両側の各領域には薄膜トランジスタＴＦＴのドレイン領域ＤＰ、ソース領域ＳＰが形成されることになる。
【００４８】
第１絶縁膜ＧＩの表面には、ゲート信号線ＧＬおよびゲート電極ＧＴをも被って、たとえばシリコン窒化膜等からなる第２絶縁膜ＩＮおよびたとえばシリコン酸化膜等からなる第３絶縁膜ＩＬが形成されている。これら絶縁膜はたとえばプラズマＣＶＤ法等により形成され、第２絶縁膜ＩＮは５０〜２００ｎｍの範囲の厚さ、たとえば５０ｎｍの厚さで形成され、第３絶縁膜ＩＬは４００〜５００ｎｍの範囲の厚さで形成されている。また、第２絶縁膜ＩＮは、４００℃以下のプラズマＣＶＤ法により形成され、可視領域に吸収端を持たないような成膜条件で成膜され、膜中水素量は２Ｅ２１〜２Ｅ２２ａｔｏｍ／ｃｍ３となっている。なお、製造において、これら絶縁膜の形成の後には、たとえば４００〜５００℃の範囲の温度で、たとえば４００℃の温度で約１時間の熱処理を行ない、これにより、前記半導体層ＳＣ内の不純物の活性化と水素終端化を同時に行なうようにする。
【００４９】
そして、前記第３絶縁膜ＩＬの表面にはドレイン信号線ＤＬが形成され、その一部は該第３絶縁膜ＩＬ、その下層の第２絶縁膜ＩＮ、さらにその下層の第１絶縁膜ＧＩを貫通して設けられたコンタクトホールＴＨ１を通して薄膜トランジスタＴＦＴのドレイン領域ＤＰに接続されている。これにより、ドレイン信号線ＤＬの該ドレイン領域ＤＰの接続部は薄膜トランジスタＴＦＴのドレイン電極を兼ねるようになる。
【００５０】
また、該ドレイン信号線ＤＬの形成の際に同時に形成されるものであって、第３絶縁膜ＩＬの表面には薄膜トランジスタＴＦＴのソース領域ＳＰに接続されるソース電極ＳＤが形成されている。この場合にあっても、該ソース電極ＳＤは、第３絶縁膜ＩＬ、その下層の第２絶縁膜ＩＮ、さらにその下層の第１絶縁膜ＧＩを貫通して設けられたコンタクトホールＴＨ２を通して薄膜トランジスタＴＦＴのソース領域ＳＰに接続されている。このソース電極ＳＤは後述する画素電極ＰＸと電気的に接続されるものである。
【００５１】
ここで、前記コンタクトホールＴＨ１およびＴＨ２は、そのいずれの断面形状が図４に示すように、第１絶縁膜ＧＩにおける該コンタクトホールの側壁は半導体層ＳＣの表面に対してθ１（＜９０°）の角度（テーパ角）を、第２絶縁膜ＩＮにおける該コンタクトホールの側壁は第１絶縁膜ＧＩの表面に対してθ２（＜９０°）の角度（テーパ角）を、第３絶縁膜ＩＬにおける該コンタクトホールの側壁は第２絶縁膜ＩＮの表面に対してθ３（＜９０°）の角度（テーパ角）を有して形成され、これらはθ２＜θ１＜９０°かつθ２＜θ３＜９０°の関係を満足するようになっている。
【００５２】
また、第１絶縁膜ＧＩの膜厚をｄ１、第２絶縁膜ＩＮの膜厚をｄ２、さらに第３絶縁膜ＩＬの膜厚をｄ３とした場合、ｄ２＜ｄ１＜ｄ３の関係となっており、少なくともｄ２＜ｄ３の関係を満足するようになっている。
【００５３】
前記コンタクトホールＴＨ１およびＴＨ２の形成は、たとえばバッファードフッ酸（ＢＨＦ）を用いたウエットエッチングによって行なう。この際、第３絶縁膜ＩＬおよび第１絶縁膜ＧＩからなるシリコン酸化膜は１０〜３０ｎｍ／ｓのエッチング速度でエッチングされる。また、第２絶縁膜ＩＮからなるシリコン窒化膜は、上述したように４００℃以下でプラズマＣＶＤ法により形成されたものであり、可視領域に吸収端を持たないような成膜条件で成膜され、膜中水素量は２Ｅ２１〜２Ｅ２２ａｔｏｍ／ｃｍ３となっているものである。このような第２絶縁膜ＩＮは、現実的なレートでエッチングでき、そのエッチング速度は３〜１０ｎｍ／ｓである。
【００５４】
ちなみに、前記コンタクトホールＴＨ１およびＴＨ２をドライエッチングで形成しようとした場合、次に示すような不都合が生じる。すなわち、第３絶縁膜ＩＬおよび第１絶縁膜ＧＩからなるシリコン酸化膜はインオ照射下でエッチングが進行するので、いわゆるＲＩＥモードによるドライエッチングが必要となり、その側面のテーパ角は９０〜８０°となってしまう。そして、エッチングに用いるガスとしてたとえばＣＦ４等のＰＦＣガスを用いるが、第２絶縁膜ＩＮからなるシリコン窒化膜において、図５に示すように、第１絶縁膜ＧＩおよび第３絶縁膜ＩＬの側面に対してそれよりも内側へ大きくエッチングされ、いわゆるアンダーカット（本明細書において「くびれ」と呼んでいるものの一つがこれである）が発生し易くなる。シリコン窒化膜はイオン照射下でなくともエッチングされる性質を有するからである。さらに、第２絶縁膜ＩＮの下層である第１絶縁膜ＧＩをエッチングする際にはその下地の半導体層ＳＣに対する高選択ドライエッチングが必要となる。
【００５５】
このようにしてドレイン信号線ＤＬ、ソース電極ＳＤが形成された透明基板ＳＵＢ１の表面には、該ドレイン信号線ＤＬ、ソース電極ＳＤをも被って、たとえば有機材料からなる保護膜ＰＡＳが形成されている。保護膜ＰＡＳの材料として有機材料を用いたのはそれ自体の誘電率の低下を図るもので、この保護膜ＰＡＳの上面に形成する後述の画素電極ＰＸと該保護膜ＰＡＳの下に形成されるドレイン信号線ＤＬとの間に発生する寄生容量を低減させるためである。なお、この保護膜ＰＡＳにはコンタクトホールＴＨ３が露光現像によって形成され、このコンタクトホールＴＨ３からは前記ソース電極ＳＤの一部が露出されるように構成されている。
【００５６】
保護膜ＰＡＳの上面には画素電極ＰＸが形成されている。この画素電極ＰＸは、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の光透過性の導電層から構成され、画素の大部分の領域を被って形成されている。この場合、隣接する画素領域の画素電極ＰＸとの電気的分離が図れる限り、当該画素電極ＰＸの周辺は前記ドレイン信号線ＤＬあるいはゲート信号線ＧＬに重畳されて形成されていてもよい。それらの間に介在される保護膜ＰＡＳは低誘電率の材料で構成されているからである。
【００５７】
このように構成された液晶表示装置は、その薄膜トランジスタＴＦＴのコンタクトホールＴＨ１、ＴＨ２において、いわゆるくびれのない滑らかなテーパ角を有して形成されるようになる。
【００５８】
特に、この構成は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順次積層体において、コンタクトホールを貫通して形成するもので、たとえばエッチングレートの相違から生じる弊害を解消するものとなっている。
【００５９】
本発明では、第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に積層されたシリコン窒化膜と、前記シリコン窒化膜の上に積層された第２のシリコン酸化膜とを含む少なくとも３層を共通に貫通するコンタクトホールを、一括でウエットエッチングする際に、前記シリコン窒化膜の膜厚をｄ２、前記第２のシリコン酸化膜の膜厚をｄ３としたとき、ｄ２＜ｄ３という膜厚の条件の下でそれぞれを一括でウエットエッチングすることにより、くびれのないテーパ形状を有するコンタクトホールを形成することが可能となっている。
【００６０】
図５を用いて説明した通り、ウエットエッチングではなくドライエッチングでコンタクトホールを形成した場合には、シリコン窒化膜がその上下にある第１および第２のシリコン酸化膜よりも後退した形状となってしまう。これが、本明細書でいう、くびれた形状の一例である。
【００６１】
また、特許文献１の図２に示されているように、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順次積層体で構成された層間絶縁膜を一括でウエットエッチングする際に、シリコン窒化膜の膜厚がその上層にあるシリコン酸化膜の膜厚よりも厚い条件、即ち、本願発明と比較した場合にｄ２＞ｄ３という膜厚の条件の下でウエットエッチングを行なった場合、上層のシリコン酸化膜、並びに、下層のシリコン酸化膜は、その側壁の一部がくぼんだ形状となってしまう。言い換えれば、部分的に側壁のテーパ角が９０°を越える形状となってしまう。これが、本明細書でいう、くびれた形状の他の例である。
【００６２】
一般的に、ウエットエッチングする場合には、シリコン窒化膜のエッチングレートはシリコン酸化膜のエッチングレートよりも小さい（すなわち、エッチング速度が遅い）。従って、第１のシリコン酸化膜のエッチングレートをＥｒ１、シリコン窒化膜のエッチングレートをＥｒ２、第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１である。
【００６３】
ｄ２＞ｄ３という膜厚の条件の下でウエットエッチングを行なった場合、エッチングの遅いシリコン窒化膜の膜厚が厚いので、エッチングに時間がかかってしまう。さらに、その上層、及び下層にある第１および第２のシリコン酸化膜はエッチングされすぎてしまうため、コンタクトホールの側壁がくびれた形状となってしまう。
【００６４】
これに対して、本発明のようにｄ２＜ｄ３という膜厚の条件の下でウエットエッチングを行なうことにより、シリコン窒化膜のエッチング時間が短時間で済むので、その上層、及び下層にある第１および第２のシリコン酸化膜がエッチングされすぎてしまうことなく、くびれのないテーパ形状を有するコンタクトホールを形成することが可能となっている。
【００６５】
また、このエッチングレートの差から、第１のシリコン酸化膜のテーパ角をθ１、シリコン窒化膜のテーパ角をθ２、第２のシリコン酸化膜のテーパ角をθ３としたとき、θ２＜θ１＜９０°かつθ２＜θ３＜９０°となる。
【００６６】
なお、第１及び第２のシリコン酸化膜のエッチングレートの関係は、理想的なテーパ形状を実現するためにはＥｒ１＜Ｅｒ３であった方がより好ましいが、Ｅｒ１≧Ｅｒ３であってもよい。
【００６７】
上述した実施例では、画素領域内に形成される薄膜トランジスタＴＦＴのコンタクトホールＴＨ１、ＴＨ２について説明したものであるが、周辺回路、たとえば、前記走査信号駆動回路Ｖ、あるいは映像信号駆動回路Ｈｅに組み込まれて形成されるＭＩＳトランジスタのコンタクトホールにおいても適用できるものである。
【００６８】
上述したように、該ＭＩＳトランジスタは画素領域内の薄膜トランジスタＴＦＴとほぼ同様の構成を採用し、該薄膜トランジスタＴＦＴと並行して形成するからである。すなわち、薄膜トランジスタＴＦＴの半導体層ＳＣ等を形成する際には、ＭＩＳトランジスタの半導体層も形成し、第１絶縁膜ＧＩ等を形成する際には、液晶表示部ＡＲの領域のみに限らず、走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅの形成領域にも及んで形成するようにするからである。
【００６９】
実施例２．
上述した実施例における薄膜トランジスタＴＦＴは、そのゲート電極ＧＴが半導体層ＳＣに対して上側に形成されたいわゆるトップゲート型と称されるものである。しかし、薄膜トランジスタＴＦＴの他の構成として、ゲート電極ＧＴが半導体層ＳＣに対して下側に形成されるいわゆるボトムゲート型のものを用いることもできる。
【００７０】
この場合、前記ゲート電極ＧＴとたとえば一体に形成されるゲート信号線ＧＬの信号供給端子においてその一部を露出させるコンタクトホールにも、実施例１に示した構成を適用することができる。
【００７１】
ゲート信号線ＧＬの信号供給端子の前記コンタクトホールを、実施例１に示した薄膜トランジスタＴＦＴのコンタクトホールＴＨ１、ＴＨ２と同様の構成とすることができるからである。
【００７２】
図６は、液晶表示装置の各画素に形成されるボトムゲート型の薄膜トランジスタを示すもので、図１に対応した図となっている。
【００７３】
すなわち、透明基板ＳＵＢ１の液晶側の面に、まず、ゲート電極ＧＴが形成されている。このゲート電極ＧＴはゲート信号線ＧＬとたとえば一体に形成されるものである。
【００７４】
そして、透明基板ＳＵＢ１の表面に、前記ゲート電極ＧＴ、ゲート信号線ＧＬをも被って、シリコン窒化膜からなるアンダーコート膜ＵＣ１とシリコン酸化膜からなるアンダーコート膜ＵＣ２の順次積層体がたとえばプラズマＣＶＤ法等によって形成されている。ここで、アンダーコート膜ＵＣ１、ＵＣ２は、透明基板ＳＵＢ１からの不純物が後述の薄膜トラジスタＴＦＴへ浸透するのを防止する機能を有するが、薄膜トラジスタＴＦＴのゲート絶縁膜としての機能をも有するようになっている。
【００７５】
アンダーコート膜ＵＣ２の上面であって、薄膜トランジスタＴＦＴの形成領域に、半導体層ＳＣが形成されている。この半導体層ＳＣは、たとえばポリシリコン層で構成され、前記ゲート電極ＧＴを横切るようにして形成されている。このポリシリコン層は、たとえばアモルファスシリコン層をレーザーアニールで結晶化することにより形成される。
【００７６】
そして、該半導体層ＳＣの上面であって前記ゲート電極ＧＴが横切る部分にたとえばシリコン酸化膜からなる第１絶縁膜ＧＩが形成されている。この第１絶縁膜ＧＩは半導体層ＳＣに不純物ドープの際のマスクとして機能させるものである。これにより、前記半導体層ＳＣはゲート電極ＧＴの直下を除く他の領域において、高濃度のたとえばｎ型不純物層として構成することができる。
【００７７】
透明基板ＳＵＢ１の表面には、前記半導体層ＳＣおよび第１絶縁膜ＧＩをも被って、たとえばシリコン窒化膜等からなる第２絶縁膜ＩＮおよびたとえばシリコン酸化膜等からなる第３絶縁膜ＩＬが形成されている。これら絶縁膜はたとえばプラズマＣＶＤ法等により形成され、第２絶縁膜ＩＮは５０〜２００ｎｍの厚さ、たとえば５０ｎｍの厚さで形成され、第３絶縁膜ＩＬは４００〜５００ｎｍの範囲の厚さで形成されている。また、第２絶縁膜ＩＮは、４００℃以下のプラズマＣＶＤ法により形成され、可視領域に吸収端を持たないような成膜条件で成膜され、膜中水素量は２Ｅ２１〜２Ｅ２２ａｔｏｍ／ｃｍ３となっている。なお、製造において、これら絶縁膜の形成の後には、たとえば４００〜５００℃の範囲の温度で、たとえば４００℃の温度で約１時間の熱処理を行ない、これにより、前記半導体層ＳＣ内の不純物の活性化と水素終端化を同時に行なうようにする。
【００７８】
そして、前記第３絶縁膜ＩＬの表面にはドレイン信号線ＤＬが形成され、その一部は該第３絶縁膜ＩＬ、その下層の第２絶縁膜ＩＮを貫通して設けられたコンタクトホールＴＨ１を通して薄膜トランジスタＴＦＴのドレイン領域ＤＰに接続されている。また、該ドレイン信号線ＤＬの形成の際に同時に形成されるものであって、第３絶縁膜ＩＬの表面には薄膜トランジスタＴＦＴのソース領域ＳＰに接続されるソース電極ＳＤが形成されている。この場合にあっても、該ソース電極ＳＤは、第３絶縁膜ＩＬ、その下層の第２絶縁膜ＩＮを貫通して設けられたコンタクトホールＴＨ２を通して薄膜トランジスタＴＦＴのソース領域ＳＰに接続されている。このソース電極ＳＤは後述する画素電極ＰＸと電気的に接続されるものである。
【００７９】
このようにしてドレイン信号線ＤＬ、ソース電極ＳＤが形成された透明基板ＳＵＢ１の表面には、該ドレイン信号線ＤＬ、ソース電極ＳＤをも被って、たとえば有機材料からなる保護膜ＰＡＳが形成されている。この保護膜ＰＡＳの上面には画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の光透過性の導電層から構成され、画素の大部分の領域を被って形成されている。
【００８０】
このような構成の薄膜トランジスタＴＦＴを有する液晶表示装置は、そのゲート信号線ＧＬの信号供給端子においてその一部を露出させるコンタクトホールは図７に示すようになっている。すなわち、ゲート信号線ＧＬの上面には第１アンダーコート膜ＵＣ１、第２アンダーコート膜ＵＣ２、第２絶縁膜ＩＮ、および第３絶縁膜ＩＬが順次積層され、それに形成されたコンタクトホールＴＨ５はその側壁が滑らかな傾斜を有して形成されている。なお、このコンタクトホールＴＨ５はたとえば前記薄膜トランジスタＴＦＴのそれと同時に形成するようにしてなされるが、この図７において、その構成と製造方法を示す。
【００８１】
該コンタクトホールは、図７に示すように、積層された第２アンダーコート膜ＵＣ２における該コンタクトホールの側壁は、第１アンダーコート膜ＵＣ１の表面に対してθ１（＜９０°）の角度（テーパ角）を、第２絶縁膜ＩＮにおける該コンタクトホールの側壁は第１絶縁膜ＧＩの表面に対してθ２（＜９０°）の角度（テーパ角）を、第３絶縁膜ＩＬにおける該コンタクトホールの側壁は第２絶縁膜ＩＮの表面に対してθ３（＜９０°）の角度（テーパ角）を有して形成され、これらはθ２＜θ１＜９０°かつθ２＜θ３＜９０°の関係を満足するようになっている。
【００８２】
また、第２アンダーコート膜ＵＣ２のシリコン酸化膜の膜厚をｄ１、第２絶縁膜ＩＮの膜厚をｄ２、さらに第３絶縁膜ＩＬの膜厚をｄ３とした場合、ｄ２＜ｄ１＜ｄ３の関係となっており、少なくともｄ２＜ｄ３の関係を満足するようになっている。
【００８３】
前記コンタクトホールＴＨ５の形成は、たとえばバッファードフッ酸（ＢＨＦ）を用いたウエットエッチングによって行なう。この際、第３絶縁膜ＩＬおよび第２アンダーコート膜ＵＣ２からなるシリコン酸化膜は１０〜３０ｎｍ／ｓのエッチング速度でエッチングされる。また、第２絶縁膜ＩＮからなるシリコン窒化膜は、上述したように４００℃以下でプラズマＣＶＤ法により形成されたものであり、可視領域に吸収端を持たないような成膜条件で成膜され、膜中水素量は２Ｅ２１〜２Ｅ２２ａｔｏｍ／ｃｍ３となっているものである。このような第２絶縁膜ＩＮは、現実的なレートでエッチングでき、そのエッチング速度は３〜１０ｎｍ／ｓである。
【００８４】
ちなみに、図８はドレイン信号線ＤＬの信号供給端子においてその一部を露出させるコンタクトホールＴＨ６の断面を示す図であるが、この場合においても該コンタクトホールＴＨ６の側壁は滑らかな傾斜を有して形成される。
【００８５】
上述した各実施例は、そのいずれも液晶表示装置について示したものである。しかし、たとえば有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の他の表示装置にも適用できることはいうまでもない。
【００８６】
例えば、有機ＥＬ表示装置の場合、各画素に一方の電極、発光材料層、他方の電極が積層されて形成され、前記発光材料層に電流を流すことにより、その値に応じて発光するようになっている。そして、各画素には薄膜トランジスタを備え、映像信号に応じて発光を制御している。
【００８７】
このような他の表示装置においても、画素内、あるいは周辺回路（例えば駆動回路など）において、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜の順次積層体にコンタクトホールを形成する場合があるからである。
【００８８】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【００８９】
【発明の効果】
以上説明したことから明らかなように、本発明による表示装置によれば、コンタクトホールをシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜の順次積層体に形成する場合に、該コンタクトホールの側壁のテーパを理想的な形状に構成することができる。
【図面の簡単な説明】
【図１】本発明による表示装置の薄膜トランジスタおよびその近傍の構成の一実施例を示す構成図で、図３のＩ−Ｉ線における断面図である。
【図２】本発明による表示装置の全体の一実施例を示す等価回路図である。
【図３】本発明による表示装置の画素の一実施例を示す平面図である。
【図４】本発明による表示装置の薄膜トランジスタに形成するコンタクトホールの一実施例を示す断面図である。
【図５】表示装置の薄膜トランジスタに形成するコンタクトホールであって本願発明を適用しない場合の一例を示す断面図である。
【図６】本発明による表示装置の薄膜トランジスタおよびその近傍の構成の他の実施例を示す断面図である。
【図７】図６に示す薄膜トランジスタを形成した場合のゲート信号線の信号供給端子に形成されるコンタクトホールの一実施例を示す断面図である。
【図８】図６に示す薄膜トランジスタを形成した場合のドレイン信号線の信号供給端子に形成されるコンタクトホールの一実施例を示す断面図である。
【符号の説明】
ＳＵＢ１，ＳＵＢ２…透明基板、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＴＦＴ…薄膜トランジスタ、ＰＸ…画素電極、ＵＣ１，ＵＣ２…アンダーコート膜、ＧＩ…第１絶縁膜、ＩＮ…第２絶縁膜、ＩＬ…第３絶縁膜、ＰＡＳ…保護膜。
【発明の属する技術分野】
本発明は表示装置に係り、たとえばアクティブ・マトリクス型の液晶表示装置等の表示装置に関する。
【０００２】
【従来の技術】
アクティブ・マトリクス型の液晶表示装置は、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、たとえばｘ方向に延在しｙ方向に並設される複数のゲート信号線、およびｙ方向に延在しｘ方向に並設される複数のドレイン信号線が形成され、これら各信号線で囲まれる領域を画素領域とし、これら各画素領域の集合体を液晶表示部として構成している。
【０００３】
そして、各画素領域は一方の側のゲート信号線からの走査信号によって駆動される薄膜トランジスタと、この薄膜トラジスタを介して一方の側のドレイン信号線からの映像信号が供給される画素電極とを備えている。
【０００４】
この画素電極は前記各基板のうちいずれかの基板の液晶側の面に形成した対向電極との間に電界を発生せしめ、この電界の強弱によって当該画素領域の液晶の光透過率を制御するようにしている。
【０００５】
また、前記各信号線、薄膜トランジスタ、および電極等は、層状に形成した導電層、絶縁層、あるいは半導体層等をいわゆるフォトリソグラフィ技術による選択エッチングによって微細加工がなされている。
【０００６】
この場合、絶縁膜を介した異なる層の各導電層を電気的に接続させる場合、該絶縁膜に形成したコンタクトホールを通して行なうのが通常である。しかし、該絶縁膜が多層からなっている場合、それらのエッチングレート、あるいは膜厚等の相違によって該コンタクトホールの側壁において滑らかな形状を形成することが困難でその工夫がなされている。このコンタクトホールを通して接続を図る場合に、その側壁に及んで形成する導電層に断切れ等が形成され易いからである。
【０００７】
たとえば、薄膜トランジスタがいわゆるトップゲート構造であって、その電極を形成するためのコンタクトホールをシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜の順次積層体に形成する場合、ウエットエッチングでテーパ加工するものが知られている（特許文献１参照）。
【０００８】
また、コンタクトホールを形成する多層の絶縁膜において、その各絶縁膜のエッチングレートを下層から上層に及ぶにしたがい段階的にあるいは連続的に増加するように各材料を選定するものも知られている（特許文献２参照）。
【０００９】
さらに、酸化シリコン膜と窒化シリコン膜とからなる積層体におけるコンタクトホールの形成を単一のエッチング処理により行なうものが知られている（特許文献３参照）。
【００１０】
【特許文献１】
特開平１１−１１１９９０号公報
【特許文献２】
特開平９−２５１９９６号公報
【特許文献３】
特開平１１−２５８６３４号公報
【００１１】
【発明が解決しようとする課題】
しかし、上記特許文献１の場合、多層の絶縁膜の中間層として形成されるシリコン窒化膜の膜厚が比較的厚く形成されているため、コンタクトホールの側壁面のテーパ形状において理想的な形状ではなく、まだ改善の余地があるものとなっている。
【００１２】
上記特許文献２の場合、多層の絶縁膜の各材料が特定されるため、表示装置の画素の形成においてそれが不適な場合が生じるという不都合がある。
【００１３】
上記特許文献３の場合も、特定の条件を満たす酸化シリコン膜と窒化シリコン膜とからなる積層体にコンタクトホールを形成するものに特定されるため、表示装置の画素の形成においてそれが不適な場合が生じるという不都合がある。
【００１４】
本発明は、コンタクトホールをシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜の順次積層体に形成する場合に、該コンタクトホールの側壁のテーパを理想的な形状に構成した表示装置を提供することにある。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
手段１．
本発明による表示装置は、たとえば、第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に積層されたシリコン窒化膜と、前記シリコン窒化膜の上に積層された第２のシリコン酸化膜と、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン酸化膜を含む少なくとも３層を共通に貫通するコンタクトホールとを備えた表示装置であって、
前記コンタクトホールは、前記シリコン窒化膜の膜厚をｄ２、前記第２のシリコン酸化膜の膜厚をｄ３としたとき、ｄ２＜ｄ３であり、かつ、くびれのないテーパ形状を有することを特徴とするものである。
【００１７】
手段２．
本発明による表示装置は、たとえば、手段１の構成を前提とし、前記コンタクトホールは、前記第１のシリコン酸化膜のテーパ角をθ１、前記シリコン窒化膜のテーパ角をθ２、前記第２のシリコン酸化膜のテーパ角をθ３としたとき、θ２＜θ１＜９０°かつθ２＜θ３＜９０°であることを特徴とするものである。
【００１８】
手段３．
本発明による表示装置は、たとえば、手段１または２の構成を前提とし、前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１＜Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とするものである。
【００１９】
手段４．
本発明による表示装置は、たとえば、手段１または２の構成を前提とし、前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１≧Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とするものである。
【００２０】
手段５．
本発明による表示装置は、たとえば、手段１から４のいずれかの構成を前提とし、前記コンタクトホールは、前記第１のシリコン酸化膜、前記シリコン窒化膜及び前記第２のシリコン酸化膜を一括でウエットエッチングすることにより形成されていることを特徴とするものである。
【００２１】
手段６．
本発明による表示装置は、たとえば、手段１から５のいずれかの構成を前提とし、前記第１のシリコン酸化膜は薄膜トランジスタのゲート酸化膜であり、前記シリコン窒化膜および前記第２のシリコン酸化膜は層間絶縁膜であり、前記コンタクトホールは前記薄膜トランジスタのソース・ドレイン領域上に形成されていることを特徴とするものである。
【００２２】
手段７．
本発明による表示装置の製造方法は、たとえば、第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に積層されたシリコン窒化膜と、前記シリコン窒化膜の上に積層された第２のシリコン酸化膜と、前記第１のシリコン酸化膜、前記シリコン窒化膜及び前記第２のシリコン酸化膜を含む３層を共通に貫通するコンタクトホールとを備えた表示装置の製造方法であって、
前記シリコン窒化膜の膜厚をｄ２、前記第２のシリコン酸化膜の膜厚をｄ３としたとき、ｄ２＜ｄ３となる膜厚で積層し、前記第１のシリコン酸化膜、前記シリコン窒化膜及び前記第２のシリコン酸化膜を一括でウエットエッチングすることによりくびれのないテーパ形状を有する前記コンタクトホールを形成することを特徴とするものである。
【００２３】
手段８．
本発明による表示装置の製造方法は、たとえば、手段７の構成を前提とし、前記コンタクトホールは、前記第１のシリコン酸化膜のテーパ角をθ１、前記シリコン窒化膜のテーパ角をθ２、前記第２のシリコン酸化膜のテーパ角をθ３としたとき、θ２＜θ１＜９０°かつθ２＜θ３＜９０°であることを特徴とするものである。
【００２４】
手段９．
本発明による表示装置の製造方法は、たとえば、手段７または８の構成を前提とし、前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１＜Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とするものである。
【００２５】
手段１０．
本発明による表示装置の製造方法は、たとえば、手段７または８の構成を前提とし、前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１≧Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とするものである。
【００２６】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００２７】
【発明の実施の形態】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
【００２８】
実施例１．
《全体の等価回路》
図２は、本発明による表示装置、たとえば液晶表示装置の一実施例を示す等価回路図である。図２は等価回路図であるが、実際の幾何学的配置に対応させて描いている。
【００２９】
まず、液晶を介して互いに対向配置される一対の透明基板ＳＵＢ１、ＳＵＢ２があり、該液晶は一方の透明基板ＳＵＢ１に対する他方の透明基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入されている。
【００３０】
シール材ＳＬによって囲まれた前記一方の透明基板ＳＵＢ１の液晶側の面には、そのｘ方向に延在しｙ方向に並設されたゲート信号線（走査信号線）ＧＬとｙ方向に延在しｘ方向に並設されたドレイン信号線（映像信号線）ＤＬとが形成されている。
【００３１】
各ゲート信号線ＧＬと各ドレイン信号線ＤＬとで囲まれた領域は画素領域を構成するとともに、これら各画素領域のマトリクス状の集合体は液晶表示部ＡＲを構成するようになっている。
【００３２】
また、ｘ方向に並設される各画素領域のそれぞれにはそれら各画素領域内に走行された共通の容量信号線ＣＬが形成されている。この容量信号線ＣＬは各画素領域ごとに形成される後述の容量素子Ｃｓｔｇの一方の電極に接続されるもので、たとえば一定の電圧が印加されるようになっている。
【００３３】
各画素領域には、その片側のゲート信号線ＧＬからの走査信号によって作動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して片側のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸが形成されている。そして、この画素電極ＰＸと前記容量信号線ＣＬとの間には前記容量素子Ｃｓｔｇが接続されている。この容量素子Ｃｓｔｇは画素電極ＰＸに供給された映像信号を比較的長い時間蓄積させるため等に設けられたものである。
【００３４】
該薄膜トランジスタＴＦＴはその半導体層が多結晶のたとえばＳｉ（ｐ−Ｓｉ）から構成されたものとなっている。
【００３５】
また、画素電極ＰＸは、他方の透明基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成した対向電極ＣＴ（図示せず）との間に電界を発生させ、この電界によって液晶の光透過率を制御させるようになっている。
【００３６】
前記ゲート信号線ＧＬのそれぞれの一端は前記液晶表示部ＡＲを超えて延在され、その延在端は透明基板ＳＵＢ１の表面に形成された走査信号駆動回路Ｖに接続されるようになっている。この走査信号駆動回路Ｖは多数のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタとそれらを接続させる配線層等で形成されている。
【００３７】
同様に、前記ドレイン信号線ＤＬのそれぞれの一端は前記液晶表示部ＡＲを超えて延在され、その延在端は透明基板ＳＵＢ１の表面に形成された映像信号駆動回路Ｈｅに接続されるようになっている。この映像信号駆動回路Ｈｅも多数のＭＩＳ型トランジスタとそれらを接続させる配線層等で形成されている。
【００３８】
ここで、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅを構成するＭＩＳ型トランジスタは、その半導体層が各画素領域における前記薄膜トランジスタＴＦＴのそれと同様に多結晶層で形成されている。このため、該ＭＩＳ型トランジスタの形成においては該薄膜トランジスタＴＦＴの形成と並行してなされるのが通常である。
【００３９】
また、ｘ方向に併設された各画素領域に共通な前記容量信号線ＣＬはたとえば図中右側の端部で共通に接続され、その接続線はシール材ＳＬを超えて延在され、その延在端において端子ＣＬＴを構成している。
【００４０】
前記各ゲート信号線ＧＬは、走査信号駆動回路Ｖからの走査信号によって、その一つが順次選択されるようになっている。
【００４１】
また、前記各ドレイン信号線ＤＬのそれぞれには、映像信号駆動回路Ｈｅによって、前記ゲート信号線ＧＬの選択のタイミングに合わせて映像信号が供給されるようになっている。
【００４２】
《画素の構成》
図３は、前記画素領域における画素の一実施例を示す平面図で、そのＩ−Ｉ線における断面図を図１に示している。
【００４３】
図１に示すように、まず、透明基板ＳＵＢ１の液晶側の面には、まずシリコン窒化膜からなる第１アンダーコート膜ＵＣ１とシリコン酸化膜からなる第２アンダーコート膜ＵＣ２の順次積層体がたとえばプラズマＣＶＤ法等によって形成されている。これらアンダーコート膜ＵＣ１、ＵＣ２は透明基板ＳＵＢ１からの不純物が後述の薄膜トラジスタＴＦＴへ浸透するのを防止するための膜となるものである。
【００４４】
アンダーコート膜ＵＣ２の上面であって、その各画素領域の周囲の一部、たとえば図３の左下の部分に半導体層ＳＣが形成されている。この半導体層ＳＣは、薄膜トランジスタＴＦＴのそれであり、たとえばポリシリコン層で構成されている。このポリシリコン層は、たとえばアモルファスシリコン層をレーザーアニールで結晶化することにより形成される。
【００４５】
そして、透明基板ＳＵＢ１の表面には、前記半導体層ＳＣをも被ってたとえばシリコン酸化膜からなる第１絶縁膜ＧＩが形成されている。この第１絶縁膜ＧＩは前記薄膜トランジスタＴＦＴのゲート絶縁膜としての機能を有するものである。なお、製造において、この第１絶縁膜ＧＩの形成後にこの第１絶縁膜ＧＩを通して前記半導体層ＳＣに低濃度のたとえば燐（Ｐ）が注入され、これにより該半導体層ＳＣには低濃度にｎ型化されるようになっている。
【００４６】
第１絶縁膜ＧＩの表面には、ゲート信号線ＧＬが形成され、このゲート信号線ＧＬの一部は前記半導体層ＳＣのほぼ中央を横切るようにして延在部を備え、この延在部は前記薄膜トラジスタＴＦＴのゲート電極ＧＴとして機能させている。ゲート信号線ＧＬおよびゲート電極ＧＴはたとえばＭｏＷ等の金属層から形成され、該金属層の成膜後にフォトリソグラフィ技術による選択エッチングでパターン化することによって形成される。
【００４７】
なお、製造において、該ゲート信号線ＧＬおよびゲート電極ＧＴの形成後にこれらをマスクとして高濃度のたとえばボロン（Ｂ）を注入する工程が行なわれる。前記半導体層ＳＣにおいてゲート電極ＧＴの直下の領域を除く他の領域を高濃度にｐ型化させるためである。これにより、半導体層ＳＣのゲート電極ＧＴの両側の各領域には薄膜トランジスタＴＦＴのドレイン領域ＤＰ、ソース領域ＳＰが形成されることになる。
【００４８】
第１絶縁膜ＧＩの表面には、ゲート信号線ＧＬおよびゲート電極ＧＴをも被って、たとえばシリコン窒化膜等からなる第２絶縁膜ＩＮおよびたとえばシリコン酸化膜等からなる第３絶縁膜ＩＬが形成されている。これら絶縁膜はたとえばプラズマＣＶＤ法等により形成され、第２絶縁膜ＩＮは５０〜２００ｎｍの範囲の厚さ、たとえば５０ｎｍの厚さで形成され、第３絶縁膜ＩＬは４００〜５００ｎｍの範囲の厚さで形成されている。また、第２絶縁膜ＩＮは、４００℃以下のプラズマＣＶＤ法により形成され、可視領域に吸収端を持たないような成膜条件で成膜され、膜中水素量は２Ｅ２１〜２Ｅ２２ａｔｏｍ／ｃｍ３となっている。なお、製造において、これら絶縁膜の形成の後には、たとえば４００〜５００℃の範囲の温度で、たとえば４００℃の温度で約１時間の熱処理を行ない、これにより、前記半導体層ＳＣ内の不純物の活性化と水素終端化を同時に行なうようにする。
【００４９】
そして、前記第３絶縁膜ＩＬの表面にはドレイン信号線ＤＬが形成され、その一部は該第３絶縁膜ＩＬ、その下層の第２絶縁膜ＩＮ、さらにその下層の第１絶縁膜ＧＩを貫通して設けられたコンタクトホールＴＨ１を通して薄膜トランジスタＴＦＴのドレイン領域ＤＰに接続されている。これにより、ドレイン信号線ＤＬの該ドレイン領域ＤＰの接続部は薄膜トランジスタＴＦＴのドレイン電極を兼ねるようになる。
【００５０】
また、該ドレイン信号線ＤＬの形成の際に同時に形成されるものであって、第３絶縁膜ＩＬの表面には薄膜トランジスタＴＦＴのソース領域ＳＰに接続されるソース電極ＳＤが形成されている。この場合にあっても、該ソース電極ＳＤは、第３絶縁膜ＩＬ、その下層の第２絶縁膜ＩＮ、さらにその下層の第１絶縁膜ＧＩを貫通して設けられたコンタクトホールＴＨ２を通して薄膜トランジスタＴＦＴのソース領域ＳＰに接続されている。このソース電極ＳＤは後述する画素電極ＰＸと電気的に接続されるものである。
【００５１】
ここで、前記コンタクトホールＴＨ１およびＴＨ２は、そのいずれの断面形状が図４に示すように、第１絶縁膜ＧＩにおける該コンタクトホールの側壁は半導体層ＳＣの表面に対してθ１（＜９０°）の角度（テーパ角）を、第２絶縁膜ＩＮにおける該コンタクトホールの側壁は第１絶縁膜ＧＩの表面に対してθ２（＜９０°）の角度（テーパ角）を、第３絶縁膜ＩＬにおける該コンタクトホールの側壁は第２絶縁膜ＩＮの表面に対してθ３（＜９０°）の角度（テーパ角）を有して形成され、これらはθ２＜θ１＜９０°かつθ２＜θ３＜９０°の関係を満足するようになっている。
【００５２】
また、第１絶縁膜ＧＩの膜厚をｄ１、第２絶縁膜ＩＮの膜厚をｄ２、さらに第３絶縁膜ＩＬの膜厚をｄ３とした場合、ｄ２＜ｄ１＜ｄ３の関係となっており、少なくともｄ２＜ｄ３の関係を満足するようになっている。
【００５３】
前記コンタクトホールＴＨ１およびＴＨ２の形成は、たとえばバッファードフッ酸（ＢＨＦ）を用いたウエットエッチングによって行なう。この際、第３絶縁膜ＩＬおよび第１絶縁膜ＧＩからなるシリコン酸化膜は１０〜３０ｎｍ／ｓのエッチング速度でエッチングされる。また、第２絶縁膜ＩＮからなるシリコン窒化膜は、上述したように４００℃以下でプラズマＣＶＤ法により形成されたものであり、可視領域に吸収端を持たないような成膜条件で成膜され、膜中水素量は２Ｅ２１〜２Ｅ２２ａｔｏｍ／ｃｍ３となっているものである。このような第２絶縁膜ＩＮは、現実的なレートでエッチングでき、そのエッチング速度は３〜１０ｎｍ／ｓである。
【００５４】
ちなみに、前記コンタクトホールＴＨ１およびＴＨ２をドライエッチングで形成しようとした場合、次に示すような不都合が生じる。すなわち、第３絶縁膜ＩＬおよび第１絶縁膜ＧＩからなるシリコン酸化膜はインオ照射下でエッチングが進行するので、いわゆるＲＩＥモードによるドライエッチングが必要となり、その側面のテーパ角は９０〜８０°となってしまう。そして、エッチングに用いるガスとしてたとえばＣＦ４等のＰＦＣガスを用いるが、第２絶縁膜ＩＮからなるシリコン窒化膜において、図５に示すように、第１絶縁膜ＧＩおよび第３絶縁膜ＩＬの側面に対してそれよりも内側へ大きくエッチングされ、いわゆるアンダーカット（本明細書において「くびれ」と呼んでいるものの一つがこれである）が発生し易くなる。シリコン窒化膜はイオン照射下でなくともエッチングされる性質を有するからである。さらに、第２絶縁膜ＩＮの下層である第１絶縁膜ＧＩをエッチングする際にはその下地の半導体層ＳＣに対する高選択ドライエッチングが必要となる。
【００５５】
このようにしてドレイン信号線ＤＬ、ソース電極ＳＤが形成された透明基板ＳＵＢ１の表面には、該ドレイン信号線ＤＬ、ソース電極ＳＤをも被って、たとえば有機材料からなる保護膜ＰＡＳが形成されている。保護膜ＰＡＳの材料として有機材料を用いたのはそれ自体の誘電率の低下を図るもので、この保護膜ＰＡＳの上面に形成する後述の画素電極ＰＸと該保護膜ＰＡＳの下に形成されるドレイン信号線ＤＬとの間に発生する寄生容量を低減させるためである。なお、この保護膜ＰＡＳにはコンタクトホールＴＨ３が露光現像によって形成され、このコンタクトホールＴＨ３からは前記ソース電極ＳＤの一部が露出されるように構成されている。
【００５６】
保護膜ＰＡＳの上面には画素電極ＰＸが形成されている。この画素電極ＰＸは、ＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＺＯ （Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＳｎＯ２（酸化スズ）、Ｉｎ２Ｏ３（酸化インジウム）等の光透過性の導電層から構成され、画素の大部分の領域を被って形成されている。この場合、隣接する画素領域の画素電極ＰＸとの電気的分離が図れる限り、当該画素電極ＰＸの周辺は前記ドレイン信号線ＤＬあるいはゲート信号線ＧＬに重畳されて形成されていてもよい。それらの間に介在される保護膜ＰＡＳは低誘電率の材料で構成されているからである。
【００５７】
このように構成された液晶表示装置は、その薄膜トランジスタＴＦＴのコンタクトホールＴＨ１、ＴＨ２において、いわゆるくびれのない滑らかなテーパ角を有して形成されるようになる。
【００５８】
特に、この構成は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順次積層体において、コンタクトホールを貫通して形成するもので、たとえばエッチングレートの相違から生じる弊害を解消するものとなっている。
【００５９】
本発明では、第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に積層されたシリコン窒化膜と、前記シリコン窒化膜の上に積層された第２のシリコン酸化膜とを含む少なくとも３層を共通に貫通するコンタクトホールを、一括でウエットエッチングする際に、前記シリコン窒化膜の膜厚をｄ２、前記第２のシリコン酸化膜の膜厚をｄ３としたとき、ｄ２＜ｄ３という膜厚の条件の下でそれぞれを一括でウエットエッチングすることにより、くびれのないテーパ形状を有するコンタクトホールを形成することが可能となっている。
【００６０】
図５を用いて説明した通り、ウエットエッチングではなくドライエッチングでコンタクトホールを形成した場合には、シリコン窒化膜がその上下にある第１および第２のシリコン酸化膜よりも後退した形状となってしまう。これが、本明細書でいう、くびれた形状の一例である。
【００６１】
また、特許文献１の図２に示されているように、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の順次積層体で構成された層間絶縁膜を一括でウエットエッチングする際に、シリコン窒化膜の膜厚がその上層にあるシリコン酸化膜の膜厚よりも厚い条件、即ち、本願発明と比較した場合にｄ２＞ｄ３という膜厚の条件の下でウエットエッチングを行なった場合、上層のシリコン酸化膜、並びに、下層のシリコン酸化膜は、その側壁の一部がくぼんだ形状となってしまう。言い換えれば、部分的に側壁のテーパ角が９０°を越える形状となってしまう。これが、本明細書でいう、くびれた形状の他の例である。
【００６２】
一般的に、ウエットエッチングする場合には、シリコン窒化膜のエッチングレートはシリコン酸化膜のエッチングレートよりも小さい（すなわち、エッチング速度が遅い）。従って、第１のシリコン酸化膜のエッチングレートをＥｒ１、シリコン窒化膜のエッチングレートをＥｒ２、第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１である。
【００６３】
ｄ２＞ｄ３という膜厚の条件の下でウエットエッチングを行なった場合、エッチングの遅いシリコン窒化膜の膜厚が厚いので、エッチングに時間がかかってしまう。さらに、その上層、及び下層にある第１および第２のシリコン酸化膜はエッチングされすぎてしまうため、コンタクトホールの側壁がくびれた形状となってしまう。
【００６４】
これに対して、本発明のようにｄ２＜ｄ３という膜厚の条件の下でウエットエッチングを行なうことにより、シリコン窒化膜のエッチング時間が短時間で済むので、その上層、及び下層にある第１および第２のシリコン酸化膜がエッチングされすぎてしまうことなく、くびれのないテーパ形状を有するコンタクトホールを形成することが可能となっている。
【００６５】
また、このエッチングレートの差から、第１のシリコン酸化膜のテーパ角をθ１、シリコン窒化膜のテーパ角をθ２、第２のシリコン酸化膜のテーパ角をθ３としたとき、θ２＜θ１＜９０°かつθ２＜θ３＜９０°となる。
【００６６】
なお、第１及び第２のシリコン酸化膜のエッチングレートの関係は、理想的なテーパ形状を実現するためにはＥｒ１＜Ｅｒ３であった方がより好ましいが、Ｅｒ１≧Ｅｒ３であってもよい。
【００６７】
上述した実施例では、画素領域内に形成される薄膜トランジスタＴＦＴのコンタクトホールＴＨ１、ＴＨ２について説明したものであるが、周辺回路、たとえば、前記走査信号駆動回路Ｖ、あるいは映像信号駆動回路Ｈｅに組み込まれて形成されるＭＩＳトランジスタのコンタクトホールにおいても適用できるものである。
【００６８】
上述したように、該ＭＩＳトランジスタは画素領域内の薄膜トランジスタＴＦＴとほぼ同様の構成を採用し、該薄膜トランジスタＴＦＴと並行して形成するからである。すなわち、薄膜トランジスタＴＦＴの半導体層ＳＣ等を形成する際には、ＭＩＳトランジスタの半導体層も形成し、第１絶縁膜ＧＩ等を形成する際には、液晶表示部ＡＲの領域のみに限らず、走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅの形成領域にも及んで形成するようにするからである。
【００６９】
実施例２．
上述した実施例における薄膜トランジスタＴＦＴは、そのゲート電極ＧＴが半導体層ＳＣに対して上側に形成されたいわゆるトップゲート型と称されるものである。しかし、薄膜トランジスタＴＦＴの他の構成として、ゲート電極ＧＴが半導体層ＳＣに対して下側に形成されるいわゆるボトムゲート型のものを用いることもできる。
【００７０】
この場合、前記ゲート電極ＧＴとたとえば一体に形成されるゲート信号線ＧＬの信号供給端子においてその一部を露出させるコンタクトホールにも、実施例１に示した構成を適用することができる。
【００７１】
ゲート信号線ＧＬの信号供給端子の前記コンタクトホールを、実施例１に示した薄膜トランジスタＴＦＴのコンタクトホールＴＨ１、ＴＨ２と同様の構成とすることができるからである。
【００７２】
図６は、液晶表示装置の各画素に形成されるボトムゲート型の薄膜トランジスタを示すもので、図１に対応した図となっている。
【００７３】
すなわち、透明基板ＳＵＢ１の液晶側の面に、まず、ゲート電極ＧＴが形成されている。このゲート電極ＧＴはゲート信号線ＧＬとたとえば一体に形成されるものである。
【００７４】
そして、透明基板ＳＵＢ１の表面に、前記ゲート電極ＧＴ、ゲート信号線ＧＬをも被って、シリコン窒化膜からなるアンダーコート膜ＵＣ１とシリコン酸化膜からなるアンダーコート膜ＵＣ２の順次積層体がたとえばプラズマＣＶＤ法等によって形成されている。ここで、アンダーコート膜ＵＣ１、ＵＣ２は、透明基板ＳＵＢ１からの不純物が後述の薄膜トラジスタＴＦＴへ浸透するのを防止する機能を有するが、薄膜トラジスタＴＦＴのゲート絶縁膜としての機能をも有するようになっている。
【００７５】
アンダーコート膜ＵＣ２の上面であって、薄膜トランジスタＴＦＴの形成領域に、半導体層ＳＣが形成されている。この半導体層ＳＣは、たとえばポリシリコン層で構成され、前記ゲート電極ＧＴを横切るようにして形成されている。このポリシリコン層は、たとえばアモルファスシリコン層をレーザーアニールで結晶化することにより形成される。
【００７６】
そして、該半導体層ＳＣの上面であって前記ゲート電極ＧＴが横切る部分にたとえばシリコン酸化膜からなる第１絶縁膜ＧＩが形成されている。この第１絶縁膜ＧＩは半導体層ＳＣに不純物ドープの際のマスクとして機能させるものである。これにより、前記半導体層ＳＣはゲート電極ＧＴの直下を除く他の領域において、高濃度のたとえばｎ型不純物層として構成することができる。
【００７７】
透明基板ＳＵＢ１の表面には、前記半導体層ＳＣおよび第１絶縁膜ＧＩをも被って、たとえばシリコン窒化膜等からなる第２絶縁膜ＩＮおよびたとえばシリコン酸化膜等からなる第３絶縁膜ＩＬが形成されている。これら絶縁膜はたとえばプラズマＣＶＤ法等により形成され、第２絶縁膜ＩＮは５０〜２００ｎｍの厚さ、たとえば５０ｎｍの厚さで形成され、第３絶縁膜ＩＬは４００〜５００ｎｍの範囲の厚さで形成されている。また、第２絶縁膜ＩＮは、４００℃以下のプラズマＣＶＤ法により形成され、可視領域に吸収端を持たないような成膜条件で成膜され、膜中水素量は２Ｅ２１〜２Ｅ２２ａｔｏｍ／ｃｍ３となっている。なお、製造において、これら絶縁膜の形成の後には、たとえば４００〜５００℃の範囲の温度で、たとえば４００℃の温度で約１時間の熱処理を行ない、これにより、前記半導体層ＳＣ内の不純物の活性化と水素終端化を同時に行なうようにする。
【００７８】
そして、前記第３絶縁膜ＩＬの表面にはドレイン信号線ＤＬが形成され、その一部は該第３絶縁膜ＩＬ、その下層の第２絶縁膜ＩＮを貫通して設けられたコンタクトホールＴＨ１を通して薄膜トランジスタＴＦＴのドレイン領域ＤＰに接続されている。また、該ドレイン信号線ＤＬの形成の際に同時に形成されるものであって、第３絶縁膜ＩＬの表面には薄膜トランジスタＴＦＴのソース領域ＳＰに接続されるソース電極ＳＤが形成されている。この場合にあっても、該ソース電極ＳＤは、第３絶縁膜ＩＬ、その下層の第２絶縁膜ＩＮを貫通して設けられたコンタクトホールＴＨ２を通して薄膜トランジスタＴＦＴのソース領域ＳＰに接続されている。このソース電極ＳＤは後述する画素電極ＰＸと電気的に接続されるものである。
【００７９】
このようにしてドレイン信号線ＤＬ、ソース電極ＳＤが形成された透明基板ＳＵＢ１の表面には、該ドレイン信号線ＤＬ、ソース電極ＳＤをも被って、たとえば有機材料からなる保護膜ＰＡＳが形成されている。この保護膜ＰＡＳの上面には画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ （Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の光透過性の導電層から構成され、画素の大部分の領域を被って形成されている。
【００８０】
このような構成の薄膜トランジスタＴＦＴを有する液晶表示装置は、そのゲート信号線ＧＬの信号供給端子においてその一部を露出させるコンタクトホールは図７に示すようになっている。すなわち、ゲート信号線ＧＬの上面には第１アンダーコート膜ＵＣ１、第２アンダーコート膜ＵＣ２、第２絶縁膜ＩＮ、および第３絶縁膜ＩＬが順次積層され、それに形成されたコンタクトホールＴＨ５はその側壁が滑らかな傾斜を有して形成されている。なお、このコンタクトホールＴＨ５はたとえば前記薄膜トランジスタＴＦＴのそれと同時に形成するようにしてなされるが、この図７において、その構成と製造方法を示す。
【００８１】
該コンタクトホールは、図７に示すように、積層された第２アンダーコート膜ＵＣ２における該コンタクトホールの側壁は、第１アンダーコート膜ＵＣ１の表面に対してθ１（＜９０°）の角度（テーパ角）を、第２絶縁膜ＩＮにおける該コンタクトホールの側壁は第１絶縁膜ＧＩの表面に対してθ２（＜９０°）の角度（テーパ角）を、第３絶縁膜ＩＬにおける該コンタクトホールの側壁は第２絶縁膜ＩＮの表面に対してθ３（＜９０°）の角度（テーパ角）を有して形成され、これらはθ２＜θ１＜９０°かつθ２＜θ３＜９０°の関係を満足するようになっている。
【００８２】
また、第２アンダーコート膜ＵＣ２のシリコン酸化膜の膜厚をｄ１、第２絶縁膜ＩＮの膜厚をｄ２、さらに第３絶縁膜ＩＬの膜厚をｄ３とした場合、ｄ２＜ｄ１＜ｄ３の関係となっており、少なくともｄ２＜ｄ３の関係を満足するようになっている。
【００８３】
前記コンタクトホールＴＨ５の形成は、たとえばバッファードフッ酸（ＢＨＦ）を用いたウエットエッチングによって行なう。この際、第３絶縁膜ＩＬおよび第２アンダーコート膜ＵＣ２からなるシリコン酸化膜は１０〜３０ｎｍ／ｓのエッチング速度でエッチングされる。また、第２絶縁膜ＩＮからなるシリコン窒化膜は、上述したように４００℃以下でプラズマＣＶＤ法により形成されたものであり、可視領域に吸収端を持たないような成膜条件で成膜され、膜中水素量は２Ｅ２１〜２Ｅ２２ａｔｏｍ／ｃｍ３となっているものである。このような第２絶縁膜ＩＮは、現実的なレートでエッチングでき、そのエッチング速度は３〜１０ｎｍ／ｓである。
【００８４】
ちなみに、図８はドレイン信号線ＤＬの信号供給端子においてその一部を露出させるコンタクトホールＴＨ６の断面を示す図であるが、この場合においても該コンタクトホールＴＨ６の側壁は滑らかな傾斜を有して形成される。
【００８５】
上述した各実施例は、そのいずれも液晶表示装置について示したものである。しかし、たとえば有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の他の表示装置にも適用できることはいうまでもない。
【００８６】
例えば、有機ＥＬ表示装置の場合、各画素に一方の電極、発光材料層、他方の電極が積層されて形成され、前記発光材料層に電流を流すことにより、その値に応じて発光するようになっている。そして、各画素には薄膜トランジスタを備え、映像信号に応じて発光を制御している。
【００８７】
このような他の表示装置においても、画素内、あるいは周辺回路（例えば駆動回路など）において、シリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜の順次積層体にコンタクトホールを形成する場合があるからである。
【００８８】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【００８９】
【発明の効果】
以上説明したことから明らかなように、本発明による表示装置によれば、コンタクトホールをシリコン酸化膜、シリコン窒化膜、およびシリコン酸化膜の順次積層体に形成する場合に、該コンタクトホールの側壁のテーパを理想的な形状に構成することができる。
【図面の簡単な説明】
【図１】本発明による表示装置の薄膜トランジスタおよびその近傍の構成の一実施例を示す構成図で、図３のＩ−Ｉ線における断面図である。
【図２】本発明による表示装置の全体の一実施例を示す等価回路図である。
【図３】本発明による表示装置の画素の一実施例を示す平面図である。
【図４】本発明による表示装置の薄膜トランジスタに形成するコンタクトホールの一実施例を示す断面図である。
【図５】表示装置の薄膜トランジスタに形成するコンタクトホールであって本願発明を適用しない場合の一例を示す断面図である。
【図６】本発明による表示装置の薄膜トランジスタおよびその近傍の構成の他の実施例を示す断面図である。
【図７】図６に示す薄膜トランジスタを形成した場合のゲート信号線の信号供給端子に形成されるコンタクトホールの一実施例を示す断面図である。
【図８】図６に示す薄膜トランジスタを形成した場合のドレイン信号線の信号供給端子に形成されるコンタクトホールの一実施例を示す断面図である。
【符号の説明】
ＳＵＢ１，ＳＵＢ２…透明基板、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＴＦＴ…薄膜トランジスタ、ＰＸ…画素電極、ＵＣ１，ＵＣ２…アンダーコート膜、ＧＩ…第１絶縁膜、ＩＮ…第２絶縁膜、ＩＬ…第３絶縁膜、ＰＡＳ…保護膜。
Claims (10)
- 第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に積層されたシリコン窒化膜と、前記シリコン窒化膜の上に積層された第２のシリコン酸化膜と、前記第１のシリコン酸化膜、前記シリコン窒化膜および前記第２のシリコン酸化膜を含む少なくとも３層を共通に貫通するコンタクトホールとを備えた表示装置であって、
前記コンタクトホールは、前記シリコン窒化膜の膜厚をｄ２、前記第２のシリコン酸化膜の膜厚をｄ３としたとき、ｄ２＜ｄ３であり、かつ、くびれのないテーパ形状を有することを特徴とする表示装置。 - 前記コンタクトホールは、前記第１のシリコン酸化膜のテーパ角をθ１、前記シリコン窒化膜のテーパ角をθ２、前記第２のシリコン酸化膜のテーパ角をθ３としたとき、θ２＜θ１＜９０°かつθ２＜θ３＜９０°であることを特徴とする請求項１に記載の表示装置。
- 前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１＜Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とする請求項１または２に記載の表示装置。
- 前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１≧Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とする請求項１または２に記載の表示装置。
- 前記コンタクトホールは、前記第１のシリコン酸化膜、前記シリコン窒化膜及び前記第２のシリコン酸化膜を一括でウエットエッチングすることにより形成されていることを特徴とする請求項１から４のいずれかに記載の表示装置。
- 前記第１のシリコン酸化膜は薄膜トランジスタのゲート酸化膜であり、前記シリコン窒化膜および前記第２のシリコン酸化膜は層間絶縁膜であり、前記コンタクトホールは前記薄膜トランジスタのソース・ドレイン領域上に形成されていることを特徴とする請求項１から５のいずれかに記載の表示装置。
- 第１のシリコン酸化膜と、前記第１のシリコン酸化膜の上に積層されたシリコン窒化膜と、前記シリコン窒化膜の上に積層された第２のシリコン酸化膜と、前記第１のシリコン酸化膜、前記シリコン窒化膜及び前記第２のシリコン酸化膜を含む３層を共通に貫通するコンタクトホールとを備えた表示装置の製造方法であって、
前記シリコン窒化膜の膜厚をｄ２、前記第２のシリコン酸化膜の膜厚をｄ３としたとき、ｄ２＜ｄ３となる膜厚で積層し、前記第１のシリコン酸化膜、前記シリコン窒化膜及び前記第２のシリコン酸化膜を一括でウエットエッチングすることによりくびれのないテーパ形状を有する前記コンタクトホールを形成することを特徴とする表示装置の製造方法。 - 前記コンタクトホールは、前記第１のシリコン酸化膜のテーパ角をθ１、前記シリコン窒化膜のテーパ角をθ２、前記第２のシリコン酸化膜のテーパ角をθ３としたとき、θ２＜θ１＜９０°かつθ２＜θ３＜９０°であることを特徴とする請求項７に記載の表示装置の製造方法。
- 前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１＜Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とする請求項７または８に記載の表示装置の製造方法。
- 前記第１のシリコン酸化膜のエッチングレートをＥｒ１、前記シリコン窒化膜のエッチングレートをＥｒ２、前記第２のシリコン酸化膜のエッチングレートをＥｒ３としたとき、Ｅｒ１≧Ｅｒ３、Ｅｒ２＜Ｅｒ３、かつ、Ｅｒ２＜Ｅｒ１であることを特徴とする請求項７または８に記載の表示装置の製造方法。
Priority Applications (3)
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006269696A (ja) * | 2005-03-23 | 2006-10-05 | Sharp Corp | 回路基板の製造方法、回路基板及び電子表示装置 |
| WO2009093602A1 (ja) * | 2008-01-21 | 2009-07-30 | Nec Lcd Technologies, Ltd. | 表示装置 |
| JP2011258949A (ja) * | 2010-06-04 | 2011-12-22 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| JP2013026442A (ja) * | 2011-07-21 | 2013-02-04 | Sanken Electric Co Ltd | 窒化物半導体装置及びその製造方法 |
| JP2014013810A (ja) * | 2012-07-04 | 2014-01-23 | Seiko Epson Corp | 基板、基板の製造方法、半導体装置、及び電子機器 |
| KR20150041510A (ko) * | 2013-10-08 | 2015-04-16 | 삼성디스플레이 주식회사 | 표시 기판 및 표시 기판의 제조 방법 |
| WO2018061954A1 (ja) * | 2016-09-28 | 2018-04-05 | シャープ株式会社 | 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び表示装置 |
| US10128282B2 (en) | 2013-04-04 | 2018-11-13 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2019033272A (ja) * | 2011-06-17 | 2019-02-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2022544726A (ja) * | 2019-08-16 | 2022-10-21 | 京東方科技集團股▲ふん▼有限公司 | 画素駆動回路、アレイ基板および表示装置 |
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Families Citing this family (22)
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|---|---|---|---|---|
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| KR101261450B1 (ko) * | 2006-02-06 | 2013-05-10 | 삼성디스플레이 주식회사 | 액정 표시 장치와 그 제조 방법 |
| JP2008129314A (ja) * | 2006-11-21 | 2008-06-05 | Hitachi Displays Ltd | 画像表示装置およびその製造方法 |
| JP2013089673A (ja) * | 2011-10-14 | 2013-05-13 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| KR102014169B1 (ko) * | 2012-07-30 | 2019-08-27 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 유기 발광 표시 장치 제조 방법 |
| US10192747B2 (en) * | 2014-01-07 | 2019-01-29 | Cypress Semiconductor Corporation | Multi-layer inter-gate dielectric structure and method of manufacturing thereof |
| CN104218094B (zh) * | 2014-08-28 | 2016-11-23 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、显示基板及显示装置 |
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| CN108132567B (zh) * | 2017-12-28 | 2020-09-18 | 深圳市华星光电技术有限公司 | 一种阵列基板的过孔结构及光罩 |
| US11554984B2 (en) | 2018-02-22 | 2023-01-17 | Corning Incorporated | Alkali-free borosilicate glasses with low post-HF etch roughness |
| US11152294B2 (en) | 2018-04-09 | 2021-10-19 | Corning Incorporated | Hermetic metallized via with improved reliability |
| JP7143660B2 (ja) * | 2018-07-18 | 2022-09-29 | サンケン電気株式会社 | 半導体装置 |
| WO2020061437A1 (en) | 2018-09-20 | 2020-03-26 | Industrial Technology Research Institute | Copper metallization for through-glass vias on thin glass |
| CN113474311B (zh) | 2019-02-21 | 2023-12-29 | 康宁股份有限公司 | 具有铜金属化贯穿孔的玻璃或玻璃陶瓷制品及其制造过程 |
| US11521846B2 (en) * | 2019-12-16 | 2022-12-06 | Taiwan Semiconductor Manufacturing Company Limited | Methods for patterning a silicon oxide-silicon nitride-silicon oxide stack and structures formed by the same |
| KR102829971B1 (ko) * | 2020-07-02 | 2025-07-08 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396078B1 (en) | 1995-06-20 | 2002-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with a tapered hole formed using multiple layers with different etching rates |
| JP3565993B2 (ja) | 1995-06-20 | 2004-09-15 | 株式会社半導体エネルギー研究所 | 半導体装置の製造方法 |
| JP3679567B2 (ja) | 1997-09-30 | 2005-08-03 | 三洋電機株式会社 | 薄膜トランジスタの製造方法 |
| JPH11258634A (ja) | 1998-03-13 | 1999-09-24 | Toshiba Corp | 表示装置用アレイ基板の製造方法 |
-
2003
- 2003-06-18 JP JP2003173062A patent/JP2005011920A/ja active Pending
-
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- 2004-06-08 US US10/862,631 patent/US7315076B2/en not_active Expired - Lifetime
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Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006269696A (ja) * | 2005-03-23 | 2006-10-05 | Sharp Corp | 回路基板の製造方法、回路基板及び電子表示装置 |
| WO2009093602A1 (ja) * | 2008-01-21 | 2009-07-30 | Nec Lcd Technologies, Ltd. | 表示装置 |
| JP2011258949A (ja) * | 2010-06-04 | 2011-12-22 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及びその製造方法 |
| US9184090B2 (en) | 2010-06-04 | 2015-11-10 | Samsung Display Co., Ltd. | Thin film transistor display panel and manufacturing method of the same |
| JP2019033272A (ja) * | 2011-06-17 | 2019-02-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2013026442A (ja) * | 2011-07-21 | 2013-02-04 | Sanken Electric Co Ltd | 窒化物半導体装置及びその製造方法 |
| JP2014013810A (ja) * | 2012-07-04 | 2014-01-23 | Seiko Epson Corp | 基板、基板の製造方法、半導体装置、及び電子機器 |
| US12051703B2 (en) | 2013-04-04 | 2024-07-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US10128282B2 (en) | 2013-04-04 | 2018-11-13 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP2019009451A (ja) * | 2013-04-04 | 2019-01-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| KR20150041510A (ko) * | 2013-10-08 | 2015-04-16 | 삼성디스플레이 주식회사 | 표시 기판 및 표시 기판의 제조 방법 |
| KR102091444B1 (ko) * | 2013-10-08 | 2020-03-23 | 삼성디스플레이 주식회사 | 표시 기판 및 표시 기판의 제조 방법 |
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