CN1808710B - 薄膜晶体管阵列面板及其制造方法 - Google Patents

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Abstract

本发明提供了一种薄膜晶体管阵列面板，包括：绝缘基板；栅极线，形成在绝缘基板上；栅极绝缘层，形成在栅极线上；漏电极和具有源电极的数据线，形成在栅极绝缘层上，其中，漏电极面对源电极，且在其间具有间隙；以及像素电极，连接至漏电极。栅极线、数据线、以及漏电极中的至少一个包括由导电氧化物制成的第一导电层和邻近第一导电层沉积的银的第二导电层。

Description

薄膜晶体管阵列面板及其制造方法
相关申请的交叉参考
本申请要求于2004年12月7日提交的韩国专利申请第10-2004-0102374号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及用于液晶显示器(LCD)或有机发光显示器(OLED)的薄膜晶体管(TFT)阵列面板及其制造方法。
背景技术
液晶显示器(LCD)是目前最广泛使用的平板显示器之一。LCD包括夹置于具有场产生电极的两个面板之间的液晶(LC)层。LCD通过向场产生电极施加电压以在LC层中产生电场来显示图像，该电场决定LC层中的LC分子的定向，以调整入射光的偏振。
包括具有场产生电极的两个面板的LCD在LCD市场上占据主导地位，其中一个面板具有矩阵形式的多个像素电极，并且另一面板具有覆盖整个面板表面的共电极。
LCD通过向每个像素电极施加不同电压而显示图像。为此，将薄膜晶体管(TFT)连接至像素电极和栅级线，以传输用于控制薄膜晶体管和数据线的信号，该薄膜晶体管具有三个端子以转换施加到像素电极的电压。通过使用形成在薄膜晶体管阵列面板上的栅级线和数据线，将电压施加到像素电极。
TFT是响应于来自栅极线的扫描信号而将来自数据线的图像信号传输到像素电极的开关元件。TFT作为开关元件应用到有源矩阵有机发光显示器中，用于控制各个发光元件。
当考虑到LCD尺寸增大的趋势时，由于栅极线及数据线的长度也随着LCD的尺寸一起增加，因此期望得到一种具有低电阻率的材料。因此，要求栅级线和数据线由具有低电阻率的材料制成。
银(Ag)用于信号线并且作为具有低电阻率的导体是众所周知的。当银用在信号线中时，解决了由高电阻引起的诸如信号延迟的问题。
然而，银本身具有许多缺陷。例如，其不会很好地粘附到无机层或有机层，导致银信号线的上升(lifting)或脱落。而且，因为银易受酸的影响而损坏，因此银本身不易使用其它材料进行蚀刻。这些缺陷使得难以利用银所提供的低电阻率，并且这些缺陷在使用银的栅级线和数据线中呈现出弊端。
发明内容
本发明的一个目的在于解决上述问题，并提供了一种包括具有低电阻率和良好可靠性的信号线的薄膜晶体管阵列面板。
本发明提供了一种信号线，包括：第一导电层，由在低于150℃的温度形成的导电氧化物制成；以及含有银的第二导电层，邻近第一导电层沉积。
本发明提供了一种薄膜晶体管阵列面板，包括：绝缘基板；栅极线，形成在绝缘基板上；栅极绝缘层，形成在栅极线上；漏电极和具有源电极的数据线，形成在栅极绝缘层上，其中，漏电极与源电极相对，且在其间具有间隙；以及像素电极，连接至漏电极。栅极线、数据线、和漏电极中的至少一个包括由在低于150℃的温度形成的导电氧化物制成的第一导电层，以及邻近第一导电层沉积的含银的第二导电层。
本发明提供了一种薄膜晶体管阵列面板的制造方法，包括：在绝缘基板上形成具有栅电极的栅极线；在栅极线上顺序沉积栅极绝缘层和半导体层；在栅极绝缘层和半导体层上形成漏电极和具有源电极的数据线，其中，漏电极与源电极相对，并且漏电极和源电极之间具有间隙；以及形成连接至漏电极的像素电极。形成栅极线以及形成数据线和漏电极的步骤中的至少一个步骤包括在低于150℃的温度沉积导电氧化层并邻近导电氧化层沉积含银导体的导电层。
附图说明
图1是根据本发明实施例的用于LCD的TFT阵列面板的布局图；
图2是沿图1所示的II-II′线截取的TFT阵列面板的截面图；
图3A、4A、5A、和6A是顺序示出根据图1和图2的实施例的LCD的TFT阵列面板的制造方法的中间步骤的布局图；
图3B是沿着图3A所示的IIIb-IIIb′线截取的TFT阵列面板的截面图；
图4B是示出了在图3B所示的步骤之后的步骤中沿着图4A所示的IVb-IVb′线截取的TFT阵列面板的截面图；
图5B是示出了在图4B所示的步骤之后的步骤中沿着图5A所示的Vb-Vb′线截取的TFT阵列面板的截面图；
图6B是示出了在图5B所示的步骤之后的步骤中沿着图6A所示的VIb-VIb′线截取的TFT阵列面板的截面图；
图7是根据本发明另一实施例的用于OLED的TFT阵列面板的布局图；
图8A和图8B分别是沿着图7所示的VIIIa-VIIIa′线和VIIIb-VIIIb′线截取的TFT阵列面板的截面图；
图9、11、13、15、17、19、和21是在根据本发明另一实施例的制造方法的中间步骤中图7至图8B所示的TFT阵列面板的布局图；
图10A和图10B分别是沿着图9所示的Xa-Xa′线和Xb-Xb′线截取的TFT阵列面板的截面图；
图12A和图12B分别是沿着图11所示的XIIa-XIIa′线和XIIb-XIIb′线截取的TFT阵列面板的截面图；
图14A和图14B分别是沿着图13所示的XIVa-XIVa′线和XIVb-XIVb′线截取的TFT阵列面板的截面图；
图16A和图16B分别是沿着图15所示的XVIa-XVIa′线和XVIb-XVIb′线截取的TFT阵列面板的截面图；
图18A和图18B分别是沿着图17所示的XVIIIa-XVIIIa′线和XVIIIb-XVIIIb′线截取的TFT阵列面板的截面图；
图20A和图20B分别是沿着图19所示的XXa-XXa′线和XXb-XXb′线截取的TFT阵列面板的截面图；
图22A和图22B分别是沿着图21所示的XXIIa-XXIIa′线及XXIIb-XXIIb′线截取的TFT阵列面板的截面图；以及
图23A至图23C是示出非晶ITO、银层、以及另一非晶ITO的三层剖面的图片。
具体实施方式
以下将参照附图对根据本发明的优选实施例进行详细地描述，附图中示出了本发明的实施例。然而，本发明可以多种不同的形式来实现而并不局限于在此所示出的实施例。相反地，所提供的这些实施例是为了使本发明公开地更加详尽和全面，并能够使得本领域的技术人员可以充分地理解本发明的范围。
在附图中，为了清楚起见，扩大了层、薄膜及区域的厚度。整个附图中，相同的标号表示相同的元件。应该可以理解，当提到诸如层、薄膜、区域、或基板的元件“位于”另一个元件上时，是指该元件直接位于另一个元件上，或存在其间的元件。下面，将参照附图详细描述根据本发明实施例的用于LCD和OLED的TFT阵列面板及其制造方法。
[实施例1]
首先，将参照图1和图2详细描述根据本发明实施例的用于LCD的TFT阵列面板。
图1是根据本发明实施例的用于LCD的TFT阵列面板的布局图；以及图2是沿图1所示的II-II′线截取的TFT阵列面板的截面图。
在绝缘基板110上形成用于传输栅极信号的多条栅极线121。栅极线121主要沿水平方向形成，并且其局部部分成为多个栅电极124。而且，沿下部方向(lower direction)延伸的不同局部部分成为多个扩展部127。栅级线121的端部129具有扩展的宽度，用于连接诸如驱动电路的外部装置。
栅极线121具有第一层124p、127p、和129p，第二层124q、127q、和129q，以及第三层124r、127r、和129r。第一层124p、127p、和129p由诸如氧化铟锡(ITO)或氧化铟锌(IZO)的导电氧化物制成，并且形成在基板110上。第二层124q、127q、和129q由诸如银本身或银合金的含银金属制成，并且形成在第一层124p、127p、和129p上。第三层124r、127r、和129r由诸如ITO或IZO的导电氧化物制成，并且形成在第二层124q、127q、和129q上。
当导电氧化层设置于银层和基板之间时，银层和基板之间的粘附性增强，以防止银层的脱落或上升。
当导电氧化层由非晶ITO制成时，银层和基板之间的粘附性显著增强。
非晶ITO层具有高的表面粗糙度。即，非晶ITO层具有非常不均匀的表面，其增加了非晶ITO层与底层基板、以及与上部银层之间的接触面积，以增强它们的粘附性。此外，在低温形成的非晶ITO层经过大约200℃的高温处理，以使其结晶，同时形成栅极绝缘层140和半导体层151。
这里，第三层124r、127r、和129r防止第二层124q、127q、和129q中的银扩散到其上形成的栅极绝缘层140中。
可以在相同的蚀刻条件下蚀刻银层和诸如ITO层或IZO层的导电氧化层。由于银易受酸的腐蚀并能够快速地被酸蚀刻，因此弱酸通常被用于蚀刻银层。然而，由于蚀刻诸如钼(Mo)和铬(Cr)的其它金属比蚀刻银慢的多，因此应用这样的金属作为银层的底层时，需要使用两种不同的蚀刻条件。相反地，可以通过相同的蚀刻剂将非晶ITO与银一起蚀刻。由于非晶ITO具有多个不饱和键(这是非晶金属的特性)，因此，与银一样，通过弱酸蚀刻非晶ITO。
图23A示出了包括非晶ITO、银层、和另一非晶ITO的三层结构的剖面。使用蚀刻剂同时蚀刻全部的三层。图23A示出同时蚀刻所产生的良好剖面。
第一层124p、127p、和129p以及第三层124r、127r、和129r可以由诸如ITON的氮化导电氧化物形成，以防止在第二层124q、127q、和129q、与第一层124p、127p、和129p之间、以及与第三层124r、127r、和129r之间接触面的银的氧化。通过将ITO层暴露于氮气层而形成ITON层，并防止由于银氧化所导致的电阻的急剧增加。
第三层124r、127r、和129r、第二层124q、127q、和129q、以及第一层124p、127p、和129p的侧面相对于基板110的表面倾斜，并且其倾斜角在约30度至80度的范围内。
优选地由氮化硅(SiNx)制成的栅极绝缘层140形成在栅极线121上。
优选地由氢化非晶硅(简写为“a-Si”)制成的多个半导体带151形成在栅极绝缘层140上。每个半导体带151基本上沿纵向延伸，并周期性地弯曲。每个半导体带151具有多个向栅极124突出的突起154。每个半导体带151的宽度在栅极线121附近变大，以使半导体带151覆盖栅极线121的大面积。
在半导体带151上形成优选地由硅化物或重掺杂有n型杂质的n+氢化a-Si制成的多个欧姆接触带161和岛165。每个欧姆接触带161具有多个突起163，并且突起163和欧姆接触岛165成对地位于半导体带151的突起154上。
半导体带151和欧姆接触部161、165的边缘面呈楔形，并且优选地，半导体带151和欧姆接触部161、165的边缘面的倾角在约30度至80度的范围内。
在欧姆接触部161、165以及栅极绝缘层140上形成多条数据线171、多个漏电极175、以及多个存储电容器导体177。
用于传输数据电压的数据线171基本上沿纵向延伸并与栅极线121交叉，用于限定以矩阵形式排列的像素区域。每条数据线171具有向漏电极175突出的多个分支，并形成多个源电极173。每条数据线171具有端部179，该端部具有扩大的宽度。每对源电极173和漏电极175在栅电极124上彼此分离。
数据线171、漏电极175、以及存储电容器导体177具有第一层171p、175p、和177p、第二层171q、175q、和177q、以及第三层171r、175r、和177r。第一层171p、175p、和177p和第三层171r、175r、和177r分别位于第二层171q、175q、和177q的下部和上部。第一层171p、175p、和177p和第三层171r、175r、和177r由导电氧化物制成。第二层171q、175q、和177q由诸如银本身或银合金的含银金属制成。
第一层171p、175p、和177p和第三层171r、175r、和177r可以由ITO制成。这里，导电氧化物的第一层171p、175p、和177p和第三层171r、175r、和177r防止第二层171q、175q、和177q的银扩散到半导体层151和在其上形成的像素电极190中。当导电氧化层由ITO制成时，非晶ITO是优选的。由于在相同的蚀刻条件下将非晶ITO同银一起蚀刻，因此它们被同时图样化以形成数据线171，并产生良好的剖面。
由于银通过酸快速地被蚀刻，因此弱酸通常用于蚀刻银层。然而，由于蚀刻诸如钼和铬的金属比蚀刻银慢的多，因此当使用这种金属作为银层的底层时，需要应用两种不同的蚀刻条件。相反地，由于非晶ITO具有多个不饱和键(这是非晶金属的特性)，因此通过弱酸蚀刻非晶ITO。因此，可以使用相同的蚀刻剂，将非晶ITO同银层一起蚀刻。
优选地，第一层171p、175p、和177p和第三层171r、175r、和177r由ITON层形成，以防止在第二层171q、175q、和177q与第一层171p、175p、和177p以及与第三层171r、175r、和177r接触面的银的氧化。通过将ITO层暴露于氮气层形成ITON层，并防止由于银氧化所导致的电阻的急剧增加。
数据线171、漏电极175、以及存储电容器导体177具有楔形的边缘面，并且边缘面的倾角优选地在约30-80度的范围内。
栅电极124、源电极173、以及漏电极175连同半导体带151的突起154一起形成具有沟道的TFT，该沟道形成在源电极173和漏电极175之间的突起154中。存储电容器导体177覆盖栅极线121的扩展部127。
欧姆接触部161和165仅夹置于半导体带151和数据线171之间以及漏电极175和半导体带151的突起154之间，以降低其间的接触电阻。
半导体带151部分地暴露于源电极173和漏电极175之间以及未被数据线171和漏电极175覆盖的其它地方。大部分的半导体带151比数据线171窄，但是半导体带151的宽度在半导体带151和栅极线121彼此相遇的地方附近变宽，以防止数据线171断开。
在数据线171、漏电极175、存储电容器导体177、以及半导体带151的露出部分上设置钝化层180，其由具有真正平面化特性和感光特性的有机材料或诸如a-Si:C:O、a-Si:O:F等的具有低介电常数的绝缘材料制成。钝化层180通过等离子增强型化学气相沉积(PECVD)形成。为了防止钝化层180的有机材料与暴露于数据线171和漏电极175之间的半导体带151接触，钝化层180可以以如下方式构成：由SiNx或SiO2制成的绝缘层另外形成在有机材料层下面。
在钝化层180中形成有多个接触孔181、185、187、和182，以分别露出栅极线121的端部129、漏电极175、存储电容器导体177、及数据线171的端部179。
在钝化层180上形成由IZO或ITO制成的多个像素电极190和多个接触辅助部81和82。
由于像素电极190分别通过接触孔185和187物理、电连接到漏电极175和存储电容器导体177，因此像素电极190接收来自漏电极175的数据电压，并将其传输到存储电容器导体177。
被施加有数据电压的像素电极190与被施加有共电压的对置面板(未示出)的共电极(未示出)产生电场，以使液晶层中的液晶分子重新排列。
而且，如上所述，像素电极190和共电极形成电容器，以在TFT关闭之后存储并保存所接收的电压。这种电容器被称为“液晶电容器”。为了提高总电压存储能力，提供了另一电容器，其与液晶电容器并联，并将在这里被称为“存储电容器”。存储电容器形成在像素电极190和相邻栅极线121(在这里被称为“前栅极线”)的重叠部分。设置栅极线121的扩展部127，以确保最大可能的重叠尺寸，并因此增加存储电容器的存储能力。存储电容器导体177连接至像素电极190并与扩展部127重叠，并设置于钝化层180的底部，以使像素电极190靠近于前栅极线121。
接触辅助部81和82分别连接至栅极线121的端部129和数据线171的端部179。接触辅助部81和82分别补充栅极线121的端部129和诸如驱动集成电路的外部装置之间、以及数据线171的端部179和外部装置之间的粘附性，并对它们进行保护。采用接触辅助部81和82是可选的。
下面将参照图3A至图6B以及图1和图2详细描述TFT阵列面板的制造方法。
首先，图3A及图3B所示，在绝缘基板110上沉积诸如ITO或IZO的导电氧化物的第一层、含银金属的第二层、以及诸如ITO或IZO的导电氧化物的第三层。
通过共溅射(Co-sputtering)沉积第一层和第二层。在同一溅射室中安装有两个靶，用于共溅射工艺。一个靶由诸如ITO或IZO的导电氧化物制成。另一个靶由诸如银或银合金的含银金属制成。下文中，将使用ITO靶和银靶作为实例。
共溅射按如下步骤进行。
首先，仅向ITO靶供电而不向银靶供电，以沉积第一ITO层。在低于150℃的温度进行溅射，优选地在室温中，并且同时应用氢气(H2)或水蒸汽(H2O)。这样的条件使得ITO层成为非结晶的。所得到的ITO层具有约至约
Figure S051C7641420051215D000112
的厚度。在ITO靶的溅射过程中可以应用氮气(N2)、一氧化二氮(N2O)、或氨(NH3)，以形成ITON层而不是ITO层。
然后，将电力转换为仅向银靶施加而不向ITO靶施加，以沉积银层。银层具有约
Figure S051C7641420051215D000121
至约的厚度。
然后，再次将电力转换为仅向ITO靶施加而不向银靶施加，以沉积第二ITO层。在低于150℃的温度进行溅射，优选地在室温中，并且同时应用氢气(H2)或水蒸汽(H2O)。这样的条件使得ITO层成为非结晶的。与第一ITO层类似，第二ITO层具有约
Figure S051C7641420051215D000123
至的厚度。
当ITO层具有小于的厚度时，银层可以直接接触基板110并使粘附性下降。当ITO层具有大于
Figure S051C7641420051215D000126
的厚度时，其可能引起与其它导电层的不良的欧姆接触。如上所述，在ITO靶的溅射过程中可以应用氮气(N2)、一氧化二氮(N2O)、或氨(NH3)，以形成ITON层而不是ITO层。
当导电氧化层设置在银层和基板110之间时，增强了银层和基板110之间的粘附性，以防止银层的脱落或上升。
当在低于150℃的温度沉积导电氧化层时，形成具有不饱和键的非晶ITO层。从而，银层和基板110之间的粘附性显著增强。非晶ITO层具有高的表面粗糙度。即，非晶ITO层具有非常不均匀的表面，其增加了非晶ITO层与底层基板、以及与上部银层之间的接触面积，以增强它们的粘附性。此外，在低温形成的非晶ITO层经过约200℃至约400℃的高温处理，以使其结晶，同时形成栅极绝缘层140和半导体层151。
非晶ITO层防止银向其它层扩散。
当在ITO或IZO靶的溅射过程中应用氮气(N2)、一氧化二氮(N2O)、或氨(NH3)时，形成ITON或IZON层以防止在接触面的银层的氧化。
如上所述，当非晶ITO或IZO层设置于银层和基板之间时，增强了银层和基板之间的粘附性以及蚀刻效率。
然后，将光刻胶涂布于第二ITO层上并通过光掩模进行光照。随后，将被照射的光刻胶显像。
使用蚀刻剂同时蚀刻两个ITO层和银层以形成多条栅极线121。蚀刻剂可以是过氧化氢(H2O2)或含有适当量的磷酸(H2PO3)、硝酸(HNO3)、以及醋酸(CH3COOH)的通用蚀刻剂中的一种。
非晶ITO层或非晶IZO层可以使用弱酸进行蚀刻。由于使用酸快速蚀刻银，因此弱酸通常用于蚀刻银层。由于可以通过弱酸来蚀刻非晶ITO或IZO层以及银层，因此，使它们同时图样化以形成栅极线121。
通过上述工艺，如图3A和图3B所示，形成具有多个栅电极124、扩展部127、以及端部129的多条栅极线121。
参照图4A及图4B，在顺序沉积栅基绝缘层140、本征a-Si层、以及非本征a-Si层之后，光刻非本征a-Si层和本征a-Si层，以分别形成具有突起164的多个非本征半导体带161和具有突起154的多个本征半导体带151。栅极绝缘层140优选地由厚度为约至
Figure S051C7641420051215D000132
的氮化硅制成，并且沉积温度优选地在约250℃至约500℃的范围内。
由于该工艺在200℃以上的高温进行，因此使栅极线121的非晶ITO结晶。
图23B示出了在沉积栅极绝缘层140、本征非晶硅、以及非本征非晶硅之后的栅极线的剖面。
图23B示出了栅极线121保持其良好的剖面而没有上升或脱落。
然后，在非本征半导体带161上顺序沉积诸如ITO的导电氧化物的第一层、含银金属的第二层、以及诸如ITO的导电氧化物的第三层。第一层和第三层具有约至约
Figure S051C7641420051215D000142
的厚度，并且第二层具有约
Figure S051C7641420051215D000143
至约
Figure S051C7641420051215D000144
厚度。
导电氧化物的第一层和第三层防止第二层的银扩散到半导体层151和将在其上形成的像素电极190中。
当第一层和第三层由ITO形成时，溅射工艺优选地在低于150℃的温度进行，同时应用氢气(H2)或水蒸汽(H2O)。这样的条件使得ITO层成为非结晶的。在低于150℃的温度形成的ITO层具有非晶态。
由于非晶ITO具有许多不饱和键，因此非晶ITO易于与酸反应。因此，使用弱酸蚀刻非晶ITO。由于非晶ITO可以同银层一起被弱酸蚀刻，因此它们可以同时被图样化。
当在ITO靶的溅射过程中应用氮气(N2)、一氧化二氮(N2O)、或氨(NH3)时，形成ITON层以防止在接触面的银层的氧化。
这里，ITO层具有约
Figure S051C7641420051215D000145
至约的厚度。当ITO层具有小于
Figure S051C7641420051215D000147
的厚度时，银层可以直接接触基板110，以降低粘附性。当ITO层具有大于
Figure S051C7641420051215D000148
的厚度时，其可能引起与其它导电层的不良的欧姆接触。
然后，将光刻胶涂布于第三层上并通过光掩模进行光照。随后，将被照射的光刻胶显像。
同时使用蚀刻剂将第一至第三层蚀刻以形成多条数据线171。蚀刻剂可以是过氧化氢(H2O2)或含有适当量的磷酸(H2PO3)、硝酸(HNO3)、以及醋酸(CH3COOH)的通用蚀刻剂中的一种。
通过上述工艺，如图5A及图5B所示，形成具有多个源电极173的多条数据线171、多个漏电极175、端部179、以及存储电容器导体177。
然后，通过蚀刻来去除未被数据线171和漏电极175覆盖的非本征半导体带161的部分，以形成多个欧姆接触部163和165并露出本征半导体带151的部分。其后可以进行氧等离子处理，以使半导体带151的露出部分稳定。
参照图6A及图6B，将钝化层180连同栅极绝缘层140沉积以及干蚀刻，以形成多个接触孔181、185、187、和182。优选地，在具有对于栅极绝缘层140和钝化层180大致相同的蚀刻速度比率的蚀刻条件下蚀刻栅极绝缘层140和钝化层180。
当钝化层由感光材料制成时，可以仅通过光刻法形成接触孔。
由于该工艺在高于200℃的高温进行，因此使数据线171的非晶ITO结晶。
图23C示出了在形成钝化层180之后的栅极线。图23B示出了数据线171保持其良好剖面而没有上升或脱落。
然后，氧化铟锡(ITO)在钝化层180上沉积为约至约的厚度，并使其图样化以形成多个像素电极190和接触辅助部81、82。
在本实施例中，使用ITO作为主要的导电氧化物。然而，本发明并不限于此，在其它实施例中，可以使用诸如IZO的其它导电氧化物作为导电氧化物。
在本实施例中，栅极线和数据线均具有包括导电氧化层、银层、和另一导电氧化层的三层结构。然而，本发明并不限于此，在其它实施例中，在栅极线和数据线中可以只有一个具有三层结构。
在本实施例中，导电氧化层设置在银层的上部和下部。然而，本发明并不限于此，在其它实施例中，可以省略上部导电氧化物和下部导电氧化物中的一个。
[实施例2]
现在，将描述根据本发明另一实施例的用于有源矩阵有机发光显示器(AM-OLED)的TFT阵列面板。
图7是根据本发明另一实施例的用于OLED的TFT阵列面板的布局图。图8A和图8B分别是沿着图7所示的VIIIa-VIIIa′线和VIIIb-VIIIb′线截取的TFT阵列面板的截面图；
在诸如透明玻璃的绝缘基板110上形成多个栅极导体，该多个栅极导体包括多条栅极线121，该多条栅极线包括多个第一栅电极124a和多个第二栅电极124b。
用于传输栅极信号的栅极线121基本上沿横向延伸(参照图7)并彼此分离。第一栅电极124a向上突出。可以延伸栅极线121以将其连接至集成在基板110上的驱动电路(未示出)，或者其可以具有大面积的端部(未示出)，用于与另一层或外部驱动电路连接，该外部驱动电路安装在基板110上或安装在可以附着到基板110的诸如柔性印刷电路薄膜(未示出)的另一装置上。
每个第二栅电极124b与栅极线121分离，并包括在两条相邻的栅极线121之间基本上沿横向延伸的存储电极133。
栅极线121、第一栅电极124a、第二栅电极124b、以及存储电极133具有第一层124ap、124bp、和133p，形成在第一层124ap、124bp、和133p上的第二层124aq、124bq、和133q，以及形成在第二层124aq、124bq、和133q上的第三层124ar、124br、和133r。第一层124ap、124bp、和133p由诸如ITO或IZO的导电氧化物制成。第二层124aq、124bq、和133q由诸如银本身或银合金的含银金属制成。第三层124ar、124br、和133r由诸如ITO或IZO的导电氧化物制成。
当导电氧化层设置于银层和基板之间时，银层和基板之间的粘附性增强，以防止银层脱落或上升。
当在低于150℃的温度沉积导电氧化层时，导电氧化层具有非晶体状态。非晶ITO层具有高的表面粗糙度。即，非晶ITO层具有非常不均匀的表面，其增加了非晶ITO层和底层基板之间以及非晶ITO层和上部银层之间的接触面积。增加的接触面积增强了粘附性。此外，在低温形成的非晶ITO层经过大约200℃至约400℃的高温处理，以使其结晶，同时形成栅极绝缘层140及和半导体层151。ITO层的结晶化增强了基板110和第二导电层124aq、124bq、和133q之间的粘附性。
第一层124ap、124bp、和133p以及第三层124ar、124br、和133r可以形成在ITON层上，以防止在第二层124aq、124bq、和133q与第一层124ap、124bp、和133p、以及与第三层124ar、124br、和133r的接触面处的银的氧化。通过将ITO层暴露于氮气层形成ITON层，防止了由于银的氧化而导致的电阻的急剧增加。
在银的第二层124aq、124bq、和133q上的导电氧化物的第三层124ar、124br、和133r防止了银扩散到将在其上形成的栅基绝缘层140中。
可以通过相同的蚀刻条件蚀刻银层和非晶ITO层。由于酸能快速地蚀刻银，因此弱酸通常用于蚀刻银层。由于非晶ITO具有多个不饱和键，因此通过弱酸蚀刻非晶ITO。因此，可以使用相同的蚀刻剂蚀刻非晶ITO以及银层。
图23A示出包括非晶ITO、银层、和另一非晶ITO的三层结构的剖面。使用蚀刻剂同时蚀刻该三个层。图23A示出使用蚀刻剂同时蚀刻所产生的良好剖面。
栅极导体121和124b的侧面相对于基板110的表面倾斜，并且其倾斜角在约30至约80度的范围内。
优选地由氮化硅(SiNx)制成的栅极绝缘层140形成在栅极导体121和124b上。
优选地由氢化非晶硅(简写为“a-Si”)或多晶硅制成的多个半导体带151和岛154b形成在栅极绝缘层140上。每个半导体带151基本上沿纵向延伸，并具有向第一栅电极124a突出的突起154a。每个半导体岛154b与第二栅电极124b交叉，并包括与第二栅电极124b的存储电极133重叠的部分157。
在半导体带151和岛154b上形成优选地由硅化物或重掺杂有n型杂质(诸如磷)的n+氢化a-Si制成的欧姆接触带161和欧姆接触岛163b、165a、和165b。每个欧姆接触带161具有多个突起163a，并且突起163a和欧姆接触岛165a成对地位于半导体带151的突起154a上。欧姆接触岛163b和165b成对地位于半导体岛154b上。
半导体带151和岛154b以及欧姆接触部161、163b、165b、和165b的侧面相对于基板的表面倾斜，并且其倾角优选地在约30度到约80度的范围内。
在欧姆接触部161、163b、165b、和165b以及栅极绝缘层140上形成包括多条数据线171的多个数据导体、多条电压传输线172、以及多个第一和第二漏电极175a和175b。
用于传输数据信号的数据线171基本上沿纵向延伸并与栅极线121交叉。每条数据线171包括多个第一源电极173a，以及具有用于与另一层或外部装置接触的大面积的端部。数据线171可以直接连接至可集成在基板110上的数据驱动电路，用于生成栅极信号。
用于传输驱动电压的电压传输线172基本上沿纵向延伸并与栅极线121交叉。每条电压传输线172包括多个第二源电极173b。电压传输线172可以彼此连接。电压传输线172与半导体岛154b的存储区域157重叠。
第一漏电极175a和第二漏电极175b与数据线171和电压传输线172分离，并彼此分离。每对第一源电极173a和第一漏电极175a相对于第一栅电极124a彼此相对地设置，并且每对第二源电极173b和第二漏电极175b相对于第二栅电极124b彼此相对地设置。
第一栅电极124a、第一源电极173a、第一漏电极175a连同半导体带151的突起154a形成开关TFT，开关TFT具有形成在位于第一源电极173a和第一漏电极175a之间的突起154a中的沟道同时，第二栅电极124b、第二源电极173b、第二漏电极175b连同半导体岛154b形成驱动TFT，驱动TFT具有形成在位于第二源电极173b和第二漏电极175b之间的半导体岛154b中的沟道。
数据导体171、172、175a、和175b优选地具有第一层171p、172p、175ap、和175bp、第二层171q、172q、175aq、和175bq、以及第三层171r、172r、175ar、和175br。第二层171q、172q、175aq、和175bq由诸如银或银合金的含银金属制成。第一层171p、172p、175ap、和175bp以及第三层171r、172r、175ar、和175br分别设置在第二层171q、172q、175aq、和175bq的下部和上部。第一层171p、172p、175ap、和175bp以及第三层171r、172r、175ar、和175br由诸如ITO和IZO的导电氧化物制成。
第一层171p、172p、175ap、和175bp以及第三层171r、172r、175ar、和175br可以由ITO制成。导电氧化物的第一层171p、172p、175ap、和175bp以及第三层171r、172r、175ar、和175br防止第二层171q、172q、175aq、和175bq的银扩散到半导体层151和在其上形成的像素电极190中。
当导电氧化层由ITO制成时，非晶ITO是优选的。由于使用相同的蚀刻剂蚀刻非晶ITO或IZO以及银，因此同时将它们图样化，以形成具有良好剖面的数据线171。
由于酸能快速地蚀刻银，因此弱酸通常用于蚀刻银层。由于非晶ITO具有多个不饱和键，因此非晶ITO也被弱酸蚀刻。因此，可以使用相同的蚀刻剂蚀刻非晶ITO以及银层。
优选地，第一层171p、172p、175ap、和175bp以及第三层171r、172r、175ar、和175br由ITON形成，以防止在第二层171q、172q、175aq、和175bq与第一层171p、172p、175ap、和175bp、以及第三层171r、172r、175ar、和175br接触面处的银的氧化通过将ITO层暴露于氮气层而形成ITON层，防止了银氧化所导致的电阻的急剧增加。
与栅极导体121和124b类似，数据导体171、172、175a、和175b具有相对于基板110的楔形的侧面，并且其倾角优选地在约30度到约80度的范围内。
欧姆接触部161、163b、165b、和167设置于底层半导体带151和岛154b与其上的上覆数据导体171、172、175a、和175b之间，并降低了其间的接触电阻。半导体带151包括多个未被数据导体171、172、175a、和175b覆盖的露出部分。
如上所述，大部分的半导体带151比数据线171窄，但是半导体带151的宽度在半导体带151和栅极线121彼此相遇的地方变宽，以防止数据线171断开。
在数据导体171、172、175a、和175b以及半导体带151和岛154b的露出部分上形成钝化层180。钝化层180优选地由诸如氮化硅或氧化硅的无机材料、具有良好的平面特性的感光有机材料、以及具有低于4.0的介电常数的低介电绝缘材料(诸如a-Si:C:O和a-Si:O:F)制成，并且通过等离子增强型化学气相沉积(PECVD)形成。钝化层180可以包括无机绝缘体的下部薄膜和有机绝缘体的上部薄膜。
钝化层180具有多个接触孔189、183、185、181、和182，以分别露出第一漏电极175a、第二栅电极124b、第二漏电极175b、以及栅极线121的端部129和数据线171的端部179的部分。
接触孔181和182露出栅极线121的端部129和数据线171的端部179，以将它们连接至外部驱动电路。在外部驱动电路的输出端和端部129、179之间设置有各向异性导电薄膜，以辅助电连接和物理附着。然而，当将驱动电路直接制造在基板110上时，不形成接触孔。当将栅极驱动电路直接制造在基板110上并且数据驱动电路形成为单独芯片时，仅形成露出数据线171的端部179的接触孔181。
在钝化层180上形成多个像素电极190、多个连接件192、以及多个接触辅助部81和82。
像素电极190通过接触孔185连接至第二漏电极175b。连接件192通过接触孔189和183将第一漏电极175a与第二栅电极124b连接。接触辅助部81和82分别通过接触孔181和182连接至栅极线121的端部129和数据线171的端部179。
像素电极190、连接件192、以及接触辅助部81和82由诸如ITO或IZO的透明导体制成。
在钝化层180和像素电极190上形成隔离部803、辅助电极272、多个发光件70、以及共电极270。
隔离部803由有机或无机绝缘材料制成，并形成有机发光电池的框架。隔离部803沿着像素电极190的边界形成，并限定用于充满有机发光材料的空间。
发光件70设置在像素电极190上并由隔离部803包围。发光件70由发射红光、绿光、或蓝光的一种发光材料制成。红色、绿色、和蓝色发光件70被顺序并重复地设置。
辅助电极272具有与隔离部803基本上相同的平面图样。辅助电极272与共电极270接触，以降低共电极270的电阻。
在隔离部803、辅助电极272、以及发光件70上形成共电极270。共同电极270由诸如铝的具有低电阻率的金属制成。本实施例示出了背面发射型OLED。然而，当考虑前面发射型OLED或双面发射型OLED时，共同电极270由诸如ITO或IZO的透明导体制成。
现在将参照图9A至图22B以及图7至图8B详细描述图7至图8B中示出的根据本发明实施例的TFT阵列面板的制造方法。
图9、11、13、15、17、19、和21是在根据本发明实施例的制造方法的中间步骤中，图7至图8B所示的TFT阵列面板的布局图。图10A和图10B分别是沿着图9所示的Xa-Xa′线和Xb-Xb′线截取的TFT阵列面板的截面图。图12A和图12B分别是沿着图11所示的XIIa-XIIa′线和XIIb-XIIb′线截取的TFT阵列面板的截面图。图14A和图14B分别是沿着图13所示的XIVa-XIVa′线和XIVb-XIVb′线截取的TFT阵列面板的截面图。图16A和图16B分别是沿着图15所示的XVIa-XVIa′线和XVIb-XVIb′线截取的TFT阵列面板的截面图。图18A和图18B分别是沿着图17所示的XVIIIa-XVIIIa′线和XVIIIb-XVIIIb′线截取的TFT阵列面板的截面图。图20A和图20B分别是沿着图19所示的XXa-XXa′线和XXb-XXb′线截取的TFT阵列面板的截面图。图22A和图22B分别是沿着图21所示的XXIIa-XXIIa′线及XXIIb-XXIIb′线截取的TFT阵列面板的截面图；
首先，如图9和图10B所示，在绝缘基板110上形成诸如ITO或IZO的导电氧化物的第一层、含银金属的第二层、以及诸如ITO或IZO的导电氧化物的第三层。
通过共溅射来沉积第一层和第二层。在同一溅射室安装有两个靶用于共溅射。一个靶由诸如ITO或IZO的导电氧化物制成。另一个靶由诸如银或银合金的含银金属制成。下文中，将描述使用ITO靶和银靶的示例性实施例。
共溅射按如下步骤执行。
首先，仅向ITO靶供电而不向银靶供电，以沉积第一ITO层。在低于150℃的温度进行溅射，优选地在室温环境中，同时应用氢气(H2)或水蒸汽(H2O)。这样的条件使得ITO层成为非结晶的。该ITO层具有约至约
Figure S051C7641420051215D000242
的厚度。
这里，在ITO靶的溅射过程中可以应用氮气(N2)、一氧化二氮(N2O)、或氨(NH3)，以形成ITON层。
然后，将电力转换为仅向银靶施加而不向ITO靶施加，以沉积银层。银层具有约至约的厚度。
然后，将电力再次转换为向ITO靶施加并从银靶切断，以沉积第二ITO层。在低于150℃的温度进行溅射，优选地在室温环境中，同时应用氢气(H2)或水蒸汽(H2O)。这样的条件使得ITO层成为非结晶的。ITO层具有约至约的厚度。
当ITO层具有小于的厚度时，银层可以直接接触基板110并降低粘附性。当ITO层具有大于的厚度时，其可能引起与其它导电层的不良的欧姆接触。
这里，在ITO靶的溅射过程中可以应用氮气(N2)、一氧化二氮(N2O)、或氨(NH3)，以形成ITON层。
当导电氧化层设置在银层和基板110之间时，银层和基板110之间的粘附性增强，以防止银层的脱落或上升。
当在低于150℃的温度沉积导电氧化层时，形成具有不饱和键的非晶ITO层。从而，银层和基板110之间的粘附性显著增强。非晶ITO层具有高的表面粗糙度。即，非晶ITO层具有非常不均匀的表面，其增加了非晶ITO层与底层基板以及上银层之间的接触面积，以增强它们的粘附性。此外，在低温形成的非晶ITO层经过约200℃至约400℃的高温处理，以使其结晶，同时形成栅极绝缘层140和半导体层151。
非晶ITO层防止银向其它层扩散。
当在ITO或IZO靶的溅射过程中应用氮气(N2)、一氧化二氮(N2O)、或氨(NH3)时，形成ITON或IZON层以防止在接触面的银层的氧化。
如上所述，当非晶ITO或IZO层设置于银层和基板之间时，银层和基板之间的粘附性以及蚀刻效率增强。
然后，将光刻胶涂布于第二ITO层上并通过光掩模进行光照。随后，使被照射的光刻胶显像。
使用蚀刻剂同时蚀刻两个ITO层和银层以形成多条栅极线121、第二栅电极124b、以及电压传输线172。蚀刻剂可以是过氧化氢(H2O2)或含有适当量的磷酸(H2PO3)、硝酸(HNO3)、以及醋酸(CH3COOH)的通用蚀刻剂中的一种。
参照图11至图12B，在顺序沉积栅极绝缘层140、本征a-Si层、以及非本征a-Si层之后，光刻非本征a-Si层和本征a-Si层，以在栅极绝缘层140上形成多个非本征半导体带164以及包括突起154a的多个本征半导体带151和岛154b。由于该工艺在高于200℃的高温执行，因此，使栅极线121的非晶ITO结晶，以增强粘附性。
图23B示出了在沉积栅极绝缘层140、本征非晶硅、以及非本征非晶硅之后的栅极线的剖面。图23B示出了栅极线121保持良好剖面而没有上升或脱落。
然后，参照图13至14B，在非本征半导体带161上顺序沉积诸如ITO的导电氧化物的第一层、含银金属的第二层、以及诸如ITO的导电氧化物的第三层。第一和第三层具有约30至约
Figure S051C7641420051215D000261
的厚度并且第二层具有约1000至的厚度。
导电氧化物的第一层和第三层防止第二层的银扩散到半导体层151和将在其上形成的像素电极190中。
当第一层和第三层由ITO形成时，优选地，在低于150℃的温度进行溅射，同时应用氢气(H2)或水蒸汽(H2O)。这样的条件使得ITO层成为非结晶的。在低于150℃的温度形成的ITO层具有非晶态。
由于非晶ITO具有多个不饱和键，因此非晶ITO易于与酸反应。因此，使用弱酸来蚀刻非晶ITO。由于可以使用弱酸蚀刻非晶ITO以及银层，因此可以同时使它们图样化。
当在溅射ITO靶的同时应用氮气(N2)、一氧化二氮(N2O)、或氨(NH3)时，形成ITON层而不是ITO层以防止在接触面的银层的氧化。
这里，ITO层具有约30至约的厚度。当ITO层具有小于
Figure S051C7641420051215D000264
的厚度时，银层可以直接接触基板110以降低粘附性。当ITO层具有大于约
Figure S051C7641420051215D000271
的厚度时，其可引起与其它导电层的不良的欧姆接触。
然后，将光刻胶涂布于第三层上并通过光掩模进行光照。随后，使被照射的光刻胶显像。
使用蚀刻剂同时蚀刻第一至第三层以形成多条数据线171。蚀刻剂可以是过氧化氢(H2O2)或含有适当量的磷酸(H2PO3)、硝酸(HNO3)、以及醋酸(CH3COOH)的通用蚀刻剂中的一种。
通过上述工艺，如图13至图14B所示，形成具有多个第一源电极173a的多条数据线171、多个第一漏电极175a和第二漏电极175b、以及具有第二源电极173b的多条电压传输线172。
在去除光刻胶之前或之后，通过蚀刻来去除未被数据导体171、172、175a、和175b覆盖的非本征半导体带164的部分，以形成包括突起163a的多个欧姆接触带161和多个欧姆接触岛163b、165a、和165b并露出本征半导体带151和岛154b的部分。
其后，可以进行氧等离子处理，以使半导体带151的露出表面稳定。
参照图15至16B，由有机绝缘材料或无机绝缘材料形成钝化层180。由于该工艺在高于200℃的高温进行，因此将数据导体171、172、175a、和175b的非晶ITO结晶。
图23C示出了在形成钝化层180之后的栅极线。图23B示出了数据线171保持良好剖面而没有上升或脱落。
将钝化层180图样化以形成多个接触孔189、185、183、181、和182，用于露出第一漏电极175a和第二漏电极175b、第二栅电极124b、栅极线121的端部129、以及数据线171的端部179。
参照图17至18B，使用ITO或IZO在钝化层180上形成多个像素电极190、多个连接件192、以及接触辅助部81和82。
参照图19至20B，在单独的光刻步骤中形成隔离部803和辅助电极272。
最后，在形成掩模之后通过沉积或喷墨式印刷在开口中形成优选地包括多层的多个有机发光件70，并且共电极270随后形成为图21至22B中所示。
在本实施例中，使用ITO作为主要的导电氧化物。然而，本发明并不限于此，在其它实施例中，可以使用诸如IZO的其它导电氧化物作为导电氧化物。
在本实施例中，栅极线和数据线均具有三层结构，该三层结构包括导电氧化层、银层、以及另一导电氧化层。然而，本发明并不限于此，并且在其它实施例中，栅极线和数据线中可以只有一个具有三层结构。
在本实施例中，导电氧化层设置在银层的上部和下部。然而，本发明不限于此，在其它实施例中，可以省略上部导电氧化物和下部导电氧化物中的一个。
在本发明中，由于导电氧化层设置于银层和基板之间，因此银层和基板之间的粘附性和蚀刻效率增强。导电氧化层防止银扩散到另一层中，增强了信号线的可靠性。此外，导电氧化层可以同银层一起同时被蚀刻。因此，简化了TFT阵列面板的制造方法。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种用于显示装置的信号线，包括：
第一导电层；
第二导电层，含有银，其中，所述第二导电层在所述第一导电层上被沉积；以及
第三导电层，在所述第二导电层上被沉积，
其中，所述第一导电层和所述第三导电层由在低于150℃的温度沉积的氮化导电氧化物制成。
2.根据权利要求1所述的用于显示装置的信号线，其中，所述第一导电层和所述第三导电层在室温被沉积。
3.根据权利要求1所述的用于显示装置的信号线，其中，所述第一导电层和所述第三导电层由ITON或IZON中的一种制成。
4.根据权利要求1所述的用于显示装置的信号线，其中，所述第一导电层和所述第三导电层被沉积为具有非晶态。
5.根据权利要求4所述的用于显示装置的信号线，其中，所述第一导电层和所述第三导电层在沉积所述第二导电层之后结晶。
6.一种薄膜晶体管阵列面板，包括：
绝缘基板；
栅极线，形成在所述绝缘基板上；
栅极绝缘层，形成在所述栅极线上；
漏电极和具有源电极的数据线，形成在所述栅极绝缘层上，所述漏电极面对所述源电极，且在其间具有间隙；以及
像素电极，连接至所述漏电极，
其中，所述栅极线、所述数据线、以及所述漏电极三者中的至少一个包括第一导电层、在所述第一导电层上沉积的含银的第二导电层以及在所述第二导电层上沉积的第三导电层，
其中，所述第一导电层和所述第三导电层由在低于150℃的温度沉积的氮化导电氧化物制成。
7.根据权利要求6所述的薄膜晶体管阵列面板，其中，在室温沉积所述第一导电层和所述第三导电层。
8.根据权利要求6所述的薄膜晶体管阵列面板，其中，所述第一导电层和所述第三导电层由ITON或IZON中的一种制成。
9.根据权利要求6所述的薄膜晶体管阵列面板，其中，所述第一导电层和所述第三导电层被沉积为具有非晶态。
10.根据权利要求6所述的薄膜晶体管阵列面板，其中，所述第二导电层比所述第一导电层和所述第三导电层厚。
11.根据权利要求6所述的薄膜晶体管阵列面板，其中，所述第一导电层和所述第三导电层具有至的厚度。
12.根据权利要求6所述的薄膜晶体管阵列面板，其中，所述第二导电层具有
Figure FSB00000383940600023
至的厚度。
13.一种薄膜晶体管阵列面板的制造方法，包括：
在绝缘基板上形成具有栅电极的栅极线；
在所述栅极线上顺序沉积栅极绝缘层和半导体层；
在所述栅极绝缘层和所述半导体层上形成漏电极和具有源电极的数据线，所述漏电极面对所述源电极，并且所述漏电极和所述源电极之间具有间隙；以及
形成连接至所述漏电极的像素电极，
其中，所述形成栅极线和所述形成数据线和漏电极的步骤中的至少一个步骤包括在低于150℃的温度沉积第一导电氧化层，在所述第一导电氧化层上沉积含银导体的导电层，以及在低于150℃的温度在所述含银导体的导电层上沉积第二导电氧化层；
其中，所述第一导电氧化层和所述第二导电氧化层由氮化导电氧化物制成。
14.根据权利要求13所述的方法，其中，所述第一导电氧化层和所述第二导电氧化层由ITON或IZON制成。
15.根据权利要求13所述的方法，其中，在室温沉积所述第一导电氧化层和所述第二导电氧化层。
16.根据权利要求13所述的方法，其中，沉积所述第一导电氧化层和所述第二导电氧化层的步骤包括将用于所述第一导电氧化层和所述第二导电氧化层的导电氧化材料暴露于氢气(H2)或水蒸汽(H2O)中的至少一种。
17.根据权利要求13所述的方法，其中，沉积所述第一导电氧化层和所述第二导电氧化层的步骤包括将用于所述第一导电氧化层和所述第二导电氧化层的导电氧化材料暴露于含氮气体。
18.根据权利要求13所述的方法，其中，所述第一导电氧化层和所述第二导电氧化层被沉积为具有至
Figure FSB00000383940600032
的厚度。
19.根据权利要求13所述的方法，其中，所述含银导体的导电层被沉积为具有至的厚度。
20.根据权利要求13所述的方法，其中，所述形成栅极线以及所述形成数据线和漏电极的步骤中的至少一个步骤包括使用蚀刻剂同时蚀刻所述第一导电氧化层、所述含银的导电层以及所述第二导电氧化层的子步骤。
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