JP4127462B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上にチャネル領域が形成される活性層をポリシリコン層で形成された薄膜トランジスタ（以下、ＴＦＴと記す）及び画素部を有するアクティブマトリクス型液晶表示装置の製造方法に関するものである。
【０００２】
【従来の技術】
液晶ディスプレイ（液晶テレビ）の認知度は、近年飛躍的に向上している。10型級以上の大型テレビが始めて登場したのは1995年である。その後の5年間で、液晶ディスプレイは多くの消費者が知る所となった。しかしながら市場に向けての認知度を向上させる為には、「1型＝1万円」を実現させることが前提となる。
【０００３】
そしてこの液晶ディスプレイは、動作速度の違いからアクティブマトリクス駆動方式のものが主流となりつつある。その中でも結晶構造を含む半導体（以下、結晶質半導体と記す）膜（代表的には、結晶質シリコン或いは多結晶シリコン）を活性層としたＴＦＴが好適に用いられるようになっている。なぜなら、前記結晶質半導体を用いたＴＦＴは高い電界効果移動度が得られることから各種の機能回路を同一のガラス基板上に形成することが可能となり、画素領域の周辺へＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip on Glass）方式を使ってドライバＩＣなどを実装せずに済むからである。
【０００４】
このように前記結晶質半導体を用いたＴＦＴの利点は大きいものの、前記機能回路はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を基本として形成するため、その工程が多くなるという短所がある。工程が多くなることは、製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。そのなかでも工程増加に伴う、基板の装置から装置への移動は少ない方が良い。例えば一装置に一度基板を投入し、基板を処理したのち大気解放後に別の一装置で処理をすることとなれば、作業量と基板の移動距離とが増えることにより、時間的ロスが増加し製造歩留まりを低下させる。そして基板が大型になれば、前記に示したような負担が大きくなることは明白である。
【０００５】
一方、ＴＦＴの信頼性を向上させるためには、オフ電流を低減すること、もしくは劣化を防ぐことが大きな課題となる。オフ電流値を低減するためのＴＦＴ構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域を上記に加え、ゲート絶縁膜を介してゲート電極と重ねて配置させた部分にも形成する、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００６】
【発明が解決しようとする課題】
以上示した通り、結晶質半導体を用いたＴＦＴを大型の基板に形成し、且つ生産コストを下げることが要求されている。同時に上述のように、ＧＯＬＤ（Gate-drain Overlapped LDD）構造を成し、信頼性を上げることが望まれている。ところが、このＧＯＬＤ構造を形成しようとすると、ＬＤＤ領域と、ソース及びドレイン形成と、の間にパターニング工程もしくはエッチング工程を入れるなどの必要がある。
本発明は上記ＧＯＬＤ構造を形成しつつも、生産コストを下げるための技術である。すなわちＴＦＴを用いて作製するアクティブマトリクス型液晶ディスプレイにおいて、ＴＦＴのプロセスを適当なものとすることにより、歩留まりの向上を実現することを目的としている。
【０００７】
【課題を解決するための手段】
本発明は、トップゲート型ＴＦＴにおける、ＴａＮとＷの２層構造としたゲート電極を形成し、前記ＧＯＬＤ構造を形成する方法を検討し、エッチング工程及びドーピング工程を最適化することで、上記目的を達成する。なお、前記ゲート電極がＴａＮとＷの２層構造を挙げた理由は、下層のＴａＮについては、耐酸化性と加工性、上層のＷについては、導電性と加工性を考慮したためである。導電性と加工性が良好であり図１のゲート電極の形状を成すことの出来る他の導電材料でゲート電極を形成しても、本発明は適用される。図１のゲート電極の形状は二つの導電材料の、エッチレートの違いにより形成されるものである（膜が特定のエッチング条件でエッチングされる速度を本明細書中ではエッチレートと記す）。
【０００８】
本発明によって形成される、前記ＴａＮとＷの２層構造としたゲート電極の形状と、前記ゲート絶縁膜と、半導体層と、前記半導体層における第一の不純物領域と、前記半導体層における第二の不純物領域と、を図１に示す（以下不純物領域とは、半導体層におけるものを示す）。半導体層101において、ゲート絶縁膜102の上層に、ＴａＮ103のみが形成されている領域には第一の不純物領域104が形成され、その外側には第二の不純物領域105が形成されている。半導体層101において、ＴａＮ103とＷ106とが形成されている領域には、チャネル領域107が形成されている。
【０００９】
本発明は、ドライエッチングによって前記ゲート電極の形状を形成した後、不純物を添加し、前記第一の不純物領域及び前記第二の不純物領域を形成することを特徴とする。
【００１０】
本発明者は、図１の構造を形成する為に基板をドライエッチングと、ドーピングを交互に複数回行っていた工程が、本発明を適用することでそれぞれ一度ずつ行うのみで済むことに気がついた。すなわち基板の装置から装置への移動を少なくできることを意味し、工程削減に大きく寄与すると考えた。
【００１１】
本発明は、前記不純物添加について、三つの方法を提案する。以下にその３つを示す。
【００１２】
第一の不純物添加方法は、ドーピングにおいて第一の不純物添加条件で、不純物を半導体層に添加するものである。
【００１３】
第二の不純物添加方法は、ドーピングにおいて第二の不純物添加条件で、不純物を半導体層に添加し、続いて前記第二の不純物添加条件とは異なる第三の不純物添加条件で、不純物を半導体層に添加するものである。
【００１４】
なお、前記第一の不純物添加条件及び前記第二の不純物添加条件、もしくは前記第三の不純物添加条件、は、前記ゲート絶縁膜の材料もしくは、膜厚、デバイスの動作条件等に応じて適当な範囲を決める。また不純物を添加する際の加速電圧及びドーズ量も、それに応じて決める必要がある。
【００１５】
このような手段を用い、本発明は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が同時に形成されることを特徴とする。
【００１６】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が連続して形成されることを特徴とする。
【００１７】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が同時に形成されることを特徴とする。
【００１８】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が連続して形成されることを特徴とする。
【００１９】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記半導体層に第一の不純物領域および第二の不純物領域が同時に形成され、前記第一の不純物領域は、前記ゲート絶縁膜を介して、前記第一の導電層と重なる領域に形成されることを特徴とする。
【００２０】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記半導体層に第一の不純物領域および第二の不純物領域が連続して形成され、前記第一の不純物領域は、前記ゲート絶縁膜を介して、前記第一の導電層と重なる領域に形成されることを特徴とする。
【００２１】
前記第一の導電層と、前記二の導電層とにおいては、それぞれ例としてＴａＮとＷが挙げられる。導電性と加工性が良好であり、図１のゲート電極の形状を成すことのできる他の導電材料でゲート電極を形成しても、本発明は適用される。
【００２２】
【発明の実施の形態】
本発明の実施形態について、以下に説明する。
【００２３】
本発明のＴＦＴの工程において、ゲート電極が形成されるまでのＴＦＴの形状を図１に示す。図１の形状のＴＦＴを例に、不純物としてＰを添加する工程を説明する。以下前記第一の導電層と、前記二の導電層とは、それぞれＴａＮとＷであるものを例とする。
【００２４】
Ｐを添加する為の、前記第一の不純物添加条件と、第二の不純物添加条件と、第三の不純物添加条件とは、前記ＴａＮと、前記Ｗと、前記ゲート絶縁膜との膜厚によって決める。なぜならドーピングにおいて加速されたＰは、前記半導体層の上層に形成された膜を通過する際に減速され、加速電圧と前記膜厚に依存した濃度分布をなして半導体層に達するからである。加速電圧が大きければ、半導体層を通過し、小さければ半導体層に達しない。
【００２５】
この濃度分布特性を評価する為、Ｓｉウエハに400℃の熱ＣＶＤでＳｉＯ2膜を300nm形成し、加速電圧を何種類か変えて、膜中に添加されたＰの、厚さ方向の分布を調べた。図２は、Ｐの加速電圧を60eV〜90eVまで変え、１．５×１０15atomic/ cm2のドーズ量としたときのＳｉＯ2中に添加されるＰの濃度分布を、前記実験より求めたものである。横軸には表面からの深さ方向を示し、縦軸には添加されるＰの濃度を示す。このように、各加速電圧において、表面からの深さをますにつれ添加されるＰの濃度は小さくなる傾向がある。
【００２６】
この結果を元に、素子特性として良好且つ工程上都合の良い、前記ゲート絶縁膜の膜厚と、前記ＴａＮの膜厚と、第一の不純物濃度と、第二の不純物濃度と、における第一の不純物添加条件と、第二の不純物添加条件と、第三の不純物添加条件とを決めた。
【００２７】
前記ＴａＮの形成されている領域の下のゲート絶縁膜が１１０nmの膜厚であるとき、第一の不純物濃度はオフ電流値を低減するために１×１０18〜４×１０18atomic/cm3とし、第二の不純物濃度を３×１０19〜１×１０21atomic/cm3であれば素子特性として良好なものが得られることが、これまでの実験より判っている。
【００２８】
以下に、上記各不純物添加方法における各不純物添加条件を決める一例を示す。
【００２９】
第一の不純物添加方法について以下に説明する。第二の不純物領域に添加されるＰの濃度は、オフ電流値を低減するために適当である１．７×１０20atomic/cm3とした。このとき、第二の不純物領域の上方には、９０ｎｍのゲート絶縁膜が形成されている。表１には、ゲート絶縁膜が９０ｎｍ形成されており、半導体層が５０ｎｍ形成されているとして、深さ９０〜１４０nmにおいて平均したＰ濃度を、図２から計算した結果を示している。
【００３０】
【表１】
【００３１】
すなわち、表１より８０ｋＶの加速電圧、及び１．５×１０15atomic/ cm2のドーズ量で１．７×１０20atomic/cm3が添加されることとなる。そこで前記８０ｋＶを第一の不純物添加条件とする。
【００３２】
一方、図３はゲート電極及びゲート絶縁膜が図１の構造を成した場合に、Ｐを1.5×1015atomic/cm2のドーズ量で添加したときの、第一の不純物領域に添加されるＰの濃度の、ＴａＮ膜厚依存性を計算した結果を示している。なお、図３の計算においては、各ＴａＮ膜厚条件と各加速電圧条件に応じたサンプルを用意し分析することは大がかりなことから、図３の計算では、ＰがＴａＮを通過する時のＴａＮのＰに対する阻止能（通過を阻止する能力を阻止能と記す）を見積もりその値を用いた。図９はＳｉＯ2の上層に数種類の膜厚でＴａＮを形成し、Ｐを添加したときの、ＳｉＯ2中の深さ方向の濃度分布を示したものである。図９の横軸はＳｉＯ2における表面からの深さであるが、深さ100ｎｍ以上においてＴａＮ膜厚による濃度分布の横方向への移動を見ると、ＳｉＯ2のＰに対する阻止能は２倍〜３倍であると見積もることができる。本明細書においては、前記ＳｉＯ2のＰに対する阻止能は２倍とした。また同様に、ＰがＳｉを通過する時のＳｉのＰに対する阻止能と、ＳｉＯ2のＰに対する阻止能と、を等しいとものとして見積もった。
【００３３】
この図３の結果から、ゲート絶縁膜が１１０ｎｍであるときの、ＴａＮ膜厚と第一の不純物領域に添加されるＰの濃度を見積もり、表２に示した。
【００３４】
【表２】
【００３５】
図１においては、第一の不純物領域の上方には３０ｎｍのＴａＮが形成されている。表１を見ると、８０ｋＶで２．１×１０18atomic/cm3が添加されることとなる。すなわち前記８０ｋＶで不純物を添加すると、半導体層に同一工程で第一の不純物領域及び第二の不純物領域が同時に形成されることとなる。
【００３６】
続いて、第二の不純物添加方法について以下に説明する。第一の不純物領域に添加するべきＰの濃度を、ここでは例えば２．０×１０18atomic/cm3とし、第二の不純物領域に添加するべきＰの濃度を、１．２×１０20atomic/cm3とする。
【００３７】
図１に示す構造では第一の不純物領域の上方には３０ｎｍのＴａＮが形成されており、発明者らのこれまでの実験などにより、９０ｋＶの加速電圧、及び５×１０13atomic/cm2のドーズ量でＰを添加すれば、２．０×１０18atomic/cm3の密度で添加されることがわかった。そこで前記９０ｋＶの加速電圧、及び５×１０13atomic/cm2のドーズ量を第二の不純物添加条件とする。
【００３８】
このとき、第二の不純物領域の上方には、９０ｎｍのゲート絶縁膜が形成されている。前記９０ｋＶの加速電圧、及び５×１０13atomic/cm2のドーズ量で添加された不純物は、第二の不純物領域中には、１×１０18〜１×１０19atomic/cm3程度が添加される。この濃度は、第二の不純物領域に添加するべきＰの濃度である１．２×１０20atomic/cm3より充分小さい。
【００３９】
そこで、６０ｋＶの加速電圧、及び３×１０15atomic/cm2のドーズ量でＰを添加すれば、第二の不純物領域中に１×１０20atomic/cm3〜１×１０21atomic/cm3の密度で添加されることとなる。前記６０ｋＶの加速電圧、及び３×１０15atomic/cm2のドーズ量を第三の不純物添加条件とする。
【００４０】
第三の不純物添加条件で、第一の不純物領域に添加されるＰは、１．２×１０17atomic/cm3程度であり、前記第一の不純物領域に添加するべきＰの濃度より充分小さくなる。したがって、この第二の不純物添加方法では、結晶性半導体層に第一の不純物領域および第二の不純物領域の不純物濃度を個々に設定して、連続して形成することが容易である。
【００４１】
第三の不純物添加条件における加速電圧を、前記９０ｋＶの加速電圧より小さく設定する程、第三の不純物添加条件で第一の不純物領域に添加されるＰは小さい量となり、前記不純物濃度を個々に設定することがより容易となる。しかし、不純物濃度の深さ方向に対する変化が急峻となるため、不純物濃度のＴａＮ膜及びゲート絶縁膜の膜厚の面内分布による依存性が出やすくなる。従って、適当な加速電圧を設定するべきである。
【００４２】
また、Ｐの添加前後でゲート絶縁膜とＴａＮ膜厚が変化していないことから、第二の不純物添加条件と、第三の不純物添加条件と、の順番を変えても、第一の不純物領域と、第二の不純物領域とに添加される不純物濃度は同じである。したがって、第二の不純物添加条件を６０ｋＶの加速電圧、及び３×１０15atomic/cm2のドーズ量とし、第三の不純物添加条件を前記９０ｋＶの加速電圧、及び５×１０13atomic/cm2のドーズ量としても同じ結果が得られる。
【００４３】
第一の不純物添加方法の利点は、一回の添加で、第一の不純物領域と、第二の不純物領域とにＰを添加することができることにある。これに対しデメリットは、ＴａＮ膜厚及びゲート絶縁膜厚が基板面内で偏りがある場合、第一の不純物領域と、第二の不純物領域とに添加される不純物量にも偏りが大きく出ることにある。したがって、ＴａＮ膜厚及びゲート絶縁膜厚が、面内において均一である場合に好適に用いることができる。
【００４４】
第二の不純物添加方法の利点は、第一の不純物領域と、第二の不純物領域とのＰの添加量をそれぞれ制御することができる点に有る。なぜならこの添加方法では、第二の不純物添加条件と第三の不純物添加条件とで添加される不純物領域が異なるからである。また、例えば図３において判るように、不純物が添加された層において表面から深くなるにつれ、加速電圧が大きい方が不純物濃度の深さ方向に対する変化が緩やかになる。この特性を利用し、面内のＴａＮ膜厚及びゲート絶縁膜厚が基板面内で偏りがあっても、ドーズ量もしくは加速電圧を変えることで、面内の不純物領域における不純物量を均一にしやすい。これに対しデメリットは、各不純物領域に不純物を添加するのに、計二回の添加が必要であるところにある。したがって、ＴａＮ膜厚及びゲート絶縁膜厚が均一でない場合と、もしくは第一の不純物添加方法では第一の不純物領域もしくは第二の不純物領域への不純物の添加量が不充分である場合と、に好適に用いることができる。
【００４５】
前記第二の不純物領域の上層に形成されるゲート絶縁膜の膜厚は、前記ＴａＮとＷの２層構造としたゲート電極を形成するドライエッチングの条件により変わる。これにより、ゲート絶縁膜の膜厚が小さくなった場合、ドーズ量を減らすことが出来、生産性が向上する。
【００４６】
但し上記のごとくゲート絶縁膜の膜厚が異なった場合、前記不純物添加方法において、加速電圧はその都度適当に設定するべきである。例えば前記ゲート絶縁膜の膜厚が小さい場合、第三の不純物添加条件としては、より低い加速電圧であることが好ましい。なぜなら前記ゲート絶縁膜の膜厚が薄い構造に高い加速電圧で第二の不純物領域の不純物添加を行うと、第二の不純物領域の非晶質化が進み、再結晶化が容易でなくなる。
【００４７】
以上示した二つの不純物添加方法で、第一の不純物領域に第一の不純物濃度を、そして第二の不純物領域に第二の不純物濃度を、それぞれ添加することが出来る。
【００４８】
【実施例】
[実施例１]
以下に示す実施例により詳細な説明を行う。ここでは、絶縁表面にＴＦＴを形成するまでの一例を図４に示す。ここでは、基板面内のＴaＮ及びゲート絶縁膜の膜厚及び膜質は均一であり、第一の不純物添加方法でＰを添加する例を示す。
【００４９】
図４（Ａ）において、基板401にはガラス基板もしくは石英基板を用いる。ガラス基板を用いる場合、基板表面に、基板からの不純物拡散を防ぐために、絶縁膜から成る下地膜402を形成する。
【００５０】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層403を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成し、結晶化の工程を行い非晶質半導体層から結晶質半導体層を作製する。結晶化の方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。レーザーアニール法を用いる場合、前記半導体層の膜厚が厚ければレーザー照射時の熱容量が増加して、基板に与えるダメージも増加するため、薄い方が好ましい。
【００５１】
そして、結晶質半導体層上に、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図４（Ｂ）に示すように島状半導体層404を形成する。島状半導体層404に対しては、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atomic／cm3程度の濃度で島状半導体層の全面に添加しても良い。
【００５２】
ゲート絶縁膜405はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例としてプラズマＣＶＤ法やスパッタ法を用いるとき、成膜前にＨ2雰囲気で半導体層表面を処理すると、良好な特性が得られる。
【００５３】
そして、図４（Ｃ）に示す様に、ゲート絶縁膜上にゲート電極を形成するためのＴａＮ膜406とＷ膜407とを形成する。本実施例では、ＴａＮを３０nmの厚さに形成し、Ｗを３００〜４００nmの厚さに形成する。ＴaＮ膜はスパッタ法で形成し、ＴａのターゲットをＡｒ及びＮ2でスパッタする。Ｗ膜を形成する場合は、Ｗをターゲットとしたスパッタ法で形成する。
【００５４】
次にレジストによるマスクを形成し、ゲート電極を形成するための第１のエッチング処理を行う。この処理を、図５を用いて示す。エッチング方法に限定はないが、好適にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Pa、好ましくは１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａＮ膜とも同程度にエッチングされる。
【００５５】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果によりＴａＮ膜５０３及びＷ膜５０２の端部が１５〜４５°の角度となるテーパー形状となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００５６】
次に第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａＮ膜を異方性エッチングすれば、図５（Ｂ）で示される様に、第２の形状のゲート電極が形成される。ゲート絶縁膜であり、ＴａＮ膜504で覆われない領域505はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００５７】
本実施例では、ゲート電極材料として、ＴａＮとＷを挙げたが、図５（Ｂ）のような形状が形成されれば他の導電性材料でもよい。例えば、Ｔａ，Ｍｏ，ＷＮ、結晶性シリコン、Ｔｉ、Ｎｂ、あるいは４Ａ〜６Ａ族の中から、エッチレートの異なる適当な二種類の金属又は合金を使用してもよい。
【００５８】
そして、図５（Ｃ）で示される様に第一の不純物添加方法でＰを添加する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。
本実施例においては、ゲート絶縁膜の膜厚が９０ｎｍであるから、表１よりイオンドープ法の条件は、加速電圧を８０ｋＶとし、１．５×１０15atomic/cm2のドーズ量とする。すると、第一の不純物領域506及び第二の不純物領域507が自己整合的に形成される。第一の不純物領域506には２．０×１０18atomic/cm3程度のＰが添加される。第二の不純物領域507には１．７×１０20atomic/cm3程度のＰが添加される。
【００５９】
このように形成された、第一の不純物領域506はＬＤＤ領域であり、信頼性を上げることとなる。ゲート絶縁膜の厚さ、及び第一の不純物領域におけるソース-ドレイン方向の長さによって、ＴＦＴが駆動する際の電界を緩和し、且つ半導体層のキャリアの電子温度を下げる最適値があるので、濃度はそのＴＦＴに合わせて検討するべきである。
【００６０】
前記ＬＤＤ領域601が形成されたＴＦＴの断面を図６（a）に示す。その後、図６（ｂ）に示すように、スパッタ法もしくはプラズマＣＶＤ法により、ゲート電極およびゲート絶縁膜上から第１の層間絶縁膜602を形成する。第１の層間絶縁膜602は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。ここではプラズマＣＶＤで酸化窒化シリコン膜を５００nm形成した。
【００６１】
その後、適当な濃度で添加されたｎ型を付与する不純物元素を活性化する工程を行う。本実施例では５５０℃で４時間の熱処理を行ったが、基板に耐熱性が無い場合、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００６２】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００６３】
活性化および水素化の工程が終了したら、図６（ｃ）のように、有機絶縁物材料からなる第２の層間絶縁膜603を１．０〜２．０μｍの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。
【００６４】
このように、第２の層間絶縁膜603を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料603は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜602として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【００６５】
その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜603をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜602をエッチングする。
【００６６】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、レジストマスクパターンを形成しエッチングによって、ソース配線及びドレイン配線604を形成する。本実施例では、Ｔｉ膜を形成し、その上に窒化チタン（ＴｉＮ）膜を形成し、さらにＡｌを形成し、さらにＴｉ膜またはＷ膜を形成して４層構造とし、全体を５００ｎｍとした。
【００６７】
その後、レジストマスクパターンを形成し、エッチングによってソース配線及びドレイン配線604を形成する。
【００６８】
その後、透明導電膜605を全面に形成し、パターニング処理およびエッチング処理により画素電極を形成する。画素電極は、有機樹脂材料から成る第２の層間絶縁膜上605に形成され、画素ＴＦＴのドレイン配線と重なる部分を設け電気的な接続を形成している。
【００６９】
透明導電膜605の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。ＩＴＯを形成時、基板を室温としスパッタガスとして水素もしくは水を流すなどで結晶化させない場合には、エッチング処理をフッ酸など酸系の溶液で行うことができる。この場合、後の工程で基板を１６０−３００℃で一時間以上熱処理し、ＩＴＯを結晶化させ、透過率を上げることができる。
【００７０】
以上の工程により、ｎチャネル型ＴＦＴを有した基板を完成させることができる。
【００７１】
［実施例２］
実施例１では、ｎチャネル型ＴＦＴを形成する例を示したが、本実施例では同じ基板にｐチャネル型ＴＦＴを形成する例を示す。ｐ型不純物には、ボロン（Ｂ）等があるが、本実施例ではボロンをｐ型不純物として添加する例を示す。
【００７２】
図６は、ｎチャネル型ＴＦＴになる部分とｎチャネル型ＴＦＴになる部分とを、実施例１で示したとおりゲート電極の形成まで行った段階での基板の断面図である。
【００７３】
ここで、実施例１で示された第一の不純物添加方法でＰを添加する。すると、ｎチャネル型ＴＦＴを形成する島状半導体層と、ｐチャネル型ＴＦＴを形成する島状半導体層とにＰが添加される。すなわち実施例１同様に、第一の不純物領域には２．０×１０18atomic/cm3程度のＰが添加され、第二の不純物領域には１．７×１０20atomic/cm3程度のＰが添加される。
【００７４】
次いで、図７のようにｎチャネル型ＴＦＴを形成する島状半導体層は、レジストマスクを形成し全面を被覆しておく。レジストは５００ｎｍの厚さで形成されていれば、不純物を添加する際、素子に到達する量は第一の不純物領域に添加する量に比べ小さい。本実施例では、１０００ｎｍの厚さで形成する。
【００７５】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層にソース領域およびドレイン領域とする高濃度ｐ型不純物領域を形成する。ここでは、ゲート電極マスクとしてｐ型を付与する不純物元素を添加し、自己整合的に高濃度ｐ型不純物領域を形成する。ここで形成される不純物領域はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない高濃度ｐ型不純物領域のボロン濃度は、３×１０20〜３×１０21atomic／cm3となるようにする。また、第一のゲート電極と重なる不純物領域は、ゲート絶縁膜と第一のゲート電極を介して不純物元素が添加されるので、実質的に低濃度ｐ型不純物領域として形成され、少なくとも１．５×１０19atomic／cm3以上の濃度とする。
【００７６】
この高濃度ｐ型不純物領域および低濃度ｐ型不純物領域には、前工程においてＰが添加されていて、高濃度ｐ型不純物領域には１×１０20〜１×１０21atomic／cm3の濃度で、低濃度ｐ型不純物領域には１×１０16〜１×１０19atomic／cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度をＰ濃度の１．５〜３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じなかった。
【００７７】
その後、実施例１における不純物添加後の工程の如く処理をすれば、ＣＭＯＳを成した回路を形成することができる。実施例２においては、実施例１に比べ、前記ｎチャネル型ＴＦＴへのレジスト形成と、ｐチャネル型ＴＦＴへのドーピング工程が増えることになる。
【００７８】
［実施例３］
本実施例では、実施例１〜２で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。前記結晶質半導体層は特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。
【００７９】
このとき、実施例１と同様にして、ガラス基板上に下地膜、非晶質構造を有する半導体層を２５〜８０nmの厚さで形成する。本実施例では、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層を形成する。本実施例では、触媒元素にはニッケル（Ｎｉ）を用いる。
【００８０】
そして、結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atomic%以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中にいおいて５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層を得ることができる。
【００８１】
しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atomic／cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【００８２】
ソース、ドレイン領域として機能させるためにはＰ濃度が３×１０19atomic/cm3程度あれば良いが、Ｐでゲッタリングを良好に行う為には１．５×１０20atomic/cm3以上が好ましい。そこで実施例１、実施例２において第二の不純物領域に、この濃度以上でＰを添加する。
【００８３】
この目的におけるリン（Ｐ）によるゲッタリング処理は、実施例１で説明された活性化工程で同時に行うことができる。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる。その結果その不純物領域には１×１０17〜１×１０19atomic／cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８４】
［実施例４］
実施例１〜３で示したＴＦＴを、大型化した液晶ディスプレイに適用した場合、基板面内のＴaＮ及びゲート絶縁膜の膜厚及び膜質の均一性が低くなり、面内の表示にムラが出ることがある。このとき前記第一の不純物添加方法より、第一の不純物領域及び第二の不純物領域の不純物濃度を制御しやすい、前記第二の不純物添加方法で不純物を添加してもよい。
【００８５】
この場合、ゲート電極が形成された後のＰ添加工程において、９０ｋＶの加速電圧、及び５×１０13atomic/cm2のドーズ量でＰを添加し、その後前記９０ｋＶの加速電圧より小さい６０ｋＶの加速電圧、及び３×１０15atomic/cm2のドーズ量でＰを添加する。この条件により第一の不純物領域には２．０×１０18atomic/cm3の濃度でＰが添加され、第二の不純物領域には１．２×１０20atomic/cm3の濃度でＰが添加される。
【００８６】
前記９０ｋＶの加速電圧で加速され、適当なドーズ量において添加されたＰは、より低い加速電圧において加速され、適当なドーズ量において添加されたＰに比べ、不純物濃度の深さ方向に対する変化が緩やかになる。従って膜厚及び膜質の均一性が低くても比較的良好な不純物濃度が得られる。
【００８７】
また、前記Ｐ添加工程においては、前記６０ｋＶの加速電圧の条件で添加した後に前記９０ｋＶの加速電圧の条件で添加しても同じ結果が得られることになる。
【００８８】
なお、前記第一の不純物添加方法で、９０ｋＶのような高い加速電圧でＰを添加した場合、第一の不純物領域の不純物濃度を適当にするドーズ量とすれば、実施例３で示すようなＮｉを例とする触媒元素をゲッタリングために充分な、ソース及びドレイン領域に添加されるＰの量は得られない。
【００８９】
［実施例５］
本実施例では実施例１〜４で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作成した例を示す。
【００９０】
本実施例のアクティブマトリクス型液晶表示装置を図８に示す。これは一対のガラス基板を互いに対向配置させ、その隙間800に配向膜を形成し液晶層を封入した構成になっている。実施例１、もしくは実施例２で作成したＴＦＴ基板801上には、マトリクス状に配置された画像信号配線802と、走査信号配線803と、前記２つの配線の間に配置されたＴＦＴ804とが画素部として形成され、その周辺に駆動回路が形成されている。ＴＦＴは実施例１もしくは実施例２で作成されたものであり、画素信号を画素電極に書きこむためのスイッチング素子の働きをしている。
【００９１】
また周辺駆動回路はＴＦＴを組み合わせることで形成したＭＯＳインバータで構成され、ドライバー回路として同一基板上に内蔵されている。画像信号駆動回路805は、シフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路から成り、走査信号駆動回路806は、シフトレジスタ回路、レベルシフタ回路、バッファ回路からなる。これらの回路を形成する際、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせた、いわゆるＣＭＯＳを用いた場合、回路の面積を小さくし、且つ特性を向上させることが出来る。例えばサンプリング回路は、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとで形成することが望ましい。
【００９２】
一方、対向基板となるガラス基板807には、液晶層側に対向電極及びカラーフィルター808が形成されており、カラーフィルターは各画素電極に対応した赤、緑、及び青のセグメントに分割されている。上記構成のアクティブマトリクス型液晶表示装置を二枚の偏向板809で挟み、光を入射させることで、画像表示を成すことができる。
【００９３】
【発明の効果】
以上の説明で明らかな様に、本発明を用いることで、ＧＯＬＤ構造を成した半導体装置の製造において、その歩留まりを向上させ、工程を削減することができる。
【００９４】
本発明は工程における基板の移動距離を短縮したものであり、上記の効果は特に大型基板において大きなものとなる。
【００９５】
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す断面図。
【図２】 ＰをＳｉＯ2中に添加したときのＰの濃度分布を示す図
【図３】 ＰをＳｉＯ2＼ＴａＮ中に添加したときのＰの濃度分布を示す図
【図４】 ＴＦＴの作製工程を示す断面図。
【図５】 ＴＦＴの作製工程を示す断面図。
【図６】 ＴＦＴの作製工程を示す断面図。
【図７】 ＴＦＴの作製工程を示す断面図。
【図８】 本発明のＴＦＴをアクティブマトリクス型液晶ディスプレイに適用したことを示す断面図。
【図９】 ＰをＳｉＯ2＼ＴａＮ中に添加したときのＰの濃度分布を示す図。
【発明の属する技術分野】
本発明は絶縁表面を有する基板上にチャネル領域が形成される活性層をポリシリコン層で形成された薄膜トランジスタ（以下、ＴＦＴと記す）及び画素部を有するアクティブマトリクス型液晶表示装置の製造方法に関するものである。
【０００２】
【従来の技術】
液晶ディスプレイ（液晶テレビ）の認知度は、近年飛躍的に向上している。10型級以上の大型テレビが始めて登場したのは1995年である。その後の5年間で、液晶ディスプレイは多くの消費者が知る所となった。しかしながら市場に向けての認知度を向上させる為には、「1型＝1万円」を実現させることが前提となる。
【０００３】
そしてこの液晶ディスプレイは、動作速度の違いからアクティブマトリクス駆動方式のものが主流となりつつある。その中でも結晶構造を含む半導体（以下、結晶質半導体と記す）膜（代表的には、結晶質シリコン或いは多結晶シリコン）を活性層としたＴＦＴが好適に用いられるようになっている。なぜなら、前記結晶質半導体を用いたＴＦＴは高い電界効果移動度が得られることから各種の機能回路を同一のガラス基板上に形成することが可能となり、画素領域の周辺へＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip on Glass）方式を使ってドライバＩＣなどを実装せずに済むからである。
【０００４】
このように前記結晶質半導体を用いたＴＦＴの利点は大きいものの、前記機能回路はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を基本として形成するため、その工程が多くなるという短所がある。工程が多くなることは、製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。そのなかでも工程増加に伴う、基板の装置から装置への移動は少ない方が良い。例えば一装置に一度基板を投入し、基板を処理したのち大気解放後に別の一装置で処理をすることとなれば、作業量と基板の移動距離とが増えることにより、時間的ロスが増加し製造歩留まりを低下させる。そして基板が大型になれば、前記に示したような負担が大きくなることは明白である。
【０００５】
一方、ＴＦＴの信頼性を向上させるためには、オフ電流を低減すること、もしくは劣化を防ぐことが大きな課題となる。オフ電流値を低減するためのＴＦＴ構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域を上記に加え、ゲート絶縁膜を介してゲート電極と重ねて配置させた部分にも形成する、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００６】
【発明が解決しようとする課題】
以上示した通り、結晶質半導体を用いたＴＦＴを大型の基板に形成し、且つ生産コストを下げることが要求されている。同時に上述のように、ＧＯＬＤ（Gate-drain Overlapped LDD）構造を成し、信頼性を上げることが望まれている。ところが、このＧＯＬＤ構造を形成しようとすると、ＬＤＤ領域と、ソース及びドレイン形成と、の間にパターニング工程もしくはエッチング工程を入れるなどの必要がある。
本発明は上記ＧＯＬＤ構造を形成しつつも、生産コストを下げるための技術である。すなわちＴＦＴを用いて作製するアクティブマトリクス型液晶ディスプレイにおいて、ＴＦＴのプロセスを適当なものとすることにより、歩留まりの向上を実現することを目的としている。
【０００７】
【課題を解決するための手段】
本発明は、トップゲート型ＴＦＴにおける、ＴａＮとＷの２層構造としたゲート電極を形成し、前記ＧＯＬＤ構造を形成する方法を検討し、エッチング工程及びドーピング工程を最適化することで、上記目的を達成する。なお、前記ゲート電極がＴａＮとＷの２層構造を挙げた理由は、下層のＴａＮについては、耐酸化性と加工性、上層のＷについては、導電性と加工性を考慮したためである。導電性と加工性が良好であり図１のゲート電極の形状を成すことの出来る他の導電材料でゲート電極を形成しても、本発明は適用される。図１のゲート電極の形状は二つの導電材料の、エッチレートの違いにより形成されるものである（膜が特定のエッチング条件でエッチングされる速度を本明細書中ではエッチレートと記す）。
【０００８】
本発明によって形成される、前記ＴａＮとＷの２層構造としたゲート電極の形状と、前記ゲート絶縁膜と、半導体層と、前記半導体層における第一の不純物領域と、前記半導体層における第二の不純物領域と、を図１に示す（以下不純物領域とは、半導体層におけるものを示す）。半導体層101において、ゲート絶縁膜102の上層に、ＴａＮ103のみが形成されている領域には第一の不純物領域104が形成され、その外側には第二の不純物領域105が形成されている。半導体層101において、ＴａＮ103とＷ106とが形成されている領域には、チャネル領域107が形成されている。
【０００９】
本発明は、ドライエッチングによって前記ゲート電極の形状を形成した後、不純物を添加し、前記第一の不純物領域及び前記第二の不純物領域を形成することを特徴とする。
【００１０】
本発明者は、図１の構造を形成する為に基板をドライエッチングと、ドーピングを交互に複数回行っていた工程が、本発明を適用することでそれぞれ一度ずつ行うのみで済むことに気がついた。すなわち基板の装置から装置への移動を少なくできることを意味し、工程削減に大きく寄与すると考えた。
【００１１】
本発明は、前記不純物添加について、三つの方法を提案する。以下にその３つを示す。
【００１２】
第一の不純物添加方法は、ドーピングにおいて第一の不純物添加条件で、不純物を半導体層に添加するものである。
【００１３】
第二の不純物添加方法は、ドーピングにおいて第二の不純物添加条件で、不純物を半導体層に添加し、続いて前記第二の不純物添加条件とは異なる第三の不純物添加条件で、不純物を半導体層に添加するものである。
【００１４】
なお、前記第一の不純物添加条件及び前記第二の不純物添加条件、もしくは前記第三の不純物添加条件、は、前記ゲート絶縁膜の材料もしくは、膜厚、デバイスの動作条件等に応じて適当な範囲を決める。また不純物を添加する際の加速電圧及びドーズ量も、それに応じて決める必要がある。
【００１５】
このような手段を用い、本発明は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が同時に形成されることを特徴とする。
【００１６】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が連続して形成されることを特徴とする。
【００１７】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が同時に形成されることを特徴とする。
【００１８】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記結晶性半導体層に第一の不純物領域および第二の不純物領域が連続して形成されることを特徴とする。
【００１９】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記半導体層に第一の不純物領域および第二の不純物領域が同時に形成され、前記第一の不純物領域は、前記ゲート絶縁膜を介して、前記第一の導電層と重なる領域に形成されることを特徴とする。
【００２０】
また、他の発明の構成は、結晶性半導体層を形成する第一の工程と、前記結晶性半導体層の上に、ゲート絶縁膜を形成する第二の工程と、前記ゲート絶縁膜の上に、ゲート電極を形成する第三の工程と、前記結晶性半導体層に、不純物を添加する第四の工程と、を有する半導体装置の作製方法において、前記ゲート電極は、第一の導電層および第二の導電層からなり、前記第四の工程において、前記半導体層に第一の不純物領域および第二の不純物領域が連続して形成され、前記第一の不純物領域は、前記ゲート絶縁膜を介して、前記第一の導電層と重なる領域に形成されることを特徴とする。
【００２１】
前記第一の導電層と、前記二の導電層とにおいては、それぞれ例としてＴａＮとＷが挙げられる。導電性と加工性が良好であり、図１のゲート電極の形状を成すことのできる他の導電材料でゲート電極を形成しても、本発明は適用される。
【００２２】
【発明の実施の形態】
本発明の実施形態について、以下に説明する。
【００２３】
本発明のＴＦＴの工程において、ゲート電極が形成されるまでのＴＦＴの形状を図１に示す。図１の形状のＴＦＴを例に、不純物としてＰを添加する工程を説明する。以下前記第一の導電層と、前記二の導電層とは、それぞれＴａＮとＷであるものを例とする。
【００２４】
Ｐを添加する為の、前記第一の不純物添加条件と、第二の不純物添加条件と、第三の不純物添加条件とは、前記ＴａＮと、前記Ｗと、前記ゲート絶縁膜との膜厚によって決める。なぜならドーピングにおいて加速されたＰは、前記半導体層の上層に形成された膜を通過する際に減速され、加速電圧と前記膜厚に依存した濃度分布をなして半導体層に達するからである。加速電圧が大きければ、半導体層を通過し、小さければ半導体層に達しない。
【００２５】
この濃度分布特性を評価する為、Ｓｉウエハに400℃の熱ＣＶＤでＳｉＯ2膜を300nm形成し、加速電圧を何種類か変えて、膜中に添加されたＰの、厚さ方向の分布を調べた。図２は、Ｐの加速電圧を60eV〜90eVまで変え、１．５×１０15atomic/ cm2のドーズ量としたときのＳｉＯ2中に添加されるＰの濃度分布を、前記実験より求めたものである。横軸には表面からの深さ方向を示し、縦軸には添加されるＰの濃度を示す。このように、各加速電圧において、表面からの深さをますにつれ添加されるＰの濃度は小さくなる傾向がある。
【００２６】
この結果を元に、素子特性として良好且つ工程上都合の良い、前記ゲート絶縁膜の膜厚と、前記ＴａＮの膜厚と、第一の不純物濃度と、第二の不純物濃度と、における第一の不純物添加条件と、第二の不純物添加条件と、第三の不純物添加条件とを決めた。
【００２７】
前記ＴａＮの形成されている領域の下のゲート絶縁膜が１１０nmの膜厚であるとき、第一の不純物濃度はオフ電流値を低減するために１×１０18〜４×１０18atomic/cm3とし、第二の不純物濃度を３×１０19〜１×１０21atomic/cm3であれば素子特性として良好なものが得られることが、これまでの実験より判っている。
【００２８】
以下に、上記各不純物添加方法における各不純物添加条件を決める一例を示す。
【００２９】
第一の不純物添加方法について以下に説明する。第二の不純物領域に添加されるＰの濃度は、オフ電流値を低減するために適当である１．７×１０20atomic/cm3とした。このとき、第二の不純物領域の上方には、９０ｎｍのゲート絶縁膜が形成されている。表１には、ゲート絶縁膜が９０ｎｍ形成されており、半導体層が５０ｎｍ形成されているとして、深さ９０〜１４０nmにおいて平均したＰ濃度を、図２から計算した結果を示している。
【００３０】
【表１】
すなわち、表１より８０ｋＶの加速電圧、及び１．５×１０15atomic/ cm2のドーズ量で１．７×１０20atomic/cm3が添加されることとなる。そこで前記８０ｋＶを第一の不純物添加条件とする。
【００３２】
一方、図３はゲート電極及びゲート絶縁膜が図１の構造を成した場合に、Ｐを1.5×1015atomic/cm2のドーズ量で添加したときの、第一の不純物領域に添加されるＰの濃度の、ＴａＮ膜厚依存性を計算した結果を示している。なお、図３の計算においては、各ＴａＮ膜厚条件と各加速電圧条件に応じたサンプルを用意し分析することは大がかりなことから、図３の計算では、ＰがＴａＮを通過する時のＴａＮのＰに対する阻止能（通過を阻止する能力を阻止能と記す）を見積もりその値を用いた。図９はＳｉＯ2の上層に数種類の膜厚でＴａＮを形成し、Ｐを添加したときの、ＳｉＯ2中の深さ方向の濃度分布を示したものである。図９の横軸はＳｉＯ2における表面からの深さであるが、深さ100ｎｍ以上においてＴａＮ膜厚による濃度分布の横方向への移動を見ると、ＳｉＯ2のＰに対する阻止能は２倍〜３倍であると見積もることができる。本明細書においては、前記ＳｉＯ2のＰに対する阻止能は２倍とした。また同様に、ＰがＳｉを通過する時のＳｉのＰに対する阻止能と、ＳｉＯ2のＰに対する阻止能と、を等しいとものとして見積もった。
【００３３】
この図３の結果から、ゲート絶縁膜が１１０ｎｍであるときの、ＴａＮ膜厚と第一の不純物領域に添加されるＰの濃度を見積もり、表２に示した。
【００３４】
【表２】
図１においては、第一の不純物領域の上方には３０ｎｍのＴａＮが形成されている。表１を見ると、８０ｋＶで２．１×１０18atomic/cm3が添加されることとなる。すなわち前記８０ｋＶで不純物を添加すると、半導体層に同一工程で第一の不純物領域及び第二の不純物領域が同時に形成されることとなる。
【００３６】
続いて、第二の不純物添加方法について以下に説明する。第一の不純物領域に添加するべきＰの濃度を、ここでは例えば２．０×１０18atomic/cm3とし、第二の不純物領域に添加するべきＰの濃度を、１．２×１０20atomic/cm3とする。
【００３７】
図１に示す構造では第一の不純物領域の上方には３０ｎｍのＴａＮが形成されており、発明者らのこれまでの実験などにより、９０ｋＶの加速電圧、及び５×１０13atomic/cm2のドーズ量でＰを添加すれば、２．０×１０18atomic/cm3の密度で添加されることがわかった。そこで前記９０ｋＶの加速電圧、及び５×１０13atomic/cm2のドーズ量を第二の不純物添加条件とする。
【００３８】
このとき、第二の不純物領域の上方には、９０ｎｍのゲート絶縁膜が形成されている。前記９０ｋＶの加速電圧、及び５×１０13atomic/cm2のドーズ量で添加された不純物は、第二の不純物領域中には、１×１０18〜１×１０19atomic/cm3程度が添加される。この濃度は、第二の不純物領域に添加するべきＰの濃度である１．２×１０20atomic/cm3より充分小さい。
【００３９】
そこで、６０ｋＶの加速電圧、及び３×１０15atomic/cm2のドーズ量でＰを添加すれば、第二の不純物領域中に１×１０20atomic/cm3〜１×１０21atomic/cm3の密度で添加されることとなる。前記６０ｋＶの加速電圧、及び３×１０15atomic/cm2のドーズ量を第三の不純物添加条件とする。
【００４０】
第三の不純物添加条件で、第一の不純物領域に添加されるＰは、１．２×１０17atomic/cm3程度であり、前記第一の不純物領域に添加するべきＰの濃度より充分小さくなる。したがって、この第二の不純物添加方法では、結晶性半導体層に第一の不純物領域および第二の不純物領域の不純物濃度を個々に設定して、連続して形成することが容易である。
【００４１】
第三の不純物添加条件における加速電圧を、前記９０ｋＶの加速電圧より小さく設定する程、第三の不純物添加条件で第一の不純物領域に添加されるＰは小さい量となり、前記不純物濃度を個々に設定することがより容易となる。しかし、不純物濃度の深さ方向に対する変化が急峻となるため、不純物濃度のＴａＮ膜及びゲート絶縁膜の膜厚の面内分布による依存性が出やすくなる。従って、適当な加速電圧を設定するべきである。
【００４２】
また、Ｐの添加前後でゲート絶縁膜とＴａＮ膜厚が変化していないことから、第二の不純物添加条件と、第三の不純物添加条件と、の順番を変えても、第一の不純物領域と、第二の不純物領域とに添加される不純物濃度は同じである。したがって、第二の不純物添加条件を６０ｋＶの加速電圧、及び３×１０15atomic/cm2のドーズ量とし、第三の不純物添加条件を前記９０ｋＶの加速電圧、及び５×１０13atomic/cm2のドーズ量としても同じ結果が得られる。
【００４３】
第一の不純物添加方法の利点は、一回の添加で、第一の不純物領域と、第二の不純物領域とにＰを添加することができることにある。これに対しデメリットは、ＴａＮ膜厚及びゲート絶縁膜厚が基板面内で偏りがある場合、第一の不純物領域と、第二の不純物領域とに添加される不純物量にも偏りが大きく出ることにある。したがって、ＴａＮ膜厚及びゲート絶縁膜厚が、面内において均一である場合に好適に用いることができる。
【００４４】
第二の不純物添加方法の利点は、第一の不純物領域と、第二の不純物領域とのＰの添加量をそれぞれ制御することができる点に有る。なぜならこの添加方法では、第二の不純物添加条件と第三の不純物添加条件とで添加される不純物領域が異なるからである。また、例えば図３において判るように、不純物が添加された層において表面から深くなるにつれ、加速電圧が大きい方が不純物濃度の深さ方向に対する変化が緩やかになる。この特性を利用し、面内のＴａＮ膜厚及びゲート絶縁膜厚が基板面内で偏りがあっても、ドーズ量もしくは加速電圧を変えることで、面内の不純物領域における不純物量を均一にしやすい。これに対しデメリットは、各不純物領域に不純物を添加するのに、計二回の添加が必要であるところにある。したがって、ＴａＮ膜厚及びゲート絶縁膜厚が均一でない場合と、もしくは第一の不純物添加方法では第一の不純物領域もしくは第二の不純物領域への不純物の添加量が不充分である場合と、に好適に用いることができる。
【００４５】
前記第二の不純物領域の上層に形成されるゲート絶縁膜の膜厚は、前記ＴａＮとＷの２層構造としたゲート電極を形成するドライエッチングの条件により変わる。これにより、ゲート絶縁膜の膜厚が小さくなった場合、ドーズ量を減らすことが出来、生産性が向上する。
【００４６】
但し上記のごとくゲート絶縁膜の膜厚が異なった場合、前記不純物添加方法において、加速電圧はその都度適当に設定するべきである。例えば前記ゲート絶縁膜の膜厚が小さい場合、第三の不純物添加条件としては、より低い加速電圧であることが好ましい。なぜなら前記ゲート絶縁膜の膜厚が薄い構造に高い加速電圧で第二の不純物領域の不純物添加を行うと、第二の不純物領域の非晶質化が進み、再結晶化が容易でなくなる。
【００４７】
以上示した二つの不純物添加方法で、第一の不純物領域に第一の不純物濃度を、そして第二の不純物領域に第二の不純物濃度を、それぞれ添加することが出来る。
【００４８】
【実施例】
[実施例１]
以下に示す実施例により詳細な説明を行う。ここでは、絶縁表面にＴＦＴを形成するまでの一例を図４に示す。ここでは、基板面内のＴaＮ及びゲート絶縁膜の膜厚及び膜質は均一であり、第一の不純物添加方法でＰを添加する例を示す。
【００４９】
図４（Ａ）において、基板401にはガラス基板もしくは石英基板を用いる。ガラス基板を用いる場合、基板表面に、基板からの不純物拡散を防ぐために、絶縁膜から成る下地膜402を形成する。
【００５０】
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層403を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成し、結晶化の工程を行い非晶質半導体層から結晶質半導体層を作製する。結晶化の方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。レーザーアニール法を用いる場合、前記半導体層の膜厚が厚ければレーザー照射時の熱容量が増加して、基板に与えるダメージも増加するため、薄い方が好ましい。
【００５１】
そして、結晶質半導体層上に、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図４（Ｂ）に示すように島状半導体層404を形成する。島状半導体層404に対しては、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atomic／cm3程度の濃度で島状半導体層の全面に添加しても良い。
【００５２】
ゲート絶縁膜405はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例としてプラズマＣＶＤ法やスパッタ法を用いるとき、成膜前にＨ2雰囲気で半導体層表面を処理すると、良好な特性が得られる。
【００５３】
そして、図４（Ｃ）に示す様に、ゲート絶縁膜上にゲート電極を形成するためのＴａＮ膜406とＷ膜407とを形成する。本実施例では、ＴａＮを３０nmの厚さに形成し、Ｗを３００〜４００nmの厚さに形成する。ＴaＮ膜はスパッタ法で形成し、ＴａのターゲットをＡｒ及びＮ2でスパッタする。Ｗ膜を形成する場合は、Ｗをターゲットとしたスパッタ法で形成する。
【００５４】
次にレジストによるマスクを形成し、ゲート電極を形成するための第１のエッチング処理を行う。この処理を、図５を用いて示す。エッチング方法に限定はないが、好適にはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、０．５〜２Pa、好ましくは１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａＮ膜とも同程度にエッチングされる。
【００５５】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果によりＴａＮ膜５０３及びＷ膜５０２の端部が１５〜４５°の角度となるテーパー形状となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００５６】
次に第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａＮ膜を異方性エッチングすれば、図５（Ｂ）で示される様に、第２の形状のゲート電極が形成される。ゲート絶縁膜であり、ＴａＮ膜504で覆われない領域505はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００５７】
本実施例では、ゲート電極材料として、ＴａＮとＷを挙げたが、図５（Ｂ）のような形状が形成されれば他の導電性材料でもよい。例えば、Ｔａ，Ｍｏ，ＷＮ、結晶性シリコン、Ｔｉ、Ｎｂ、あるいは４Ａ〜６Ａ族の中から、エッチレートの異なる適当な二種類の金属又は合金を使用してもよい。
【００５８】
そして、図５（Ｃ）で示される様に第一の不純物添加方法でＰを添加する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。
本実施例においては、ゲート絶縁膜の膜厚が９０ｎｍであるから、表１よりイオンドープ法の条件は、加速電圧を８０ｋＶとし、１．５×１０15atomic/cm2のドーズ量とする。すると、第一の不純物領域506及び第二の不純物領域507が自己整合的に形成される。第一の不純物領域506には２．０×１０18atomic/cm3程度のＰが添加される。第二の不純物領域507には１．７×１０20atomic/cm3程度のＰが添加される。
【００５９】
このように形成された、第一の不純物領域506はＬＤＤ領域であり、信頼性を上げることとなる。ゲート絶縁膜の厚さ、及び第一の不純物領域におけるソース-ドレイン方向の長さによって、ＴＦＴが駆動する際の電界を緩和し、且つ半導体層のキャリアの電子温度を下げる最適値があるので、濃度はそのＴＦＴに合わせて検討するべきである。
【００６０】
前記ＬＤＤ領域601が形成されたＴＦＴの断面を図６（a）に示す。その後、図６（ｂ）に示すように、スパッタ法もしくはプラズマＣＶＤ法により、ゲート電極およびゲート絶縁膜上から第１の層間絶縁膜602を形成する。第１の層間絶縁膜602は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。ここではプラズマＣＶＤで酸化窒化シリコン膜を５００nm形成した。
【００６１】
その後、適当な濃度で添加されたｎ型を付与する不純物元素を活性化する工程を行う。本実施例では５５０℃で４時間の熱処理を行ったが、基板に耐熱性が無い場合、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００６２】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００６３】
活性化および水素化の工程が終了したら、図６（ｃ）のように、有機絶縁物材料からなる第２の層間絶縁膜603を１．０〜２．０μｍの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。
【００６４】
このように、第２の層間絶縁膜603を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料603は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜602として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【００６５】
その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜603をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜602をエッチングする。
【００６６】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、レジストマスクパターンを形成しエッチングによって、ソース配線及びドレイン配線604を形成する。本実施例では、Ｔｉ膜を形成し、その上に窒化チタン（ＴｉＮ）膜を形成し、さらにＡｌを形成し、さらにＴｉ膜またはＷ膜を形成して４層構造とし、全体を５００ｎｍとした。
【００６７】
その後、レジストマスクパターンを形成し、エッチングによってソース配線及びドレイン配線604を形成する。
【００６８】
その後、透明導電膜605を全面に形成し、パターニング処理およびエッチング処理により画素電極を形成する。画素電極は、有機樹脂材料から成る第２の層間絶縁膜上605に形成され、画素ＴＦＴのドレイン配線と重なる部分を設け電気的な接続を形成している。
【００６９】
透明導電膜605の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。ＩＴＯを形成時、基板を室温としスパッタガスとして水素もしくは水を流すなどで結晶化させない場合には、エッチング処理をフッ酸など酸系の溶液で行うことができる。この場合、後の工程で基板を１６０−３００℃で一時間以上熱処理し、ＩＴＯを結晶化させ、透過率を上げることができる。
【００７０】
以上の工程により、ｎチャネル型ＴＦＴを有した基板を完成させることができる。
【００７１】
［実施例２］
実施例１では、ｎチャネル型ＴＦＴを形成する例を示したが、本実施例では同じ基板にｐチャネル型ＴＦＴを形成する例を示す。ｐ型不純物には、ボロン（Ｂ）等があるが、本実施例ではボロンをｐ型不純物として添加する例を示す。
【００７２】
図６は、ｎチャネル型ＴＦＴになる部分とｎチャネル型ＴＦＴになる部分とを、実施例１で示したとおりゲート電極の形成まで行った段階での基板の断面図である。
【００７３】
ここで、実施例１で示された第一の不純物添加方法でＰを添加する。すると、ｎチャネル型ＴＦＴを形成する島状半導体層と、ｐチャネル型ＴＦＴを形成する島状半導体層とにＰが添加される。すなわち実施例１同様に、第一の不純物領域には２．０×１０18atomic/cm3程度のＰが添加され、第二の不純物領域には１．７×１０20atomic/cm3程度のＰが添加される。
【００７４】
次いで、図７のようにｎチャネル型ＴＦＴを形成する島状半導体層は、レジストマスクを形成し全面を被覆しておく。レジストは５００ｎｍの厚さで形成されていれば、不純物を添加する際、素子に到達する量は第一の不純物領域に添加する量に比べ小さい。本実施例では、１０００ｎｍの厚さで形成する。
【００７５】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層にソース領域およびドレイン領域とする高濃度ｐ型不純物領域を形成する。ここでは、ゲート電極マスクとしてｐ型を付与する不純物元素を添加し、自己整合的に高濃度ｐ型不純物領域を形成する。ここで形成される不純物領域はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない高濃度ｐ型不純物領域のボロン濃度は、３×１０20〜３×１０21atomic／cm3となるようにする。また、第一のゲート電極と重なる不純物領域は、ゲート絶縁膜と第一のゲート電極を介して不純物元素が添加されるので、実質的に低濃度ｐ型不純物領域として形成され、少なくとも１．５×１０19atomic／cm3以上の濃度とする。
【００７６】
この高濃度ｐ型不純物領域および低濃度ｐ型不純物領域には、前工程においてＰが添加されていて、高濃度ｐ型不純物領域には１×１０20〜１×１０21atomic／cm3の濃度で、低濃度ｐ型不純物領域には１×１０16〜１×１０19atomic／cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度をＰ濃度の１．５〜３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じなかった。
【００７７】
その後、実施例１における不純物添加後の工程の如く処理をすれば、ＣＭＯＳを成した回路を形成することができる。実施例２においては、実施例１に比べ、前記ｎチャネル型ＴＦＴへのレジスト形成と、ｐチャネル型ＴＦＴへのドーピング工程が増えることになる。
【００７８】
［実施例３］
本実施例では、実施例１〜２で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。前記結晶質半導体層は特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。
【００７９】
このとき、実施例１と同様にして、ガラス基板上に下地膜、非晶質構造を有する半導体層を２５〜８０nmの厚さで形成する。本実施例では、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層を形成する。本実施例では、触媒元素にはニッケル（Ｎｉ）を用いる。
【００８０】
そして、結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atomic%以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中にいおいて５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層を得ることができる。
【００８１】
しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atomic／cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【００８２】
ソース、ドレイン領域として機能させるためにはＰ濃度が３×１０19atomic/cm3程度あれば良いが、Ｐでゲッタリングを良好に行う為には１．５×１０20atomic/cm3以上が好ましい。そこで実施例１、実施例２において第二の不純物領域に、この濃度以上でＰを添加する。
【００８３】
この目的におけるリン（Ｐ）によるゲッタリング処理は、実施例１で説明された活性化工程で同時に行うことができる。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる。その結果その不純物領域には１×１０17〜１×１０19atomic／cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８４】
［実施例４］
実施例１〜３で示したＴＦＴを、大型化した液晶ディスプレイに適用した場合、基板面内のＴaＮ及びゲート絶縁膜の膜厚及び膜質の均一性が低くなり、面内の表示にムラが出ることがある。このとき前記第一の不純物添加方法より、第一の不純物領域及び第二の不純物領域の不純物濃度を制御しやすい、前記第二の不純物添加方法で不純物を添加してもよい。
【００８５】
この場合、ゲート電極が形成された後のＰ添加工程において、９０ｋＶの加速電圧、及び５×１０13atomic/cm2のドーズ量でＰを添加し、その後前記９０ｋＶの加速電圧より小さい６０ｋＶの加速電圧、及び３×１０15atomic/cm2のドーズ量でＰを添加する。この条件により第一の不純物領域には２．０×１０18atomic/cm3の濃度でＰが添加され、第二の不純物領域には１．２×１０20atomic/cm3の濃度でＰが添加される。
【００８６】
前記９０ｋＶの加速電圧で加速され、適当なドーズ量において添加されたＰは、より低い加速電圧において加速され、適当なドーズ量において添加されたＰに比べ、不純物濃度の深さ方向に対する変化が緩やかになる。従って膜厚及び膜質の均一性が低くても比較的良好な不純物濃度が得られる。
【００８７】
また、前記Ｐ添加工程においては、前記６０ｋＶの加速電圧の条件で添加した後に前記９０ｋＶの加速電圧の条件で添加しても同じ結果が得られることになる。
【００８８】
なお、前記第一の不純物添加方法で、９０ｋＶのような高い加速電圧でＰを添加した場合、第一の不純物領域の不純物濃度を適当にするドーズ量とすれば、実施例３で示すようなＮｉを例とする触媒元素をゲッタリングために充分な、ソース及びドレイン領域に添加されるＰの量は得られない。
【００８９】
［実施例５］
本実施例では実施例１〜４で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作成した例を示す。
【００９０】
本実施例のアクティブマトリクス型液晶表示装置を図８に示す。これは一対のガラス基板を互いに対向配置させ、その隙間800に配向膜を形成し液晶層を封入した構成になっている。実施例１、もしくは実施例２で作成したＴＦＴ基板801上には、マトリクス状に配置された画像信号配線802と、走査信号配線803と、前記２つの配線の間に配置されたＴＦＴ804とが画素部として形成され、その周辺に駆動回路が形成されている。ＴＦＴは実施例１もしくは実施例２で作成されたものであり、画素信号を画素電極に書きこむためのスイッチング素子の働きをしている。
【００９１】
また周辺駆動回路はＴＦＴを組み合わせることで形成したＭＯＳインバータで構成され、ドライバー回路として同一基板上に内蔵されている。画像信号駆動回路805は、シフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路から成り、走査信号駆動回路806は、シフトレジスタ回路、レベルシフタ回路、バッファ回路からなる。これらの回路を形成する際、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせた、いわゆるＣＭＯＳを用いた場合、回路の面積を小さくし、且つ特性を向上させることが出来る。例えばサンプリング回路は、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとで形成することが望ましい。
【００９２】
一方、対向基板となるガラス基板807には、液晶層側に対向電極及びカラーフィルター808が形成されており、カラーフィルターは各画素電極に対応した赤、緑、及び青のセグメントに分割されている。上記構成のアクティブマトリクス型液晶表示装置を二枚の偏向板809で挟み、光を入射させることで、画像表示を成すことができる。
【００９３】
【発明の効果】
以上の説明で明らかな様に、本発明を用いることで、ＧＯＬＤ構造を成した半導体装置の製造において、その歩留まりを向上させ、工程を削減することができる。
【００９４】
本発明は工程における基板の移動距離を短縮したものであり、上記の効果は特に大型基板において大きなものとなる。
【００９５】
【図面の簡単な説明】
【図１】 ＴＦＴの作製工程を示す断面図。
【図２】 ＰをＳｉＯ2中に添加したときのＰの濃度分布を示す図
【図３】 ＰをＳｉＯ2＼ＴａＮ中に添加したときのＰの濃度分布を示す図
【図４】 ＴＦＴの作製工程を示す断面図。
【図５】 ＴＦＴの作製工程を示す断面図。
【図６】 ＴＦＴの作製工程を示す断面図。
【図７】 ＴＦＴの作製工程を示す断面図。
【図８】 本発明のＴＦＴをアクティブマトリクス型液晶ディスプレイに適用したことを示す断面図。
【図９】 ＰをＳｉＯ2＼ＴａＮ中に添加したときのＰの濃度分布を示す図。
Claims (7)
- 結晶性半導体層を形成し、
前記結晶性半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第一の導電層を形成し、前記第一の導電層上に第二の導電層を形成し、
前記第二の導電層上にマスクを形成し、
第１のエッチング処理により、端部がテーパー形状である第１の形状の第一の導電層および第二の導電層を形成し、
かつ、前記第１のエッチング処理は、前記ゲート絶縁膜上に残渣を残すことなくエッチングし、
第２のエッチング処理により、前記第１の形状の第二の導電層を異方性エッチングし、かつ、前記第二の導電層のエッチング速度より遅いエッチング速度で前記第１の形状の第一の導電層を異方性エッチングし、第２の形状の第一の導電層および第二の導電層を形成し、
かつ、前記第一の導電層で覆われていない領域の前記ゲート絶縁膜は、さらにエッチングされ膜厚が薄い領域が形成され、
前記第２の形状の第一の導電層および前記ゲート絶縁膜を通過させて前記結晶性半導体層に不純物を添加し、第一の不純物領域を形成すると同時に、前記ゲート絶縁膜の膜厚が薄い領域を通過させて前記結晶性半導体層に不純物を添加し、第二の不純物領域を形成することを特徴とする半導体装置の作製方法。 - 結晶性半導体層を形成し、
前記結晶性半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第一の導電層を形成し、前記第一の導電層上に第二の導電層を形成し、
前記第二の導電層上にマスクを形成し、
第１のエッチング処理により、端部がテーパー形状である第１の形状の第一の導電層および第二の導電層を形成し、
かつ、前記第１のエッチング処理は、前記ゲート絶縁膜上に残渣を残すことなくエッチングし、
第２のエッチング処理により、前記第１の形状の第二の導電層を異方性エッチングし、かつ、前記第二の導電層のエッチング速度より遅いエッチング速度で前記第１の形状の第一の導電層を異方性エッチングし、第２の形状の第一の導電層および第二の導電層を形成し、
かつ、前記第一の導電層で覆われていない領域の前記ゲート絶縁膜は、さらにエッチングされ膜厚が薄い領域が形成され、
前記第２の形状の第一の導電層および前記ゲート絶縁膜を通過させて前記結晶性半導体層に不純物を添加し、第一の不純物領域を形成し、前記ゲート絶縁膜の膜厚が薄い領域を通過させて前記結晶性半導体層に不純物を添加し、第二の不純物領域を形成し、前記第一の不純物領域の形成および前記第二の不純物領域の形成が連続して行われることを特徴とする半導体装置の作製方法。 - 請求項１または請求項２において、前記第２のエッチング処理により、前記ゲート絶縁膜は２０〜５０ｎｍエッチングされることを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項３のいずれか一項において、前記第１の形状の第一の導電層および第二の導電層の端部は、１５〜４５°の角度のテーパー形状を有することを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項４のいずれか一項において、前記第１のエッチング処理は、エッチングガスにＣＦ４とＣｌ２の混合ガスを用い、前記第２のエッチング処理は、エッチングガスにＣＦ４とＣｌ２とＯ２の混合ガスを用いることを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項５のいずれか一項において、前記第一の導電層はＴａＮであり、前記第二の導電層はＷであることを特徴とする半導体装置の作製方法。
- 請求項１乃至請求項６のいずれか一項において、前記半導体装置は、液晶表示装置であることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001031749A JP4127462B2 (ja) | 2001-02-08 | 2001-02-08 | 半導体装置の作製方法 |
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Publications (2)
| Publication Number | Publication Date |
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| JP2002237596A JP2002237596A (ja) | 2002-08-23 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| JP (1) | JP4127462B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101282397B1 (ko) | 2004-12-07 | 2013-07-04 | 삼성디스플레이 주식회사 | 표시 장치용 배선, 상기 배선을 포함하는 박막 트랜지스터표시판 및 그 제조 방법 |
| US20170018726A1 (en) * | 2014-03-14 | 2017-01-19 | Sony Corporation | Electronic device and manufacturing method thereof |
-
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| Publication number | Publication date |
|---|---|
| JP2002237596A (ja) | 2002-08-23 |
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| A977 | Report on retrieval |
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