KR101274697B1 - 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터제조방법 - Google Patents
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Abstract
본 발명은 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터 제조방법에 관한 발명으로, 특히 실리콘 결정화 방법은 기판 전면에 버퍼 산화막을 형성하는 단계, 상기 버퍼 산화막 상부 전면에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상부 전면에 촉매 금속층을 형성하는 단계, 상기 기판 전면에 산소 플라즈마 처리를 하여 상기 비정질 실리콘층 상부 표면에 씨드를 형성하고, 비정질 실리콘층 상부 전면에 표면 산화막을 형성하는 단계, 상기 표면 산화막을 식각하여 제거하는 단계, 및 상기 기판 전면에 열처리를 하여 상기 씨드를 성장시킴으로써 상기 비정질 실리콘층을 결정화시켜 다결정 실리콘층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
금속촉매, 저온폴리실리콘, 액정표시장치, 유기 전계 발광 소자
Description
도 1a 내지 도 1e는 종래 기술에 의한 실리콘 결정화 공정을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명에 의한 실리콘 결정화 공정을 나타낸 공정 단면도
도 3a 내지 도 3d는 본 발명에 의한 박막 트랜지스터 제조방법을 나타낸 공정 단면도
<도면의 주요 부호의 설명>
12, 112 : 버퍼 산화막 14, 114 : 비정질 실리콘층
16, 116 : 촉매 금속층 132 : 씨드
20, 120 : 표면 산화막 18, 118 : 다결정 실리콘층
본 발명은 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터 제조방법에 관한 발명으로 특히 금속 촉매를 이용하여 비정질 실리콘을 결정화하는 경우 다결정 실리콘층 내부에 남아있는 금속 촉매의 농도를 감소시키기 위한 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 OLED(Organic Electro Luminescence Device), LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정표시장치가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비전 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
또한, 유기 전계 발광 소자(OLED : Organic Electro Luminescence Device)는 자발광소자로써, 백라이트가 필요하지 않으므로 경량 박형이 가능하다. 또한, 고색순도의 구현이 가능하고, 저소비전력, 저전압구동으로 휴대용 전자기기에 적합한 전기적 특성을 가지고 있으며, 응답속도가 빠르고, 사용온도 범위가 넓다. 특히 제조비용 측면에서 저렴하다는 장점이 있다.
액정표시장치와 유기 전계 발광 소자는 기판 상에 일정 간격을 갖고 일방향으로 형성되는 복수개의 게이트 라인과, 게이트 라인과 수직한 방향으로 일정 간격 으로 형성되는 복수개의 데이터 라인과, 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 게이트 라인의 신호에 의해 스위칭되어 데이터 라인의 신호를 각 화소전극에 전달하는 복수개의 박막 트랜지스터를 포함하여 구성되어 있다.
이때, 박막 트랜지스터는 반도체층으로 사용하는 물질에 따라 비정질 실리콘형(Amorphous Silicon Type)과 다결정 실리콘형(Poly Silicon Type)으로 구분된다. 비정질 실리콘형 박막 트랜지스터는 전하이동도가 비교적 작아 화소밀도를 향상시키는 경우에는 적용이 어렵고, 주변 구동회로를 별도로 제작하여 패널에 실장시켜야 하므로 제조비용이 높다는 단점이 있다. 반면에, 다결정 실리콘형 박막 트랜지스터는 비정질 실리콘형 박막 트랜지스터에 비해 전하이동도가 100 내지 200배 정도 높음에 따라 화소밀도 증가에 어려움이 없을 뿐만 아니라 주변 구동회로를 액정패널 상에 일체화하여 실장하게 되므로 제조단가를 낮출 수 있는 장점을 가지고 있다.
상기 다결정 실리콘의 제조 방법은 공정 온도에 따라 저온 공정과 고온 공정으로 나눌 수 있으며, 이들 중 고온 공정은 공정 온도가 1000℃ 근처로 절연 기판의 변형 온도 이상의 온도 조건이 요구되어, 유리 기판은 내열성이 떨어지므로 열 저항력이 높은 고가의 석영 기판을 써야 된다는 점과, 이 고온 공정에 의한 다결정 실리콘 박막의 경우 성막시 높은 표면 조도(surface roughness)와 미세 결정립 등의 저품위 결정성으로 저온 공정에 의한 다결정 실리콘보다 소자 응용 특성이 떨어진다는 단점이 있으므로, 저온 증착이 가능한 비정질 실리콘을 이용하여 이를 결정 화시켜 다결정 실리콘으로 형성하는 기술이 연구/개발되고 있다.
고온 공정으로는 고상 결정화(SPC : Solid Phase Crystallization) 방법이 있고, 저온 공정은 레이저 열처리(Laser Annealing), 금속 유도 결정화(MIC : Metal Induced Crystallization) 방법이 있다.
고상 결정화 방법은 비정질 실리콘을 고온에서 장시간 열처리하여 다결정 실리콘을 형성하는 방법이고, 레이저 열처리 방법은 비정질 실리콘 박막이 증착된 기판에 레이저를 가해서 다결정 실리콘을 성장시키는 방법이며, 금속유도 결정화 방법은 비정질 실리콘 상에 금속을 증착하여 다결정 실리콘을 형성하는 방법이다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 금속 유도 결정화 공정을 살펴본다.
도 1a 내지 도 1e는 종래 기술에 의한 실리콘 결정화 공정을 나타낸 공정 단면도이다.
먼저, 도 1a와 같이 기판(10) 상에 버퍼 산화막(Buffer Oxide, 12) 및 비정질 실리콘층(14)을 적층한다.
도 1b와 같이, 비정질 실리콘층(14) 상부의 기판 전면에 촉매 금속층(Catalyst Metal Layer, 16)을 형성한다. 이때 촉매 금속층(16)으로는 니켈(Ni), 코발트(Co) 등을 사용할 수 있다.
도 1c와 같이, 열처리(Annealing) 공정을 통하여 버퍼 산화막(12) 상부에 다결정 실리콘층(18)을 형성한다. 이때 비정질 실리콘층(14)의 표면에서 촉매 금속층(16)의 금속과 비정질 실리콘층(14)의 실리콘이 서로 반응하여 금속 실리사이드 씨드(Metal Silicide Seed)가 형성되고, 이 씨드가 성장하여 비정질 실리콘층(14)을 결정화시킴으로써 다결정 실리콘층(18)을 형성하게 되는 것이다. 상기에서 열처리 과정을 진행하는 동안 촉매 금속층(16)의 금속 원자(30)들이 다결정 실리콘층(18)의 내부로 확산된다.
도 1d와 같이, 다결정 실리콘층(18)을 형성시킨 기판을 산소 분위기에서 열처리하여 표면 산화막(20)을 형성한다.
이때, 다결정 실리콘층(18) 내부로 확산되었던 금속 원자(30)들이 다시 다결정 실리콘층(18)의 표면으로 확산되어 빠져나가서, 표면 산화막(20)과 혼합하게 된다.
도 1e와 같이, 다결정 실리콘층(18)의 상부 전면에 형성되어 있는 표면 산화막(20)을 식각하여 제거한다. 이에 따라 촉매로 사용했던 금속도 함께 제거된다. 이를 게터링(Gettering) 공정이라 한다.
그러나 상기와 같은 방법으로 실리콘을 결정화하는 경우에는 게터링(Gettering) 공정에 의해 금속을 제거하려고 할 때, 다결정 실리콘층(18) 내부로 확산된 금속은 모두 제거되지 않고, 일부 남아있게 된다. 따라서 다결정 실리콘층(18)을 반도체층으로 하는 박막 트랜지스터를 구동하는 경우에 반도체층 내부에 금속이 섞여 있으므로 누설 전류가 발생하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 금속 촉매를 이용하여 비정질 실리콘을 결정화하는 경우 다결정 실리콘층 내부에 남아있는 금속 촉매의 농도를 감소시키기 위한 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명에 의한 실리콘 결정화 방법은 기판 전면에 버퍼 산화막을 형성하는 단계, 상기 버퍼 산화막 상부 전면에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상부 전면에 촉매 금속층을 형성하는 단계, 상기 기판 전면에 산소 플라즈마 처리를 하여 상기 비정질 실리콘층 상부 표면에 씨드를 형성하고, 비정질 실리콘층 상부 전면에 표면 산화막을 형성하는 단계, 상기 표면 산화막을 식각하여 제거하는 단계, 및 상기 기판 전면에 열처리를 하여 상기 씨드를 성장시킴으로써 상기 비정질 실리콘층을 결정화시켜 다결정 실리콘층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 목적에 따른 본 발명에 의한 박막 트랜지스터 제조방법은 기판 전면에 상기의 실리콘 결정화 방법을 사용하여 버퍼 산화막 및 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층을 패터닝하여 섬 모양의 반도체층을 형성하는 단계, 상기 반도체층 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 상기 반도체층 내에 소스 영역 및 드레인 영역을 형성하는 단계, 상기 게이트 전극 및 반도체층을 포함한 기판 전면에 보호막을 형성하는 단계, 상기 보호막을 패터닝하여 상기 반도체층의 상기 소스 영역 및 드레인 영역의 상부에 각각 제 1 및 제 2 콘택홀을 형성하는 단계, 및 상기 보호막을 포함한 기판 전면에 금속물질을 증착하고, 이를 패터닝하여 상기 제 1 및 제 2 콘택홀을 통해 각각 상기 반도체층의 소스 영역 및 드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 실시예에 의한 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 실리콘 결정화 공정을 나타낸 공정 단면도이다.
본 발명에 따른 실리콘 결정화 방법은 먼저, 도 2a와 같이, 기판(110) 상에 실리콘 질화물(SiNx), 실리콘 산화물(SiO2) 등의 무기 절연 물질 중 어느 하나를 증착하여 버퍼 산화막(Buffer Oxide, 112)을 형성한다.
이어, 버퍼 산화막(112) 상부 전면에 비정질 실리콘층(114)을 형성한다.
도 2b와 같이, 비정질 실리콘층(114) 상부의 기판 전면에 니켈(Ni), 코발트(Co) 등의 금속 물질 중 어느 하나를 증착하여 촉매 금속층(Catalyst Metal Layer, 116)을 형성한다.
실리콘을 결정화시키는 방법에는 고온 공정으로는 고상 결정화(SPC : Solid Phase Crystallization) 방법이 있고, 저온 공정으로는 레이저 열처리(Laser Annealing), 금속 유도 결정화(MIC : Metal Induced Crystallization) 방법이 있는데, 본 발명에 의한 실리콘 결정화 방법은 금속 유도 결정화 방법에 의한 것으로, 촉매 금속층(116)이 실리콘을 결정화시키는데 사용되는 촉매 역할을 하게 되는 것이다.
도 2c와 같이, 촉매 금속층(116)을 포함한 기판(110) 전면을 산소(O2) 분위기에서 플라즈마(Plasma) 처리하면 비정질 실리콘층(114)의 상부에 표면 산화막(120)이 형성된다.
좌측에 도시된 표면 산화막(120) 및 비정질 실리콘층(114)을 확대한 도면을 참고하면, 비정질 실리콘층(114)의 표면에서 촉매 금속층(116)의 금속과 비정질 실리콘층(114)의 실리콘이 서로 반응하여 금속 실리사이드 씨드(Metal Silicide Seed, 132)가 형성된다. 또한, 촉매 금속층(116)의 일부 금속(130)은 표면 산화막(120)의 내부로 확산된다.
상기에서 금속 실리사이드 씨드(132)는 촉매 금속층(116)으로 어떤 물질을 사용하느냐에 따라 다른다. 즉, 촉매 금속층(116)을 니켈(Ni)로 형성하는 경우 금속 실리사이드 씨드(132)는 니켈 실리사이드(NiSi2)가 되고, 촉매 금속층(116)을 코발트(Co)로 형성하는 경우 금속 실리사이드 씨드(132)는 코발트 실리사이드(CoSi2)가 된다.
상기에서 산소 플라즈마 처리는 약 100℃ 내지 400℃의 온도에서 수 분간 이루어지며, 가장 적절한 온도는 약 300℃이다. 종래 기술에 의한 실리콘 결정화 방법에서는 표면 산화막을 형성하기 위해서 약 600℃ 내지 700℃의 온도에서 수 시간에 걸쳐 이루어지는바 본 발명에서는 종래 기술에 비해 산소 플라즈마 처리에 의해 더 낮은 온도에서 더 빠른 시간 이내에 표면 산화막 내부로 촉매 금속을 확산시킬 수 있다.
즉, 산소 플라즈마 처리에 의해 촉매 금속층(116)의 표면의 온도는 기판(110)의 온도보다 높게 형성되므로 촉매 금속층(116)의 금속이 비정질 실리콘층(114)으로 확산 되는 것을 막아준다. 즉, 종래 기술과 달리 실리콘의 결정화를 위한 열처리를 하기 전에 산소 분위기에서 플라즈마 처리를 함으로써 결정화된 후의 실리콘의 내부에 남아있는 금속 촉매의 농도를 감소시킬 수 있다.
도 2d와 같이, 비정질 실리콘층(114)의 상부에 형성되어 있는 표면 산화막(120)을 전면 식각하여 제거한다. 이때 표면 산화막(120)의 내부로 확산되어 있던 일부 금속(130)이 함께 제거된다. 이를 게터링(Gettering) 공정이라 한다.
따라서, 좌측에 도시된 비정질 실리콘층(114)을 확대한 도면을 참고하면, 비정질 실리콘층(114)의 상부 표면에는 표면 산화막이 모두 제거되고, 금속 실리사이드 씨드(132)만이 남아있다.
도 2e와 같이, 비정질 실리콘층(114)을 포함한 기판 전면에 열처리(Annealing) 공정을 하여 다결정 실리콘층(118)을 형성한다. 이때, 금속 실리사이드 씨드(132)가 성장하여 비정질 실리콘층(114)을 결정화시킴으로써 다결정 실리콘층(118)을 형성하게 되는 것이다.
다음으로, 본 발명의 실시예에 의한 박막 트랜지스터의 제조방법에 대해 상세히 설명한다.
도 3a 내지 도 3d는 본 발명에 의한 박막 트랜지스터 제조방법을 나타낸 공정 단면도이다.
먼저, 도 3a와 같이, 기판(210) 전면에 실리콘 질화물(SiNx), 실리콘 산화물(SiO2) 등의 무기 절연 물질 중 어느 하나를 증착하여 버퍼 산화막(Buffer Oxide, 212)을 형성한다.
도 3b와 같이, 상기에서 설명한 실리콘 결정화 방법에 따라 다결정 실리콘층을 형성한다. 이어, 포토 및 식각 공정을 통하여 다결정 실리콘층(214)을 패터닝하여 기판(210) 상에 일정한 간격을 가지고 섬 모양의 반도체층(214)을 형성한다.
도 3c와 같이, 반도체층(214)을 포함한 기판(210) 전면에 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등의 절연물질과 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr) 등의 금속물질을 적층한 후, 포토 및 식각 공정을 통하여 이를 패터닝하여 반도체층(214) 상부에 게이트 절연막(216) 및 게이트 전극(218)을 형성한다.
이어, 게이트 전극(218)을 마스크로 하여 N형 또는 P형의 이온을 주입하면 게이트 전극(218) 양측 하부에 위치한 반도체층(214)에는 N형 또는 P형의 도핑이 이루어지고, 게이트 전극(218)의 하부에 위치한 반도체층(214)에는 도핑이 이루어지지 않는다. 즉, 게이트 전극(218) 양측 하부에 소스 영역(214a) 및 드레인 영역(214b)을 형성한다.
도 3d와 같이, 게이트 전극(218) 및 반도체층(214)을 포함한 기판(210) 전면에 무기재료인 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiO2)을 화학기상증착 방법으로 증착하거나, 유기재료인 BCB(Benzocyclobutene) 또는 아크릴계 수지(acryl resin)를 도포하여 보호막(220)을 형성한다.
이어, 포토 및 식각 공정을 통하여 보호막(220)을 패터닝하여 반도체층(214)의 소스 영역(214a) 상부의 일부를 노출시키는 제 1 콘택홀과 반도체층(214)의 드레인 영역(214b) 상부의 일부를 노출시키는 제 2 콘택홀을 형성한다.
다음으로 보호막(220)을 포함한 기판 전면에 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등의 금속 물질 중 어느 하나를 증착하고, 포토 및 식각 공정을 통하여 이를 패터닝하여 제 1 콘택홀을 통하여 반도체층(214)의 소스 영역(214)과 전기적으로 연결되는 소스 전극(222) 및 제 2 콘택홀을 통하여 반도체층(214)의 드레인 영역(214)과 전기적으로 연결되는 드레인 전극(224)을 형성한다.
이상으로 본 발명의 실시예에 의한 박막 트랜지스터가 완성된다.
본 발명의 실시예에 의한 방법으로 제조된 박막 트랜지스터는 액정표시장치(Liquid Crystal Display), 유기 전계 발광 소자(Organic Electro Luminescence Device) 등에 사용할 수 있다.
액정표시장치 및 유기 전계 발광 소자는 기판 상에 일정 간격을 갖고 일방향으로 형성되는 복수개의 게이트 라인과, 게이트 라인과 수직한 방향으로 일정 간격으로 형성되는 복수개의 데이터 라인과, 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 게이트 라인의 신호에 의해 스위칭되어 데이터 라인의 신호를 각 화소전극에 전달하는 복수개의 박막 트랜지스터를 포함하여 구성되어 있다. 즉, 상기 복수개의 박막 트랜지 스터를 본 발명의 실리콘 결정화 방법으로 형성하여 이용할 수 있는 것이다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같은 본 발명의 실리콘 결정화 방법 및 이를 이용한 박막 트랜지스터 제조방법은 다음과 같은 효과가 있다.
금속 촉매를 이용하여 비정질 실리콘을 결정화하는 경우, 결정화 열처리 전에 산소 분위기에서 플라즈마 처리를 진행하여, 금속 촉매를 포함하는 표면 산화막을 제거한 후 결정화를 진행함으로써 금속 촉매가 다결정 실리콘층 내부에 혼합된 상태로 남게 되는 것을 방지할 수 있는 효과가 있다.
또한, 결정화 열처리 전에 금속 촉매를 제거함으로써, 게터링(Gettering) 공정에서 종래와 비교하여 더 낮은 온도로 더 빠른 시간 이내에 금속 촉매를 제거할 수 있는 효과가 있다.
Claims (6)
- 기판 전면에 버퍼 산화막을 형성하는 단계;상기 버퍼 산화막 상부 전면에 비정질 실리콘층을 형성하는 단계;상기 비정질 실리콘층 상부 전면에 촉매 금속층을 형성하는 단계;상기 기판 전면에 산소 플라즈마 처리를 하여 상기 비정질 실리콘층 상부 표면에 씨드를 형성하고, 비정질 실리콘층 상부 전면에 표면 산화막을 형성하는 단계;상기 표면 산화막을 식각하여 제거하는 단계; 및상기 기판 전면에 열처리를 하여 상기 씨드를 성장시킴으로써 상기 비정질 실리콘층을 결정화시켜 다결정 실리콘층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 실리콘 결정화 방법.
- 제 1 항에 있어서,상기 촉매 금속층은 니켈(Ni) 또는 코발트(Co)를 증착하여 형성하는 것을 특징으로 하는 실리콘 결정화 방법.
- 제 1 항에 있어서,상기 씨드는 금속 실리사이드인 것을 특징으로 하는 실리콘 결정화 방법.
- 제 3 항에 있어서,상기 금속 실리사이드는 니켈 실리사이드(NiSi2) 또는 코발트 실리사이드(CoSi2)인 것을 특징으로 하는 실리콘 결정화 방법.
- 제 1 항에 있어서,상기 산소 플라즈마 처리는 100℃ 내지 400℃에서 이루어지는 것을 특징으로 하는 실리콘 결정화 방법.
- 기판 전면에 제 1 항 내지 제 5 항 중 어느 한 항의 방법을 사용하여 버퍼 산화막 및 다결정 실리콘층을 형성하는 단계;상기 다결정 실리콘층을 패터닝하여 섬 모양의 반도체층을 형성하는 단계;상기 반도체층 상부에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 상기 반도체층 내에 소스 영역 및 드레인 영역을 형성하는 단계;상기 게이트 전극 및 반도체층을 포함한 기판 전면에 보호막을 형성하는 단계;상기 보호막을 패터닝하여 상기 반도체층의 상기 소스 영역 및 드레인 영역의 상부에 각각 제 1 및 제 2 콘택홀을 형성하는 단계; 및상기 보호막을 포함한 기판 전면에 금속물질을 증착하고, 이를 패터닝하여 상기 제 1 및 제 2 콘택홀을 통해 각각 상기 반도체층의 소스 영역 및 드레인 영역과 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조방법.
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