KR101088449B1 - 금속 촉매를 이용한 폴리 게이트 전극을 구비하는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
금속 촉매를 이용한 폴리 게이트 전극을 구비하는 반도체 소자 및 그 제조방법이 개시된다. 본 발명에 따른 금속 촉매를 이용한 폴리 게이트 전극을 구비하는 반도체 소자는, 기판(100); 기판(100) 상에 형성되는 게이트 절연막(210); 및 게이트 절연막(210) 상에 형성되되 시드(seed)를 포함하는 결정립계(Grain Boundary)가 형성된 폴리 게이트 전극(320)을 포함하는 것을 특징으로 한다.
폴리 게이트, 금속 촉매, 결정립계, 그레인 바운더리
Description
본 발명은 금속 촉매를 이용한 폴리 게이트 전극을 구비하는 반도체 소자 및 그 제조방법에 관한 것이다. 보다 상세하게는 반도체 소자의 폴리 게이트 전극 형성시 금속 촉매를 이용하여 결정립계(그레인 바운더리: grain boundary)를 제어함으로써, 불순물(예를 들면, 붕소, 인)이 게이트 절연막 또는 채널 영역에 침투하는 것을 방지할 수 있는 반도체 소자와 그 제조방법에 관한 것이다.
오늘날 대부분의 전자기기에 내장되는 메모리와 비메모리의 수요증가에 따라 반도체 기술분야 및 핸드폰, 노트북, PDA(Personal Digital Assistants), 대형 TV와 같은 디스플레이의 수요가 증가함에 따라 두께가 얇고 가벼운 평판 디스플레이(Flat Panel Display) 기술분야의 발전이 급속하게 진행되고 있다.
특히, 이러한 반도체 분야에서는 처리속도와 저장용량이 향상된 고집적 반도체를 구현하기 위한 기술 개발이 진행되고 있다. 또한, 평판 디스플레이는 화질의 선명도 향상을 위해 기판의 화소 수가 증가하고 있으며, 크기 및 구동속도의 향상 을 위해 글래스 상에 스캔 드라이버 및 데이터 드라이버를 함께 집적하는 SOP(System On Panel) 기술의 개발이 진행되고 있다.
이와 같은 집적도를 실현하기 위해서는 트랜지스터 크기를 축소하는 기술이 필수적인데, 이를 위하여 소스/드레인 영역 사이에 형성되는 채널영역의 길이를 짧게 하는 단채널 방식과, 게이트 절연막의 두께를 얇게 형성하는 방식이 적용되어 왔다.
하지만, 채널 영역의 길이 감소는 특히, 드레인 영역과 채널 영역 사이에 급격하게 높은 전계를 형성하여, 펀치쓰루에 인한 핫 캐리어(Hot Carrier)를 발생시킬 수 있다. 이러한 핫 캐리어는 누설 전류를 야기하여 반도체를 손상시킬 뿐만 아니라 열화 등의 문제를 야기시킨다. 이러한 상기 핫 캐리어 발생을 방지하기 위하여 듀얼 게이트 또는 영역 사이에 LDD(Lightly Doped Drain) 영역을 형성하는 방법 등이 제안되었다.
한편, 집적도 기술에서 또 다른 중요한 요인인 게이트 절연막(게이트 산화층)은 게이트 전극과 채널 영역 사이를 절연시키면서 수직 전계를 형성시키는 기능을 수행함으로 임계치 이상의 일정 두께를 가져야 하는데, 집적화를 위해 두께를 얇게 할 경우에는 터널링(Tunneling) 현상에 의해 누설 전류를 야기할 수 있는 문제점이 있다.
특히, 소스/드레인 영역의 도핑시 마스크로 활용되는 게이트 전극을 통과한 불순물이 게이트 절연막의 가장자리부를 중심으로 침투하는 현상이 발생될 수 있는데, 상기와 같이 게이트 절연막의 두께가 얇을 경우에는 불순물 더 용이하게 오염 될 수 있으며, 나아가서는 불순물이 채널 영역까지도 침투할 수 있다.
따라서, 얇은 두께의 게이트 절연막을 사용하는 트랜지스터를 구비하는 반도체 소자의 신뢰성을 확보하기 위해서는 도핑시 불순물을 저지할 수 있는 고효율 마스크 기능의 게이트 전극이 필수적이다.
본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로서, 게이트 절연막과 채널 영역에 불순물이 침투하는 것을 방지하는데 목적이 있다.
또한, 본 발명은 폴리 게이트 전극의 마스크의 기능과 전자 이동도를 향상시키는데 다른 목적이 있다.
본 발명의 상기 목적은 기판; 상기 기판 상에 형성되는 게이트 절연막; 및 상기 게이트 절연막 상에 형성되되 시드(seed)를 포함하는 결정립계(Grain Boundary)가 형성된 폴리 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자 에 의해 달성된다.
또한, 본 발명의 상기 목적은 (a) 기판을 제공하는 단계; (b) 상기 기판 상에 절연막을 형성하는 단계; (c) 상기 절연막 상에 비정질 실리콘층을 형성하는 단계; (d) 상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계; (e) 상기 비정질 실리콘층을 열처리 하여 폴리 실리콘층을 형성하는 단계; 및 (f) 상기 폴리 실리콘층을 패터닝하여 폴리 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법에 의해 달성된다.
이때, 상기 시드는 금속일 수 있다.
상기 금속, 상기 금속 촉매층 및 상기 폴리 게이트 전극은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상을 포함할 수 있다.
상기 결정립계의 밀도는 상기 폴리 게이트 전극의 중심부 보다 가장자리부로 갈수록 작아질 수 있다.
상기 금속 촉매층은 중심부 보다 가장자리부로 갈수록 두께 또는 밀도가 작아질 수 있다.
본 발명에 의하면, 폴리 게이트 전극의 결정립계(Grain Boundary)를 효율적으로 제어할 수 있다.
또한, 본 발명에 의하면, 게이트 전극의 결정화 온도와 시간을 감소시킬 수 있다.
또한, 본 발명에 의하면, 게이트 절연막과 채널 영역에 불순물이 침투되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 게이트 전극의 전자 이동도를 향상시켜 트랜지스터의 동작 속도를 개선할 수 있다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
[본 발명의 바람직한 실시예]
본 명세서에 있어서, 금속 촉매를 이용한 폴리 게이트 전극은, 반도체(예를 들면, 메모리 또는 비메모리 반도체), 평판 디스플레이(예를 들면, 액정 표시 장치 또는 유기 전계 발광표시장치)와 같이 트랜지스터가 형성되는 반도체 소자에 있어서, 게이트측 배선으로 활용되는 전극을 의미하는 것으로 이해되어야 한다.
즉, 이하의 상세한 설명에서는 편의를 위해 일 예로, 반도체 기판을 사용하는 게이트 전극을 중심으로 본 발명의 폴리 게이트 전극으로 설명하지만, 본 발명이 이에 한정되는 것은 아니며, 반도체 소자 전반에서 본 발명이 동일하게 적용될 수 있음은 자명할 것이다.
반도체 소자의 구성
도 1a 내지 도 1e는 본 발명의 일 실시예에 의한 금속 촉매를 이용한 폴리 게이트 전극을 구비하는 반도체 소자의 제조 공정을 나타내는 단면도이다.
먼저, 도 1a를 참조하면, 본 발명의 일 실시예에 따라 기판(100)을 제공한다. 이러한 기판(100)은 일례로 n 또는 p형 반도체 기판(100)일 수 있다.
이어서, 기판(100) 상에는 절연 물질로 형성되는 절연막(200)을 형성할 수 있다. 절연막(200)은 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNX)일 수 있으며, 화학기상 증착법(Chemical Vapor Deposition) 또는 물리기상 증착법(Physical Vapor Deposition)을 이용하여 단층 또는 복층으로 적층하여 형성할 수 있다.
이어서, 절연막(200) 상에는 비정질 실리콘층(300)을 형성할 수 있다. 비정질 실리콘층(300)은 스퍼터링(Sputtering)과 같은 물리기상 증착법(Physical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition)와 같은 화학기상 증착법(Chemical Vapor Deposition)을 이용하여 형성할 수 있다.
다음으로 도 1b를 참조하면, 비정질 실리콘층(300) 상에는 금속 촉매층(400)을 형성할 수 있다. 금속 촉매층(400)은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상의 금속을 포함할 수 있으나, 바람직하게는 반응 제어가 용이한 니켈(Ni)을 사용할 수 있다.
이러한 금속 촉매층(400)을 형성 방법은 특별히 제한되지 않으나, 일례로, 열 증착 또는 스퍼터링과 같은 물리기상 증착법이나 LPCVD 또는 PECVD와 같은 화학기상 증착법에 의해 형성할 수 있다. 이때, 금속 촉매층(400)의 두께를 미세하게 조절할 필요가 있는 경우에는 화학기상 증착법을 이용하여 형성하는 것이 바람직하다. 또한, 금속 촉매층(400)의 두께를 원자층 단위 이하로 조절할 필요가 있는 경우에는 원자층 단위 증착법(Atomic Layer Deposition)법을 이용하여 형성하는 것이 바람직하다.
이어서, 소정의 열처리 과정(10)을 수행하여 금속 촉매층(400)에 포함된 금속이 비정질 실리콘층(300)으로 확산되어 폴리 실리콘층(310)으로 결정화될 수 있는데, 일례로 로(Furnace) 공정, RTA(Rapid Thermal Annealing) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용하여 수행할 수 있다.
이러한 열처리(10)에 의해 확산된 금속은 비정질 실리콘층(300)에서 금속 촉매인 시드(seed)의 기능을 수행하여 다수의 결정립(Grain)으로 결정화된다. 즉, 본 발명에 의한 폴리 실리콘층(310)은 금속 촉매층(400)의 금속이 비정질 실리콘층(300)의 실리콘(Si)과 결합하여 금속 실리사이드가 형성되고, 상기 금속 실리사이드가 결정화의 핵인 시드를 형성하게 되어 비정질 실리콘층(300)을 폴리 실리콘층(310)으로 결정화하게 된다.
바람직하게는, 본 발명의 일 실시예에 의한 폴리 실리콘층(310)은 소정의 결정립 크기를 갖는 다수의 결정립과 이들 결정립 사이에 결정립계(Grain Boundary)가 형성되어, 이후 불순물 도핑 공정에서 불순물을 저지하는 배리어(Barrier)의 기능을 할 수 있는데, 이러한 본 발명의 중요한 구성인 결정립계를 제어하기 위한 다 양한 기술은 도 2를 참조한 이하의 상세한 설명에서 이해될 것이다.
다음으로, 도 1c를 참조하면, 결정화 공정이 완료된 후 금속 촉매층(400)을 제거하고 폴리 실리콘층(310)과 절연막(200)을 일정 패턴으로 식각하여 폴리 게이트 전극(320)과 게이트 절연막(210)을 형성할 수 있다.
다음으로, 도 1d를 참조하면, 본 발명의 일 실시예에 의한 폴리 게이트 전극(320)을 마스크로 사용하여 불순물(20)을 기판(100)에 도핑할 수 있다. 이러한 불순물 도핑에 의해 소스 영역(110a)과 드레인 영역(110b)을 형성할 수 있는데, 이러한 불순물(20)로는 트랜지스터의 타입에 따라 공지된 p형 불순물 또는 n형 불순물을 제한 없이 사용할 수 있다.
이때, 본 발명에 의한 폴리 게이트 전극(320)은 고밀도의 결정립계를 가지는 바 불순물 확산의 배리어 기능을 수행함으로써, 게이트 절연막(210)과 채널 영역에 불순물이 침투하는 것을 효과적으로 방지할 수 있다.
여기서 채널 영역은 소스 영역(110a)과 드레인 영역(110b)의 사이에 위치하는 영역으로, 본 발명의 폴리 게이트 전극(320)에 의해 불순물(20)의 침투가 저지되어 도핑되지 않게 된다. 따라서, 트랜지스터 구동시 폴리 게이트 전극(320)에 인가되는 전압에 따라 발생하는 수직 전계에 의해 채널이 효율적으로 형성될 수 있다.
다음으로, 도 1e를 참조하면, 기판(100) 전면에 절연 물질로 형성되는 층간 절연막(500)을 형성할 수 있다. 이러한 층간 절연막(500)도 게이트 절연막(210)과 동일하게 실리콘 산화막(SiO2)또는 실리콘 질화막(SiNX)일 수 있으며, 화학기상 증착법(Chemical Vapor Deposition)법 또는 물리기상 증착법(Physical Vapor Deposition)을 이용하여 단층 또는 복층으로 적층하여 형성할 수 있다.
이어서, 층간 절연막(500)의 일부 영역을 식각하여 소스/드레인 영역(110a, 110b)의 표면을 노출시킨 후, 소스/드레인 전극 물질을 증착하고, 패터닝하여 소스/드레인 전극(600)을 형성하여 트랜지스터를 형성할 수 있다. 이러한 소스/드레인 전극(600)은 일례로, 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy) 중 어느 하나로 형성할 수 있으나, 이에 한정되는 것은 아니며 도전성 물질을 제한 없이 사용할 수 있다.
금속 촉매를 이용한 폴리 게이트 전극
이하의 상세한 설명에서는 본 발명의 구현을 위하여 중요한 기능을 수행하는 폴리 게이트 전극(320)의 구성 및 결정화 방법에 대하여 설명한다.
도 2는 본 발명의 일 실시예에 의한 금속 촉매를 이용한 폴리 게이트 전극의 다른 형태의 제조 공정을 나타내는 도면이다.
도 2를 참조하면, 비정질 실리콘층(300) 상에 금속 촉매층(400)이 형성되는데, 이러한 금속 촉매층(400)은 비정질 실리콘층(300) 전체에 균일하게 형성되는 것이 아니라, 폴리 게이트 전극(320) 영역 상에 상대적으로 두께 또는 밀도를 크게 형성하는 것이 바람직하다.
이는, 금속 촉매층(400)의 두께나 밀도에 따라 금속 시드의 양을 조절할 수 있기 때문이다. 따라서, 열처리(10)시 금속 촉매층(400)의 두께 또는 밀도가 큰 폴리 게이트 전극(320) 영역에서는 금속 시드의 양도 많아져서 결정립의 크기가 작은 폴리 실리콘이 성장함으로써 고밀도의 결정립계를 갖는 폴리 실리콘층(310)을 얻을 수 있다.
이러한 폴리 게이트 전극(320)을 마스크로 하여 소스/드레인 영역을 도핑하면 고밀도의 결정립계에 의해 불순물의 확산을 방지하는 효과를 향상시킬 수 있다.
한편, 이후 공정에서 제거될 폴리 게이트 전극(320) 영역 이외의 비정질 실리콘층(300)에서는 금속 촉매층(400)의 두께 또는 밀도가 작기 때문에 금속 시드의 양도 작아져서 결정립의 크기가 큰 폴리 실리콘이 성장함으로써 저밀도의 결정립계를 갖는 폴리 실리콘층(310)을 얻을 수 있다. 그러나, 이 영역은 폴리 실리콘층(310)이 불순물의 확산을 방지하는 기능을 가져야 할 필요성이 폴리 게이트 전극(320)에 비하여 크지 않다. 오히려 이 영역에서는 금속 시드의 양을 줄여줌으로써 금속 시드에 따라 트랜지스터가 오염되거나 결함이 발생하는 것을 억제하는 효과를 얻을 수 있다. 이때, 금속 시드에 따른 트랜지스터의 오염을 더 방지하기 위해서는 금속 촉매층(400)을 폴리 게이트 전극(320) 영역 상에만 형성할 수도 있음을 밝혀 둔다.
또한, 도시되지는 않았지만, 폴리 게이트 전극(320) 영역에서도 중심부 보다는 가장자리부로 갈수록 금속 촉매층(400)의 두께 또는 밀도를 증가시켜 결정립계의 크기가 폴리 게이트 전극(320) 가장자리부로 갈수록 작아지게 하는 것이 바람직하다. 이는, 게이트 절연막(210)과 채널영역의 가장자리부가 중심부에 비해 상대 적으로 불순물이 침투하기 용이하기 때문에 이를 효율적으로 방지하기 위함이다.
이상의 상세한 설명에서 본 발명은 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 의한 금속 촉매를 이용한 폴리 게이트 전극을 구비하는 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 의한 금속 촉매를 이용한 폴리 게이트 전극의 다른 형태의 제조 공정을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판
110a, 110b: 소스/드레인 영역
200: 절연막
210: 게이트 절연막
300: 비정질 실리콘층
310: 폴리 실리콘층
320: 폴리 게이트 전극
400: 금속 촉매층
Claims (7)
- 기판;상기 기판 상에 형성되는 게이트 절연막; 및상기 게이트 절연막 상에 형성되되 시드(seed)를 포함하는 결정립계(Grain Boundary)가 형성된 폴리 게이트 전극을 포함하되,상기 결정립계의 밀도는 상기 폴리 게이트 전극 영역의 중심부 보다 가장자리부로 갈수록 커지게 하여 불순물 도핑 공정시 상기 게이트 절연막과 채널 영역으로 불순물 침투를 방지하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 시드는 금속인 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서,상기 금속은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상인 것을 특징으로 하는 반도체 소자.
- 삭제
- (a) 기판을 제공하는 단계;(b) 상기 기판 상에 절연막을 형성하는 단계;(c) 상기 절연막 상에 비정질 실리콘층을 형성하는 단계;(d) 상기 비정질 실리콘층 상에 금속 촉매층을 형성하는 단계;(e) 상기 비정질 실리콘층을 열처리 하여 폴리 실리콘층을 형성하는 단계; 및(f) 상기 폴리 실리콘층을 패터닝하여 폴리 게이트 전극을 형성하는 단계를 포함하되,상기 금속 촉매층은 상기 폴리 게이트 전극 영역의 중심부 보다 가장자리부로 갈수록 두께 또는 밀도가 커지도록 형성되어 불순물 도핑 공정시 상기 절연막과 채널 영역으로 불순물 침투를 방지하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 금속 촉매층 및 상기 폴리 게이트 전극은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 및 Pt 중 어느 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
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-
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