KR100742382B1 - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터에 관한 것으로, 더욱 상세하게는 기판을 준비하는 단계; 상기 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층에 제 1 불순물을 주입하는 단계; 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계; 상기 캡핑층 상에 금속 촉매를 증착하는 단계; 상기 기판을 제 1 열처리하여 금속 촉매에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계; 상기 캡핑층을 제거하는 단계; 상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계; 상기 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 반도체층에 제 2 불순물을 주입하는 단계; 및 상기 기판을 제 2 열처리하여 반도체층에 잔류하는 금속 촉매를 버퍼층으로 제거하는 단계;를 포함하고, 상기 제 1 불순물은 1*e11/cm2 내지 1*e20/cm2로 주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법에 관한 것이다.
비정질 실리콘층, 게터링, 박막트랜지스터, SGS 결정화법

Description

박막트랜지스터의 제조방법{Fabricating Method of Thin Film Transistor}
도 1a 내지 도 1e는 본 발명에 따른 결정화 공정의 단면도이다.
도 2a 및 2b는 본 발명에 따라 제조된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
도 3a 및 3b는 제 2 불순물을 주입하여 소오스/드레인 영역 및 채널 영역을 형성하는 공정의 단면도이다.
도 4는 본 발명에 따라 제조된 반도체층에 잔류하는 금속 촉매가 버퍼층으로 확산하여 박막트랜지스터의 특성이 개선된 것을 나타내는 그래프이다.
도 5는 본 발명에 의해 제조된 반도체층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101. 기판 102. 버퍼층
103. 제 1 불순물 104. 비정질 실리콘층
105. 캡핑층 106. 금속 촉매층
106a, 106b. 금속 촉매 107. 제 1 열처리
109. 다결정 실리콘층 110. 반도체층
112. 소오스 영역 114. 채널 영역
116. 드레인 영역 120. 게이트 절연막
130. 게이트 전극 132. 제 2 불순물
135. 제 2 열처리 140. 층간 절연막
142. 소오스 전극 144. 드레인 전극
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 박막트랜지스터의 버퍼층을 비정질 실리콘층으로 형성하고 상기 버퍼층에 제 1 불순물을 도핑한 후, 금속 촉매를 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법인 SGS 결정화법(Super Grain Silicon)이나 금속 유도 결정화법(Metal Induced Crystallization) 또는 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등으로 결정화할 때 금속 촉매를 제거해 줌으로써, 반도체층의 채널 영역에 잔류하는 금속 촉매(Ni 등)의 양을 최소로 하여 누설 전류 특성을 개선하고 소자 특성을 향상시킬 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜 지스터는 주로 능동 매트릭스 액정 디스플레이 장치(AMLCD)의 능동소자와 유기전계 발광소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법은 고상 결정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단 점이 있으며, 상기 금속 유도 결정화법 또는 금속 유도 측면 결정화법으로 결정화하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막트랜지스터의 반도체층의 누설 전류를 증가시키는 단점이 있다.
현재, 금속촉매를 이용하여 비정질 실리콘층을 결정화하는 방법이 고상 결정화법(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법으로 구분된다. 그러나, 금속 촉매를 이용한 상기 방법의 경우는 결정화 후 다결정 실리콘층에 잔류하는 금속 촉매에 의한 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
상기와 같은 금속 촉매의 오염 문제를 해결하기 위하여 덮개층을 이용한 결정화 방법으로 다결정 실리콘층을 제조하는 방법(공개 특허 2003-0060403)이 개발되었다. 상기의 방법은 기판 상에 비정질 실리콘층 및 덮개층을 증착하고 그 위에 금속 촉매층을 형성시킨 다음, 상기 기판을 열처리 혹은 레이저를 이용한 열처리 공정으로 상기 금속 촉매를 덮개층을 통해서 비정질 실리콘층으로 확산시켜 시드(seed)를 형성시킨 후, 이를 이용하여 다결정 실리콘층을 얻어내는 방법이다. 상기 방법은 금속 촉매가 덮개층을 통하여 확산되기 때문에 필요 이상의 금속 오염을 막을 수 있다는 장점이 있으나, 여전히 다결정 실리콘층 내부에 금속 촉매가 다량 존재하는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 금속촉매를 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 방법인 금속 유도 결정화법(MIC, Metal Induced Crystallization), 금속 유도 측면 결정화법(MILC, Metal Induced Lateral Crystallization) 또는 SGS 결정화법(Super Grain Silicon) 등으로 결정화한 후, 반도체층의 채널 영역에 남아 있는 금속 촉매(Ni 등)의 잔류량을 최소로 하여 소자 특성을 향상시킨 P형 박막트랜지스터를 제조할 수 있는데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 박막트랜지스터의 제조방법은,
기판을 준비하는 단계;
상기 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층에 제 1 불순물을 주입하는 단계;
상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계;
상기 캡핑층 상에 금속 촉매를 증착하는 단계;
상기 기판을 제 1 열처리하여 금속 촉매에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;
상기 캡핑층을 제거하는 단계;
상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계;
상기 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
상기 반도체층에 제 2 불순물을 주입하는 단계; 및
상기 기판을 제 2 열처리하여 반도체층에 잔류하는 금속 촉매를 버퍼층으로 제거하는 단계;를 포함하고,
상기 제 1 불순물은 1*e11/cm2 내지 1*e20/cm2로 주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법에 의해서 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어 지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어 지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 발명의 바람직한 실시예를 도시하고 있는 도면은 명확한 설명을 위 해 과장되게 도시될 수도 있고, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성 요소를 나타낸다.
이하, 본 발명에 따른 바람직한 실시예를 첨부하는 도면을 참조하여 더욱 상세하게 설명하면 다음과 같다. 하기의 본 발명의 실시예에서는 SGS 결정화법을 이용하여 반도체층을 형성하는 공정을 예시하였으나, 이에 한정되지 않고 금속 유도 결정화법 또는 금속 유도 측면 결정화법 등 금속 촉매를 이용하여 반도체층을 형성하는 공정에 적용될 수 있다.
도 1a 내지 도 1e는 본 발명에 따른 결정화 공정의 단면도이다.
먼저, 도 1a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(101)상에 비정질 실리콘으로 버퍼층(102)을 형성한다. 이때, 상기 버퍼층(102)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용하여 형성할 수 있다. 상기 버퍼층(102)은 10Å 내지 3000Å의 두께로 형성하는데, 상기 버퍼층(102)의 두께가 10Å 이하로 형성될 때에는 하기의 공정에서 형성되는 반도체층의 채널 영역에 남아있는 금속 촉매가 제거되기 어렵고, 3000Å 이상으로 형성될 때에는 상기 버퍼층(102)의 비정질 실리콘층을 다결정 실리콘층으로 결정화하는데 높은 온도와 오랜 시간이 필요하며 증착 시간도 지연된다.
이어서, 상기 버퍼층(102)에 제 1 불순물(103)을 주입한다. 상기 제 1 불순물(103)은 하기의 공정에서 형성될 반도체층의 채널 영역에 남아 있는 금속 촉매를 제거하기 위한 게터링(gettering) 작용을 하는 물질인데, 상기 제 1 불순물(103)로 는 인(P), PHx + 또는 P2Hx(여기서, X=1,2,3...)로 이루어진 군에서 선택되는 어느 하나가 주입 가능하며, 주기율표 상의 5족 원소도 주입 가능하다. 바람직하게는 상기 제 1 불순물(103)로 인(P)을 사용하며 도핑양은 바람직하게는 1*e11/cm2 내지 1*e20/cm2로 주입한다. 상기 제 1 불순물(103)이 1*e11/cm2 이하로 도핑될 경우에는 하기의 공정에서 상기 버퍼층(102) 상에 형성되는 반도체층에 잔류하는 금속 촉매가 충분히 제거되기 어려우며, 1*e20/cm2 이상으로 도핑될 경우에는 상기 버퍼층(102)에 도핑된 제 1 불순물(103)이 상기 반도체층으로 확산(diffusion)되어 소자의 특성을 저하시킬 수 있다.
한편, 본 발명의 실시예에서는 비정질 실리콘을 증착한 후 제 1 불순물(103)을 도핑하여 상기 버퍼층(102)을 형성하였으나, 다결정 실리콘층을 형성한 후 제 1 불순물(103)을 도핑하여 버퍼층(102)을 형성할 수도 있다.
계속해서, 도 1b에 도시된 바와 같이 상기 버퍼층(102) 상에 비정질 실리콘층(104)을 형성한다. 이때, 상기 비정질 실리콘층(104)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 비정질 실리콘층(104)을 형성할 때 또는 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
도 1c는 상기 비정질 실리콘층 상에 캡핑층 및 금속 촉매층을 형성하는 공정의 단면도이다.
도 1c를 참조하면, 상기 비정질 실리콘층(104) 상에 캡핑층(105)을 형성한다. 이때, 상기 캡핑층(105)은 금속 촉매가 열처리 공정을 통해 확산할 수 있는 실리콘 질화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 복층을 사용할 수 있으며, 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으로 형성한다. 이때, 상기 캡핑층(105)의 두께는 1Å 내지 2000Å으로 형성한다.
이어서, 상기 캡핑층(105) 상에 금속 촉매를 증착하여 금속 촉매층(106)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 중 어느 하나 이상을 사용하는데, 바람직하게는 니켈(Ni)을 이용한다.
이때, 일반적으로 금속 유도 결정화법 또는 금속 유도 측면 결정화법에서 금속 촉매의 두께 또는 밀도를 조심스럽게 조절해야 하는데, 이는 결정화 이후, 상기 금속 촉매가 다결정 실리콘층의 표면에 잔류하여 박막트랜지스터의 누설 전류를 증가시키는 등의 문제를 야기하기 때문이다. 그러나, 본 발명에서는 상기 금속 촉매층(106)의 두께 또는 밀도를 정밀하게 제어할 필요없이 두껍게 형성하여도 무방하다. 이는 상기 캡핑층(105)이 확산하는 금속 촉매를 필터링하여 미량의 금속 촉매만이 결정화에 기여하게 하고, 확산하는 대부분의 금속 촉매는 상기 캡핑층(105)을 통과하기 어려워 결정화에 기여하지 않게 된다.
도 1d는 상기 기판을 제 1 열처리하여 금속 촉매를 상기 캡핑층을 통해 확산시켜 비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 1d를 참조하면, 버퍼층(102), 비정질 실리콘층(104), 캡핑층(105) 및 금속 촉매층(106)이 형성된 기판(101)을 제 1 열처리(107)하여 금속 촉매층(106)의 금속 촉매 중 일부를 비정질 실리콘층(104)의 표면으로 이동시킨다. 즉, 제 1 열처리(107)에 의해 캡핑층(105)을 통과하여 확산하는 금속 촉매들(106a, 106b) 중 캡핑층(105)으로 확산하여 이동하는 미량의 금속 촉매(106b)들만이 비정질 실리콘층(104)의 표면으로 확산하게 되고, 대부분의 금속 촉매(106a)들은 상기 비정질 실리콘층(104)에 도달하지 못하거나 캡핑층(105)을 통과하지 못하게 된다. 따라서, 상기 캡핑층(105)의 확산 저지 능력에 의해 비정질 실리콘층(104)의 표면에 도달하는 금속 촉매의 양이 결정되어 지는데, 상기 캡핑층(105)의 확산 저지 능력은 상기 캡핑층(105)의 두께와 밀접한 관계가 있다. 즉, 캡핑층(105)의 두께가 두꺼워질수록 확산되는 양은 적어지게 되어 결정립의 크기가 커지게 되고, 두께가 얇아질수록 확산되는 양은 많아지게 되어 결정립의 크기는 작아지게 된다.
이때, 상기 제 1 열처리(107) 공정은 200 내지 800℃의 온도 범위에서 1 분 내지 20 시간 동안 진행하여 상기 금속 촉매를 확산시키게 되는데, 상기 제 1 열처리(107) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나 이상의 공정을 이용할 수 있다.
도 1e는 상기 기판 상에 형성된 비정질 실리콘층이 확산된 금속 촉매에 의해 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 1e를 참조하면, 상기 캡핑층(105)을 통과하여 비정질 실리콘층(도 1d의 104)의 표면에 확산한 금속 촉매(106b)들에 의해 상기 비정질 실리콘층(104)이 다 결정 실리콘층(109)으로 결정화된다. 즉, 금속 촉매층(106)의 금속 촉매(106b)가 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)로 작용하게 되어 비정질 실리콘층의 결정화를 유도하게 된다.
이때, 본 발명에 따른 결정화법은 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리 공정을 수행하여 금속 촉매를 확산시키며, 상기 확산된 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 방법을 이용하는데, 이를 SGS(Super Grain Silicon) 결정화법이라 한다.
따라서, 상기 결정화의 핵인 금속 실리사이드의 양을 조절함으로써, 다결정 실리콘층(109)의 결정립 크기를 조절할 수 있고 또한, 이러한 결정립 크기의 조절은 상기 결정화에 기여하는 금속 촉매(106b)에 의해 결정됨으로써, 상기 캡핑층(105)의 확산 저지 능력을 조절하여 다결정 실리콘층(109)의 결정립 크기를 조절할 수 있다. 즉, 상기 캡핑층(105)의 두께를 조절하여 다결정 실리콘층(109)의 결정립 크기를 조절할 수 있다.
한편, 도 1e에서는 캡핑층(105)과 금속 촉매층(106)을 제거하지 않고 상기 비정질 실리콘층(도 1d의 104)을 다결정 실리콘층(109)로 결정화하는 공정을 진행하였으나, 상기 캡핑층(105)과 금속 촉매층(106)을 제거하고 상기 비정질 실리콘층(104)을 다결정 실리콘층(109)으로 결정화하는 공정을 진행하여도 무방하다.
또한, 본 발명의 실시예에서는 SGS 결정화법으로 상기 비정질 실리콘층을 다 결정 실리콘층으로 결정화한 것을 예시하였으나, 상기 결정화는 금속 유도 결정화법 또는 금속 유도 측면 결정화법 등의 금속 촉매를 이용하는 결정화법을 이용하여 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 공정에도 동일하게 적용할 수도 있다.
도 2a 및 2b는 본 발명에 의해 제조된 다결정 실리콘층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
도 2a를 참조하면, 버퍼층(102)이 형성된 기판(101) 상에 캡핑층을 포함하는 SGS 결정화법으로 결정화된 다결정 실리콘층(도 1e의 109)을 패터닝하여 반도체층(110)을 형성한다. 이때, 상기 반도체층(110)은 캡핑층에 의해 미량의 금속 촉매만이 반도체층(110)에 잔류하여 다른 결정화법에 비해 우수한 누설 전류 특성을 갖게 된다.
이어서, 도 2b에 도시된 바와 같이 상기 반도체층(110)이 형성된 기판(101) 상에 게이트 절연막(120)을 형성하는데, 상기 게이트 절연막(120)은 실리콘 산화막 또는 실리콘 질화막을 단층 또는 복층으로 적층하여 형성한다.
계속해서, 상기 게이트 절연막(120) 상부에 알루미늄(Al) 또는 알루미늄- 네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중 층으로 게이트 전극용 금속층(도시안됨)을 형성하고, 사진식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(110)과 대응되는 소정 부분에 게이트 전극(130)을 형성한다.
도 3a 및 3b는 제 2 불순물을 주입하여 소오스/드레인 영역 및 채널 영역을 형성하는 공정의 단면도이다.
도 3a에 도시된 바와 같이, 상기 게이트 전극(130)을 마스크로 사용하여 도전형의 제 2 불순물(132)을 소정 도핑하여 소오스 영역(112)과 드레인 영역(116)을 형성한다. 상기 제 2 불순물(132)로 p형 불순물을 이용하여 P형 박막트랜지스터를 형성하는데, 상기 p형 불순물로는 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택할 수 있다.
이때, 상기 제 2 불순물(132)이 도핑되지 않은 상기 소오스 영역(112)과 드레인 영역(116)의 사이에 위치한 영역은 채널 영역(114)으로 작용한다. 그러나, 상기 도핑 공정은 게이트 전극(130)을 형성하기 전에 포토레지스트를 형성하여 진행할 수도 있다.
이어서, 도 3b에 도시된 바와 같이 기판(101) 전체를 제 2 열처리(135)하여 반도체층(110)의 채널 영역(114)에 잔류하는 금속 촉매(Ni 등)를 제거한다. 상기 제 2 열처리(135)는 450℃ 내지 800℃의 온도 범위에서 실시하고, 1분 이상 10시간 이하의 시간 동안 가열한다. 상기 제 2 열처리(135) 공정에 의해 반도체층(110)에 잔류하는 미량의 금속 촉매(Ni 등)가 제거되는데, 특히 반도체층(110)의 채널 영역(114)에 잔류하는 미량의 금속 촉매가 버퍼층(102)에 도핑된 제 1 불순물(도 1a의 103)에 의해 제거(gettering)되어 전기적 특성이 우수한 P형 박막트랜지스터를 형성할 수 있다.
상기와 같이 버퍼층(102)에 제 1 불순물(103)인 게터링 공정 물질을 도핑하고 제 2 열처리(135)하여 P형 박막트랜지스터를 형성함으로써, 도 4에 도시된 바와 같이 반도체층(110)에 잔류하는 금속 촉매(Ni)가 버퍼층(102)으로 확산하여 P형 박막트랜지스터의 특성이 개선된 것을 확인할 수 있다.
한편, 본 발명의 실시예에서는 버퍼층(102) 상에 반도체층(110)을 형성하고 상기 반도체층(110)에 제 2 불순물(132)인 p형 불순물을 주입한 후, 제 2 열처리(135)하여 반도체층(110)에 잔류하는 금속 촉매를 제거하는 공정을 수행하였는데, 상기 금속 촉매를 제거하는 공정은 상기 반도체층(110)에 제 2 불순물(132)인 p형 불순물을 주입하기 전에 기판(101) 전체에 제 2 열처리(135)해 줌으로써 수행될 수도 있다.
도 5는 본 발명에 의해 제조된 반도체층을 이용하여 박막트랜지스터를 제조하는 공정의 단면도이다.
도 5를 참조하면, 상기 게이트 절연막(120) 상의 게이트 전극(130) 상부에 하부 구조를 보호하는 층간 절연막(140)을 형성한 후 상기 층간 절연막(140), 게이트 절연막(120)의 소정 영역을 식각하여 콘택홀을 형성하며 상기 콘택홀을 채우는 소오스/드레인 전극(142,144)을 형성하여 금속 촉매가 제거된 소오스 영역(112), 드레인 영역(116)과 채널 영역(114)을 구비한 반도체층(110)을 포함하는 P형 박막트랜지스터를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다 양한 변형과 수정이 가능할 것이다.
상기한 바와 같이 본 발명에 따르면, 버퍼층에 게터링(gettering) 공정 물질을 주입하고 열처리하여 반도체층에 남아있는 미량의 금속 촉매(Ni 등)를 제거함으로써, 누설 전류 및 구동 전압이 감소되고 소자 특성이 향상된 P형 박막트랜지스터를 얻을 수 있다.

Claims (12)

  1. 기판을 준비하는 단계;
    상기 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층에 제 1 불순물을 주입하는 단계;
    상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 캡핑층을 형성하는 단계;
    상기 캡핑층 상에 금속 촉매를 증착하는 단계;
    상기 기판을 제 1 열처리하여 금속 촉매에 의해 비정질 실리콘층을 다결정 실리콘층으로 결정화하는 단계;
    상기 캡핑층을 제거하는 단계;
    상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하는 단계;
    상기 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 반도체층에 제 2 불순물을 주입하는 단계; 및
    상기 기판을 제 2 열처리하여 반도체층에 잔류하는 금속 촉매를 버퍼층으로 제거하는 단계;를 포함하고,
    상기 제 1 불순물은 1*e11/cm2 내지 1*e20/cm2로 주입하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제 1항에 있어서,
    상기 제 1 불순물은 주기율표 상의 5족 원소인 것을 특징으로 하는 박막트랜지스터의 제조방법
  3. 제 1항에 있어서,
    상기 제 1 불순물은 인(P), PHx + 또는 P2Hx(여기서, X=1,2,3...)로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 제 1항에 있어서,
    상기 버퍼층은 10Å 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 제 1항에 있어서,
    상기 제 1 열처리는 200℃ 내지 800℃의 온도 범위에서 실시하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제 1항에 있어서,
    상기 제 1 열처리는 1 분 내지 20 시간의 범위에서 실시하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제 1항에 있어서,
    상기 제 2 열처리는 450℃ 내지 800℃의 온도 범위에서 실시하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제 1항에 있어서,
    상기 제 2 열처리는 1 분 내지 10 시간의 범위에서 실시하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 1항에 있어서,
    상기 캡핑층은 실리콘 산화막 또는 실리콘 질화막의 단층 또는 복층으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 1항에 있어서,
    상기 캡핑층은 1 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 1항에 있어서,
    상기 제 2 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 1항에 있어서,
    상기 버퍼층은 비정질 실리콘으로 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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