KR100875432B1 - 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치 - Google Patents

다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치 Download PDF

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Abstract

본 발명은 다결정 실리콘층의 제조 방법, 상기 제조 방법을 이용하여 제조된 다결정 실리콘층을 이용하는 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치에 관한 것이다.
본 발명은 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고, 상기 다결정 실리콘층에서 채널 영역이 형성되는 이외의 영역에 대응하는 상기 다결정 실리콘의 상부 또는 하부의 일정 영역과 접하는 금속층 패턴 또는 금속실리사이드층 패턴을 형성하고, 상기 기판을 열처리하여 상기 다결정 실리콘층에서 채널 영역이 형성되는 영역에 존재하는 금속 촉매를 상기 금속층 패턴 또는 금속실리사이드층 패턴이 형성된 영역에 대응하는 상기 다결정 실리콘층 내의 영역으로 게터링하는 것을 특징으로 하는 다결정 실리콘층의 제조 방법을 이용하여, 상기 다결정 실리콘층에서 채널 영역이 형성되는 영역에 존재하는 금속 촉매를 효과적으로 제거할 수 있게 되어, 이를 이용하여 누설전류특성이 향상된 박막트랜지스터 및 이를 구비하는 유기전계발광표시장치를 형성할 수 있다.
Figure R1020070053314
다결정 실리콘, 게터링, 박막트랜지스터

Description

다결정 실리콘층의 제조 방법, 이를 이용하여 형성된 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치{Fabricating method of polycrystalline silicon, TFT fabricated using the same, fabricating method of the TFT and organic lighting emitting diode display device comprising the same}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 결정화 공정의 단면도이다.
도 2a 및 도 2b는 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 다결정 실리콘층에서 채널 영역이 형성되는 영역에 잔존하는 금속 촉매를 제거하는 공정을 나타낸 단면도이다.
도 3은 다결정 실리콘층 내의 결정화를 위한 금속 촉매를 게터링하는 메커니즘을 설명하는 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 다결정 실리콘층에서 채널 영역이 형성되는 영역에 잔존하는 금속 촉매를 제거하는 공정을 나타낸 단면도이다.
도 5a 내지 도 5c는 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 탑 게이트 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 6a 내지 도 6c는 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 바텀 게이트 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 7a 내지 도 7c는 본 발명의 제 2 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 탑 게이트 박막트랜지스터를 제조하는 공정을 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 형성된 박막트랜지스터의 오프전류와 종래의 인(P) 도핑에 의한 게터링 방법을 이용하여 형성된 박막트랜지스터의 오프전류를 비교한 그래프이다.
도 9는 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 형성한 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200, 400, 500, 600, 700: 기판 210, 410, 510, 610, 710: 버퍼층
220, 430, 520, 640, 730: 다결정 실리콘층
230, 420, 530, 650, 720: 금속층 패턴 또는 금속실리사이드층 패턴
540, 630, 740: 게이트 절연막 550, 620, 750 : 게이트 전극
560, 760: 층간 절연막 660: 오믹콘택층
571, 572, 671, 672, 771, 772: 소오스/드레인 전극
575: 절연막 580: 제 1 전극
585: 화소정의막 590: 유기막층
595: 제 2 전극
본 발명은 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치에 관한 것으로, 더욱 상세하게는 금속 촉매를 이용하여 결정화된 다결정 실리콘층에 있어서, 금속층 또는 이들 금속의 실리사이드층을 형성하고 열처리함으로써, 상기 다결정 실리콘층에서 채널 영역이 형성되는 영역에 존재하는 금속 촉매를 제거할 수 있는 다결정 실리콘층의 제조 방법, 상기 다결정 실리콘층의 제조 방법을 이용하여 제조한 다결정 실리콘층을 이용하여 박막트랜지스터의 반도체층을 형성함으로써, 누설전류가 현저히 감소된 박막트랜지스터, 그의 제조방법 및 이를 이용하는 유기전계발광표시장치에 관한 것이다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결정화 법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있으며, 상기 금속 유도 결정화법 또는 금속 유도 측면 결정화법으로 결정화하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막트랜지스터의 반도체층의 누설 전류를 증가시키는 단점이 있다.
현재, 금속을 이용하여 비정질 실리콘층을 결정화하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법, SGS 결정화(Super Grain Silicon Crystallization) 방법 등이 있다. 그러나, 금속 촉매를 이용한 상기 방법의 경우는 금속 촉매에 의한 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
따라서 금속 촉매를 이용하여 비정질 실리콘층을 결정화하고 난 후에는 상기 금속 촉매를 제거하기 위한 게터링(gettering) 공정이 행해진다. 일반적인 게터링 공정은 인 또는 희가스(noble gas) 등의 불순물을 이용하거나, 다결정 실리콘층 상에 비정질 실리콘층을 형성하는 방법 등을 이용하여 행하여진다. 그러나 상기 방법들을 이용하는 경우에도 다결정 실리콘층 내부의 금속 촉매의 제거 효과가 크게 개선되지 아니하여 여전히 누설 전류가 큰 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 금속 촉매를 이용하여 결정화된 다결정 실리콘층에 있어서, 상기 다결정 실리콘층에서 채널 영역이 형성되는 영역에 잔존하는 금속 촉매를 제거하는 다결정 실리콘층의 제조 방법과 상기 제조 방법을 이용하여 형성한 다결정 실리콘층으로 반도체층을 형성함 으로써, 누설 전류가 현저히 감소된 박막트랜지스터, 그의 제조방법 및 이를 이용하는 유기전계발광표시장치를 제공하는데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명은 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고, 상기 다결정 실리콘층에서 채널 영역이 형성되는 이외의 영역에 대응하는 상기 다결정 실리콘층의 상부 또는 하부의 일정 영역과 접하는 금속층 패턴 또는 금속실리사이드층 패턴을 형성하고, 상기 기판을 열처리하여 상기 다결정 실리콘층에서 채널 영역이 형성되는 영역에 존재하는 상기 금속 촉매를 상기 금속층 패턴 또는 금속실리사이드층 패턴이 형성된 영역에 대응하는 상기 다결정 실리콘층 내의 영역으로 게터링하는 것을 특징으로 하는 다결정 실리콘층의 제조 방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하며, 채널 영역 및 소오스/드레인 영역을 포함하는 반도체층; 상기 채널 영역 이외의 영역에 대응하는 상기 반도체층의 상부 또는 하부에 위치하는 금속층 패턴 또는 금속실리사이드층 패턴; 상기 반도체층의 채널 영역에 대응되게 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막; 및 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
또한 본 발명은 기판을 제공하고, 상기 기판 상에 비정질 실리콘층을 형성하고, 상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고, 상기 다결정 실리콘층에서 채널 영역이 형성되는 이외의 영역에 대응하는 상기 다결정 실리콘층의 상부 또는 하부의 일정 영역과 접하는 금속층 패턴 또는 금속실리사이드층 패턴을 형성하고, 상기 다결정 실리콘층의 채널 영역에 대응되도록 게이트 전극을 형성하고, 상기 다결정 실리콘층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 다결정 실리콘층 사이에 위치하는 게이트 절연막을 형성하고, 상기 다결정 실리콘층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 형성하는 것을 포함하며, 상기 금속층 패턴 또는 금속실리사이드층 패턴을 형성하고 난 후에 상기 기판을 열처리하여 상기 다결정 실리콘층에서 채널 영역에 존재하는 상기 금속 촉매를 상기 금속층 패턴 또는 금속실리사이드층패턴이 형성된 영역에 대응하는 상기 다결정 실리콘층 내의 영역으로 게터링하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법을 제공한다.
또한 본 발명은 기판; 상기 기판 상에 위치하며, 채널 영역 및 소오스/드레인 영역을 포함하는 반도체층; 상기 채널 영역 이외의 영역에 대응하는 상기 반도체층의 상부 또는 하부에 위치하는 금속층 패턴 또는 금속실리사이드층 패턴; 상기 반도체층의 채널 영역에 대응되게 위치하는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막; 상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극; 상기 소오스/드레인 전극에 전기적으로 연결되는 제 1 전극; 상 기 제 1 전극 상에 위치하는 유기막층; 및 상기 유기막층 상에 위치하는 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 결정화 공정의 단면도이다.
먼저, 도 1a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(110)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(110) 상에 비정질 실리콘층(120)을 형성한다. 이때 상기 비정질 실리콘층(120)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 비정질 실리콘층(120)을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
다음, 상기 비정질 실리콘층(120)을 다결정 실리콘층으로 결정화한다. 본 발명에서는 MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법 또는 SGS(Super Grain Silicon)법 등과 같은 금속 촉매를 이용한 결정화 방법을 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화한다.
상기 SGS법은 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하여 결정립의 크기를 수 ㎛ 내지 수백 ㎛ 까지 조절할 수 있는 결정화방법이다. 상기 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하기 위한 일 실시예로 상기 비정질 실리콘층 상에 캡핑층을 형성하고, 상기 캡핑층 상에 금속 촉매층을 형성한 후 열처리하여 금속 촉매를 확산시킬 수 있으며, 공정에 따라서는 캡핑층을 형성하지 않고 금속 촉매층을 저농도로 형성하는 것 등에 의해 확산되는 금속 촉매의 농도를 저농도로 조절할 수도 있다.
본 발명의 실시예에서는 SGS 결정화법으로 다결정 실리콘층을 형성하는 것이 바람직한 바, 하기에서는 이를 설명한다.
도 1b는 상기 비정질 실리콘층 상에 캡핑층과 금속 촉매층을 형성하는 공정의 단면도이다.
도 1b를 참조하면, 상기 비정질 실리콘(120) 상에 캡핑층(130)을 형성한다. 이때, 상기 캡핑층(130)은 추후의 공정에서 형성되는 금속 촉매가 열처리 공정을 통해 확산할 수 있는 실리콘 질화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 복층을 사용할 수 있다. 상기 캡핑층(130)은 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으로 형성한다. 이때, 상기 캡핑층(130)의 두께는 1 내지 2000Å으로 형성한다. 상기 캡핑층(130)의 두께가 1Å 미 만이 되는 경우에는 상기 캡핑층(130)이 확산하는 금속 촉매의 양을 저지하기가 어려우며, 2000Å 초과하는 경우에는 상기 비정질 실리콘층(120)으로 확산되는 금속 촉매의 양이 적어 다결정 실리콘층으로 결정화하기 어렵다.
이어서, 상기 캡핑층(130) 상에 금속 촉매를 증착하여 금속 촉매층(140)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 이때, 상기 금속 촉매층(140)은 상기 캡핑층(130) 상에 1011 내지 1015atoms/㎠의 면밀도로 형성하는데, 상기 금속 촉매가 1011atoms/㎠의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 상기 비정질 실리콘층이 SGS법에 의한 다결정 실리콘층으로 결정화하기 어렵고, 상기 금속 촉매가 1015atoms/㎠의 면밀도 보다 많게 형성된 경우에는 비정질 실리콘층으로 확산되는 금속 촉매의 양이 많아 다결정 실리콘층의 결정립이 작아지고, 또한, 잔류하는 금속 촉매의 양이 많아 지게 되어 상기 다결정 실리콘층을 패터닝하여 형성되는 반도체층의 특성이 저하되게 된다.
도 1c는 상기 기판을 열처리하여 금속 촉매를 캡핑층을 통해 확산시켜 비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 1c를 참조하면, 상기 버퍼층(110), 비정질 실리콘층(120), 캡핑층(130) 및 금속 촉매층(140)이 형성된 상기 기판(100)을 열처리(150)하여 상기 금속 촉매층(140)의 금속 촉매 중 일부를 상기 비정질 실리콘층(120)의 표면으로 이동시킨 다. 즉, 상기 열처리(150)에 의해 상기 캡핑층(130)을 통과하여 확산하는 금속 촉매들(140a, 140b) 중 미량의 금속 촉매(140b)들만이 상기 비정질 실리콘층(120)의 표면으로 확산하게 되고, 대부분의 금속 촉매(140a)들은 상기 비정질 실리콘층(120)에 도달하지도 못하거나 상기 캡핑층(130)을 통과하지 못하게 된다.
따라서, 상기 캡핑층(130)의 확산 저지 능력에 의해 상기 비정질 실리콘층(120)의 표면에 도달하는 금속 촉매의 양이 결정되는데, 상기 캡핑층(130)의 확산 저지 능력은 상기 캡핑층(130)의 두께와 밀접한 관계가 있다. 즉, 상기 캡핑층(130)의 두께가 두꺼워질수록 확산되는 양은 적어지게 되어 결정립의 크기가 커지게 되고, 두께가 얇아질수록 확산되는 양은 많아지게 되어 결정립의 크기는 작아지게 된다.
이때, 상기 열처리(150) 공정은 200 내지 900℃의 온도 범위에서 수 초 내지 수 시간 동안 진행하여 상기 금속 촉매를 확산시키게 되는데, 상기 온도와 시간에서 진행하는 경우에 과다한 열처리 공정으로 인한 기판의 변형 등을 방지할 수 있으며, 제조 비용 및 수율의 면에서도 바람직하다. 상기 열처리(150) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용할 수 있다.
도 1d는 확산된 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 1d를 참조하면, 상기 캡핑층(130)을 통과하여 상기 비정질 실리콘층(120)의 표면에 확산한 금속 촉매(140b)들에 의해 상기 비정질 실리콘층(120)이 다결정 실리콘층(160)으로 결정화된다. 즉, 상기 확산한 금속 촉매(140b)가 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층이 다결정 실리콘층으로 결정화하게 된다.
한편, 도 1d에서는 상기 캡핑층(130)과 금속 촉매층(140)을 제거하지 않고 상기 열처리(150) 공정을 진행하였으나, 금속 촉매를 상기 비정질 실리콘층(120) 상으로 확산시켜 결정화의 핵인 금속 실리사이드를 형성시킨 후, 상기 캡핑층(130)과 금속 촉매층(140)을 제거하고 열처리함으로써 다결정 실리콘층을 형성하여도 무방하다.
도 2는 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 다결정 실리콘층을 제조하는 공정을 나타낸 단면도이다.
먼저, 도 2a에 도시된 바와 같이 버퍼층(210), 도 1의 실시예에 따른 금속 촉매를 이용하여 결정화된 다결정 실리콘층(220)이 형성된 기판(200)이 제공된다.
이어서, 도 2b에 도시된 바와 같이 상기 다결정 실리콘층(220)에서 채널 영역이 형성되는 이외의 영역에 대응하는 상기 다결정 실리콘층(220)의 상부의 일정 영역과 접하는 금속층 패턴 또는 금속실리사이드층 패턴(230)을 형성한다. 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)은 상기 다결정 실리콘층(220) 내에서 확산계수가 결정화를 위한 상기 금속 촉매보다 작은 금속 또는 이들 금속의 합금을 포함하는 금속층 패턴이거나 또는 이들 금속의 금속실리사이드층 패턴이다. 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)의 금속 또는 금속실리사이드는 게터 링용 금속 또는 금속실리사이드이며, 이들 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성된 영역에 대응하는 상기 다결정 실리콘층(220) 내의 영역(220a)으로 상기 금속 촉매가 게터링된다.
상기 다결정 실리콘층(220) 내에서 상기 금속층 패턴 또는 금속실리사이드층패턴(230)의 금속 또는 금속실리사이드의 확산계수는 상기 결정화를 위한 금속 촉매의 확산 계수의 1/100 이하인 것이 바람직하다. 상기 금속 또는 금속실리사이드의 확산 계수가 상기 금속 촉매의 1/100 이하일 때, 상기 게터링용 금속 또는 금속실리사이드가 상기 다결정 실리콘층(220) 내에서 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성된 영역에 대응하는 영역(220a)에서 벗어나서 상기 다결정 실리콘층(220) 내의 다른 영역으로 확산되는 것을 방지하여, 상기 다결정 실리콘층(220) 내의 다른 영역에 상기 금속 또는 금속실리사이드가 위치하는 것을 방지할 수 있다.
다결정 실리콘층의 결정화에 이용되는 금속 촉매로는 니켈이 널리 사용되는데, 니켈의 경우 다결정 실리콘층 내에서의 확산계수는 약 10-5 ㎠/s 이하이므로,니켈을 금속 촉매로 사용하는 경우에는, 상기 게터링용으로 사용되는 금속층 패턴 또는 금속실리사이드층 패턴(230)의 금속 또는 금속실리사이드의 다결정 실리콘층내에서의 확산계수는 니켈의 1/100배 이하의 값, 즉 0 초과 내지 10-7㎠/s 이하의 값을 가지는 것이 바람직하다. 이때, 상기 금속 또는 금속실리사이드는 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, Ta, La, Ce, Pr, Nd, Dy, Ho, TiN, 및 TaN로 이루어진 군에서 선택되는 하나, 이들의 합금, 또는 이들 금속의 실리사이드일 수 있다.
상기 금속층 패턴 또는 금속실리사이드층 패턴(230)은 상기 다결정 실리콘층(220)에서 채널이 형성되는 영역으로부터 50㎛이하로 이격된 위치에 대응하는 상기 다결정 실리콘층(220)의 상부에 형성되는 것이 바람직하다. 50㎛를 초과하여 이격된 위치에 대응하는 영역에 형성되는 경우, 채널 영역에 존재하는 결정화를 위한 금속 촉매가 상기 영역에서 게터링 되기 위해선 이동되어야하는 거리가 길게 되는데, 이때 상기 거리를 이동시키기 위하여 가해주는 열처리 시간이 길어져서 기판이 변형될 수 있으며, 상기 금속 촉매가 상기 영역까지 이동하기 어려울 수 있다.
또한 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)은 30Å 내지 10000Å 두께로 형성되는 것이 바람직하다. 30Å 미만의 두께로 형성되는 경우에는 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성된 영역에 대응하는 상기 다결정 실리콘층(220) 내의 영역으로 상기 결정화를 위한 금속 촉매가 게터링 되는 효율이 저하될 수 있으며, 10000Å 초과하여 형성되는 경우에는 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 두꺼워져서 스트레스로 인하여 상기 층들의 박리(peeling)가 일어날 수 있다.
여기서, 금속층 또는 금속실리사이드층을 상기 다결정 실리콘층(220)의 일정 영역에만 증착하여 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)을 형성하고, 후속하는 게터링을 위한 열처리를 하는 경우에는, 30 내지 10000Å의 두께로 형성할 수 있다.
이와는 달리, 상기 다결정 실리콘층(220) 상에 중간막을 형성하고, 상기 중간막에 상기 다결정 실리콘층(220)의 채널 영역이 형성되는 이외의 영역을 노출시키도록 홀을 형성하고, 상기 중간막이 형성된 상기 기판(200) 전면에 금속층 또는 금속실리사이드층을 전면에 증착하는 것에 의하여, 상기 다결정 실리콘층(220)의 일정영역과 접하는 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)을 형성할 수도 있다. 상기와 같이 금속층 또는 금속실리사이드층이 기판(200) 전면에 형성된 상태에서, 후속하는 게터링을 위한 열처리는 하는 경우에는, 상기 열처리시 전면에 형성된 상기 금속층 또는 금속실리사이드층의 열팽창으로 인하여 상기 기판(200)의 변형을 가져올 수 있으므로, 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)은 30 내지 2000Å의 두께로 형성하는 것이 바람직하다.
이어서, 상기 버퍼층(210), 상기 다결정 실리콘층(220) 및 상기 금속층 패턴또는 금속실리사이드층 패턴(230)이 형성된 상기 기판(200)을 열처리한다. 상기 열처리는 상기 다결정 실리콘층(220)에서 채널 영역이 형성되는 영역에 존재하는 결정화를 위한 금속 촉매를 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성된 영역에 대응하는 상기 다결정 실리콘층(220) 내의 영역(220a)으로 이동시켜, 상기 다결정 실리콘층(220)의 채널 영역 내의 결정화를 위한 금속 촉매를 게터링하기 위한 것이다. 상기 열처리는 500 내지 993℃의 온도 범위에서, 10초 내지 10시간 동안 가열하는 것이 바람직하다. 상기 금속 촉매로 니켈을 사용하는 경우에, 상기 열처리 온도가 500℃미만인 경우에는 상기 다결정 실리콘층(220) 내에서 상기 니켈의 확산이 일어나지 아니하여 상기 니켈이 상기 다결정 실리콘층(220) 내의 영 역으로 이동하기 어려울 수 있으며, 니켈의 공융점(eutectic point)이 993℃이므로, 993℃를 초과하는 온도에서는 니켈이 액상으로 존재할 수 있다.
또한 상기 열처리 시간을 10초 미만으로 하는 경우에는 상기 다결정 실리콘층(220)의 채널 영역 내의 상기 결정화를 위한 금속 촉매를 충분히 제거하기 어려울 수 있으며, 10시간을 초과하는 경우에는 장시간의 열처리로 인하여 상기 기판(200)의 변형이 발생할 수 있으며, 제조 비용 및 수율의 면에서도 바람직하지 않다.
한편, 게터링 효과를 증대시키기 위하여 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성된 영역에 대응하는 상기 다결정 실리콘층(220) 내의 영역(220a)에 n형 불순물이나 p형 불순물을 더욱 주입할 수 있다. 이때 n형 불순물로는 인(P)이 바람직하며, p형 불순물로는 붕소(B)가 바람직하다. 또는 상기 금속층 또는 금속실리사이드층(230)이 형성된 영역에 대응하는 상기 다결정 실리콘층(220) 내의 영역(220a)에 이온이나 플라즈마를 이용하여 데미지(damage)영역(220b)이 형성되어 게터링 효과를 증대시킬 수도 있다.
도 3은 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)을 이용하여 상기 다결정 실리콘층(220) 내의 금속 촉매를 게터링하는 메커니즘을 설명하기 위한 것이다.
먼저, 도 3의 (a)를 참조하면, 상기 기판(200)을 열처리하기 전에는 상기 다결정 실리콘층(220) 내의 상기 금속 촉매의 농도는 일정하다. 상기 기판(200)을 열처리하면, 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성된 영역에 대 응하는 상기 다결정 실리콘층(220) 내의 영역(220a)에서는 상기 금속층 패턴의 금속이 상기 다결정 실리콘층(220)과 결합하여 금속실리사이드를 형성하거나 상기 금속실리사이드층 패턴의 금속 실리사이드가 상기 영역으로 이동한다. 이와 동시에 상기 기판(200)의 열처리시 상기 다결정 실리콘층(220) 내에 잔존하는 금속 촉매는 상기 다결정 실리콘층(220) 내에서 확산 계수가 크기 때문에 상기 다결정 실리콘층(220) 내부에서 무질서하게 확산하기 시작한다.
상기 열처리가 계속되는 동안, 이렇게 무질서하게 이동하는 상기 금속 촉매가 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성된 영역에 대응하는 상기 다결정 실리콘층(220) 내의 영역(220a)으로 확산하게 되면, 상기 금속 촉매는 다른 금속 실리사이드가 존재하는 상기 영역(220a)에 존재하는 것이 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성되지 않은 영역에 대응하는 상기 다결정 실리콘층 내의 영역에 존재하는 것보다 열역학적으로 안정하므로, 상기 영역(220a)으로 확산된 상기 금속 촉매는 상기 영역(220a)을 빠져나오지 못하게 된다.
그러므로, 도 3의 (b)를 참조하면, 상기 다결정 실리콘층(220) 내에서 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성된 영역에 대응하는 영역(220a)과 인접하는 곳의 상기 금속 촉매의 농도는 차츰 줄어들게 되며, 그로 인하여 상기 다결정 실리콘층(220) 내에서 상기 영역(220a)과 먼 곳의 상기 금속 촉매의 농도와 농도 차이가 발생하게 된다.
도 3의 (c)를 참조하면, 이와 같은 농도 차이로 인하여 상기 다결정 실리콘 층(220) 내에서 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성된 영역에 대응하는 영역(220a)과 먼 곳의 상기 금속 촉매 또한 상기 영역(220a)과 인접한 곳으로 확산하게 된다.
따라서, 도 3의 (d)를 참조하면, 일정 시간이 경과하면 상기 다결정 실리콘층(220) 내의 상기 금속 촉매는 대부분 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)이 형성된 영역에 대응하는 영역(220a)으로 확산되어 게터링되므로, 상기 영역(220a)의 외부 영역에서는 상기 금속 촉매가 거의 존재하지 않게 된다. 이러한 원리로 상기 금속층 패턴 또는 금속실리사이드층 패턴(230)을 이용하여 상기 다결정 실리콘층(220) 내에서 채널이 형성되는 영역에 잔존하는 상기 금속 촉매를 제거할 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 다결정 실리콘층을 제조하는 공정을 나타낸 단면도이다. 하기 제 2 실시예에서 특별히 언급되는 경우를 제외하고는 상기 제 1 실시예에서 언급된 것을 참조한다.
먼저, 버퍼층(410)이 형성된 기판(400)이 제공된다. 이어서, 후속하여 형성되는 다결정 실리콘층에서 채널 영역이 형성되는 이외의 영역에 대응하도록 상기 버퍼층(410) 상의 일정 영역에 금속층 패턴 또는 금속실리사이드층 패턴(420)을 형성한다.
이어서, 상기 금속층 패턴 또는 금속실리사이드층 패턴(420)이 형성된 기판(400) 상에 비정질 실리콘층을 형성하고 상기 도 1의 실시예에서와 같이 금속 촉 매를 이용하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층(430)으로 형성한다. 이때 결정화를 위한 열처리시, 결정화가 일어남과 동시에 상기 금속층 패턴 또는 금속실리사이드층 패턴(420)이 형성된 영역에 대응하는 상기 다결정 실리콘층(430) 내의 영역(430a)으로 결정화를 위한 상기 금속 촉매가 이동하는 게터링 공정이 동시에 일어날 수도 있다.
이어서, 상기 버퍼층(410), 상기 금속층 패턴 또는 금속실리사이드층 패턴(420) 및 상기 다결정 실리콘층(430)이 형성된 상기 기판(400)을 열처리한다. 상기 열처리를 통하여 상기 다결정 실리콘층(430)에서 채널 영역이 형성되는 영역에 존재하는 결정화를 위한 금속 촉매를 상기 금속층 패턴 또는 금속실리사이드층 패턴(420)이 형성된 영역에 대응하는 상기 다결정 실리콘층(430) 내의 영역(430a)으로 이동시켜, 상기 다결정 실리콘층(430)의 채널 영역 내의 결정화를 위한 금속 촉매를 게터링한다.
도 5a 내지 5c는 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 형성된 탑 게이트 박막트랜지스터를 제조하는 공정의 단면도이다.
도 5a를 참조하면, 유리, 스테인레스 스틸 또는 플라스틱 등으로 이루어진 기판(500)상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 복층으로 버퍼층(510)을 형성한다. 이때 상기 버퍼층(510)은 상기 기판(500)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(510) 상에 비정질 실리콘층을 형성한 후, 상기 도 1의 실시예에서와 같이 금속 촉매를 이용하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성한다. 상기 다결정 실리콘층을 패터닝하여 반도체층(520)으로 형성한다. 다결정 실리콘층을 패터닝하는 것은 본 실시예에서와 달리 후속하는 공정에서 할 수도 있다.
이어서, 도 5b를 참조하면, 상기 반도체층(520)에서 박막트랜지스터의 전류를 조절하는 채널이 되는 영역을 제외한 영역의 상부 영역과 접하는 금속층 패턴 또는 금속실리사이드층 패턴(530)을 형성한다.
상기 금속층 패턴 또는 금속실리사이드층 패턴(530)은 상기 반도체층(520)에서 채널이 형성되는 영역으로부터 50㎛이하로 이격된 위치에 대응하는 상기 반도체층(520)의 상부 영역에 형성되는 것이 바람직하다. 50㎛를 초과하여 이격된 위치에 대응하는 영역에 형성되는 경우, 채널 영역에 존재하는 결정화를 위한 금속 촉매가 상기 영역에서 게터링되기 위해선 이동되어야하는 거리가 길게 되는데, 이때 상기 거리를 이동시키기 위하여 가해주는 열처리 시간이 길어져서 기판이 변형될 수 있으며, 상기 금속 촉매가 상기 영역까지 이동하기 어려울 수 있다.
또한 상기 금속층 패턴 또는 금속실리사이드층 패턴(530)은 30Å 내지 10000Å 두께로 형성되는 것이 바람직하다. 30Å 미만의 두께로 형성되는 경우에는 상기 금속층 패턴 또는 금속실리사이드층 패턴(530)이 형성된 영역에 대응하는 상기 반도체층(520) 내의 영역으로 상기 결정화를 위한 금속 촉매가 게터링 되는 효율이 저하될 수 있으며, 10000Å 초과하여 형성되는 경우에는 상기 금속층 패턴 또는 금 속실리사이드층 패턴(530)이 두꺼워져서 스트레스로 인하여 상기 층들의 박리(peeling)가 일어날 수 있다.
이어서 상기 버퍼층(510), 상기 반도체층(520) 및 상기 금속층 패턴 또는 금속실리사이드층 패턴(530)이 형성된 상기 기판(500)을 열처리하여, 상기 반도체층(520)의 채널 영역에 잔존하는 상기 금속 촉매(540)를 상기 금속층 패턴 또는 금속 실리사이드층 패턴(530)이 형성된 영역에 대응하는 상기 반도체층(520) 내의 영역(520a)으로 확산시켜 상기 금속 촉매를 게터링한다. 상기 열처리는 상기 다결정 실리콘층의 제조 방법에서 설명된 바와 동일하며, 상기 열처리는 상기 금속층 패턴 또는 금속실리사이드층 패턴(530)이 형성된 이후라면 어느 단계에서든지 가능하다. 상기 열처리 후에 상기 금속층 패턴 또는 금속실리사이드층 패턴(530)을 제거할 수도 있다.
한편, 게터링 효과를 증대시키기 위하여 상기 금속층 패턴 또는 금속실리사이드층 패턴(530)이 형성된 영역에 대응하는 상기 반도체층(520) 내의 영역(520a)에 n형 불순물이나 p형 불순물을 더욱 주입할 수 있다. 이때 n형 불순물로는 인(P)이 바람직하며, p형 불순물로는 붕소(B)가 바람직하다. 또는 상기 금속층 또는 금속 실리사이드층(530)이 형성된 영역에 대응하는 상기 반도체층(520) 내의 영역(520a)에 이온이나 플라즈마를 이용하여 데미지(damage)영역(520b)이 형성되어 게터링 효과를 증대시킬 수도 있다.
이어서, 도 5c를 참조하면, 상기 금속층 패턴 또는 금속실리사이드층 패턴(530)이 형성된 상기 반도체층(520) 상에 게이트 절연막(540) 형성한다. 상기 게 이트 절연막(540)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
계속해서, 상기 게이트 절연막(540) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(520)의 채널 영역와 대응되는 부분에 게이트 전극(550)을 형성한다.
이어서, 상기 게이트 전극(550)을 포함하는 기판 전면에 걸쳐 층간절연막(560)형성한다. 여기서, 상기 층간절연막(560)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서, 상기 층간절연막(560) 및 상기 게이트 절연막 (540)을 식각하여 상기 반도체층(520)의 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 통하여 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극(571,572)을 형성한다. 여기서, 상기 소오스/드레인 전극(571,572)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중에서 선택되는 어느 하나로 형성될 수 있다. 이로써 상기 반도체층(520), 상기 게이트 전극(550) 및 상기 소오스/드레인 전극(571,572)을 포함하는 박막트랜지스터를 완성한다.
도 6a 내지 6c는 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 형성된 바텀 게이트 박막트랜지스터를 제조하는 공정의 단면도이다. 하기에서 특별히 언급되는 경우를 제외하고는 상기의 실시예에서 언급된 것을 참조한다.
도 6a를 참조하면, 기판(600)상에 버퍼층(610)을 형성한다. 상기 버퍼층(610) 상에 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 게이트 전극(620)을 형성한다. 이어서, 상기 게이트 전극(620)이 형성된 상기 기판(600) 상에 게이트 절연막(630)을 형성한다.
이어서, 도 6b를 참조하면, 상기 게이트 절연막(630) 상에 비정질 실리콘층을 형성한 후, 상기 도 1의 실시예에서와 같이 금속 촉매를 이용하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성한다. 상기 다결정 실리콘층을 패터닝하여 반도체층(640)으로 형성한다. 상기 다결정 실리콘층을 패터닝하는 것은 본 실시예에서와 달리 후속하는 공정에서 할 수도 있다.
이어서, 상기 반도체층(640)에서 박막트랜지스터의 전류를 조절하는 채널이 되는 영역을 제외한 영역의 상부 영역에 상기 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조방법에서 설명한 바와 같이 금속층 패턴 또는 금속실리사이드층패턴(650)을 형성한다. 상기 금속층 패턴 또는 금속실리사이드층 패턴(650)은 상기 반도체층(640)을 형성하기 위한 비정질 실리콘층을 형성하기 전에 상기 게이트 절연막(630) 상에 형성할 수도 있다.
이어서 상기 버퍼층(610), 상기 게이트 전극(620), 상기 게이트 절연막(630), 상기 반도체층(640) 및 상기 금속층 패턴 또는 금속실리사이드층 패턴(650)이 형성된 상기 기판(600)을 열처리하여, 상기 반도체층(640)의 채널 영역 에 잔존하는 결정화를 위한 상기 금속 촉매를 상기 금속층 패턴 또는 금속실리사이드층 ㅍ패턴(650)이 형성된 영역에 대응하는 상기 반도체층(640) 내의 영역(640a)으로 확산시켜 상기 금속 촉매를 게터링한다. 상기 열처리는 상기 다결정 실리콘층의 제조 방법에서 설명된 바와 동일하며, 상기 열처리는 상기 금속층 패턴 또는 금속실리사이드층 패턴(650)이 형성된 이후라면 어느 단계에서든지 가능하다. 상기 열처리 후에 상기 금속층 패턴 또는 금속실리사이드층 패턴(650)은 제거할 수도 있다.
이어서, 도 6c를 참조하면, 상기 금속층 패턴 또는 금속실리사이드층 패턴(650)이 형성된 상기 반도체층(640) 상에 오믹콘택물질막 및 소오스/드레인 도전막을 차례로 적층하고, 적층된 소오스/드레인 도전막 및 오믹콘택물질막을 차례로 패터닝하여 소오스/드레인 전극들(671, 672) 및 오믹콘택층(ohmic contact layer; 660)을 형성한다. 상기 오믹콘택층(660)은 불순물이 도핑된 비정질 실리콘막일 수 있다.
상기 소오스/드레인 도전막 및 상기 오믹콘택물질막을 마스크 절감을 위해 하나의 마스크를 사용하여 수행할 수 있다. 따라서, 상기 오믹콘택층(660)은 상기 소오스/드레인 전극(671, 672) 하부 전체에 위치할 수 있다. 상기 오믹콘택층(660)은 상기 반도체층(640)과 상기 소오스/드레인 전극(671, 672) 사이에 개재되어 상기 소오스/드레인 전극(671, 672)과 상기 반도체층(640)이 오믹 콘택될 수 있도록 한다. 한편, 상기 오믹콘택층(660)은 생략될 수도 있다. 이 경우, 상기 소오스/드레인 도전막을 적층하기 전에 반도체층(640)에 도전영역을 형성하여 상기 소오스/ 드레인 전극(671, 672)과 오믹 콘택을 형성할 수 있다. 이로써 상기 게이트 전극(620), 상기 반도체층(640), 및 상기 소오스/드레인 전극(671,672)을 포함하는 바텀 게이트 박막트랜지스터를 완성한다.
도 7a 내지 7c는 본 발명의 제 2 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 형성된 탑 게이트 박막트랜지스터를 제조하는 공정의 단면도이다. 하기에서 특별히 언급되는 경우를 제외하고는 상기 실시예에서 언급된 것을 참조한다.
먼저, 버퍼층(710)이 형성된 기판(700)이 제공된다. 이어서, 후속하여 형성되는 반도체층에서 채널 영역이 형성되는 이외의 영역에 대응하도록 상기 버퍼층(710) 상의 일정 영역에 금속층 패턴 또는 금속실리사이드층 패턴(720)을 형성한다.
이어서, 상기 금속층 패턴 또는 금속실리사이드층 패턴(720)이 형성된 기판(700) 상에 비정질 실리콘층을 형성하고 상기 도 1의 실시예에서와 같이 금속 촉매를 이용하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성한다. 상기 다결정 실리콘층을 패터닝하여 반도체층(730)으로 형성한다. 다결정 실리콘층을 패터닝하는 것은 본 실시예에서와 달리 후속하는 공정에서 할 수도 있다.
이어서, 상기 버퍼층(710), 상기 금속층 패턴 또는 금속실리사이드층 패턴(720) 및 상기 반도체층(730)이 형성된 기판(700)을 열처리하여, 상기 반도체층(730)의 채널 영역에 잔존하는 결정화를 위한 금속 촉매를 상기 금속층 패턴 또는 금속실리사이드층 패턴(720)이 형성된 영역에 대응하는 상기 반도체층(730) 내 의 영역(730a)으로 이동시켜, 상기 반도체층(730)의 채널 영역 내의 상기 금속 촉매를 게터링한다. 상기 열처리는 상기 금속층 패턴 또는 금속실리사이드층 패턴(720)이 형성된 이후라면 어느 단계에서든지 가능하다.
이어서, 도 7c를 참조하면, 상기 반도체층(730) 상에 게이트 절연막(740) 형성한다. 계속해서 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(730)의 채널 영역과 대응되는 부분에 게이트 전극(750)을 형성한다.
이어서, 상기 게이트 전극(750)을 포함하는 기판 전면에 걸쳐 층간절연막(760)형성한 후, 상기 층간절연막(760) 및 상기 게이트 절연막(740)을 식각하여 상기 반도체층(730)의 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 통하여 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극(771,772)을 형성한다. 이로써 상기 반도체층(730), 상기 게이트 전극(750) 및 상기 소오스/드레인 전극(771,772)을 포함하는 박막트랜지스터를 완성한다.
한편, 본 실시예에서는 게이트 전극이 게이트 절연막 상부에 형성되는 탑 게이트 박막트랜지스터에 대해서 설명하였지만, 해당 기술 분야의 숙련된 당업자는 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 바텀 게이트 박막트랜지스터 등에도 적용하는 등 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 8은 본 발명의 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 형성된 박막트랜지스터의 오프전류와 종래의 인(P) 도핑에 의한 게터링 방법을 이 용하여 형성된 박막트랜지스터의 오프전류를 비교한 그래프이다. 여기서 가로축의 A 영역은 종래의 인(P) 도핑에 의한 게터링 방법을 이용한 경우의 박막트랜지스터, B 및 C 영역은 각각 본 발명의 다결정 실리콘층의 제조 방법을 이용한 경우의 박막트랜지스터로써, B 영역은 Ti를 이용한 경우이고, C 영역은 Mo를 이용한 경우이다. 세로축은 박막트랜지스터의 오프 전류(A/㎛)값을 나타낸다.
종래의 인(P) 도핑에 의한 게터링 방법은 2*e14/㎠의 도즈량의 인(P)을 반도체층의 채널 영역이 되는 이외의 영역에 도핑하고, 550℃에서 1시간 열처리를 함으로써 행하였다. 본 발명에 따른 다결정 실리콘층의 제조 방법은 반도체층의 채널 영역이 되는 이외의 영역에 Ti와 Mo를 각각 따로 100Å 두께로 증착하였으며, 게터링을 위한 열처리 조건은 상기 인(P) 도핑에 의한 게터링 방법과 동일한 조건에서 행하였다. 상기 열처리 후에 각각의 박막트랜지스터의 오프 전류를 측정하였다.
본 발명에 따라 Ti 또는 Mo를 증착하고 게터링을 위한 열처리를 하면, 상기 Ti 또는 Mo가 반도체층의 Si와 반응하여 Ti 실리사이드 또는 Mo 실리사이드가 형성된다. 상기 반도체층에서 상기 Ti 또는 Mo층과 접하는 상기 반도체층의 하부 영역에는 상기 반도체층의 계면에서부터 Ti 실리사이드 또는 Mo 실리사이드가 형성된 영역이 존재하게 되며, 상기 영역으로 금속 촉매가 게터링된다.
도 8의 A 영역을 참조하면, 종래의 인(P) 도핑에 의한 게터링 방법을 이용한 경우의 박막트랜지스터의 오프전류값을 측정한 결과, 약 4.5E-12 내지 7.0E-12(A/㎛)의 오프전류값이 측정되었다. 그러나 도 8의 B 및 C 영역을 참조하면, 본 발명 의 실시예에 따른 다결정 실리콘층의 제조 방법을 이용한 경우의 박막트랜지스터의 오프전류값을 측정한 결과는 Mo를 이용한 경우 4.0E-13(A/㎛) 이하의 오프전류값이 측정되며, Ti를 이용한 경우에는 5.0E-13(A/㎛) 이하의 오프전류값이 측정되어, 종래보다 오프전류값이 현저히 감소된 것을 알 수 있다.
따라서 상기의 결과에 의하면, 본 발명의 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하는 경우에는 박막트랜지스터의 오프 전류값으로 반영되는 반도체층의 채널 영역에 잔류하는 금속 촉매의 양이 크게 감소되는 것을 알 수 있으며, 이에 따라 누설 전류를 현저히 감소시킨 전기적 특성이 우수한 박막트랜지스터를 제공할 수 있음을 알 수 있다.
도 9는 본 발명의 일 실시예에 따른 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
도 9를 참조하면, 상기 본 발명의 도 5c의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(500) 전면에 절연막(575)을 형성한다. 상기 절연막(575)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리게이트 온 글래스 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(575)을 식각하여 상기 소오스 또는 드레인 전극(571,572)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전 극(571,572) 중 어느 하나와 연결되는 제 1 전극(580)을 형성한다. 상기 제 1 전극(580)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(580)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(580) 상에 상기 제 1 전극(580)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(585)을 형성하고, 상기 노출된 제 1 전극(580) 상에 발광층을 포함하는 유기막층(590)을 형성한다. 상기 유기막층(590)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(590) 상에 제 2 전극(595)을 형성한다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.
따라서, 금속 촉매를 이용하여 결정화된 다결정 실리콘층에 있어서, 상기 다결정 실리콘층에서 채널 영역이 형성되는 이외의 영역에 대응하는 상기 다결정 실리콘층의 상부 또는 하부의 일정 영역에, 상기 다결정 실리콘층 내에서 결정화를 위한 상기 금속 촉매보다 확산계수가 작은 금속 또는 이들의 합금을 포함하는 금속층 패턴 또는 금속실리사이드층 패턴을 형성하고 열처리함으로써, 상기 다결정 실리콘층에서 채널 영역이 형성되는 영역에 존재하는 금속 촉매를 제거할 수 있게 되고, 그로 인하여 이를 이용하는 박막트랜지스터의 오프 전류를 현저히 감소할 수 있게 되어, 전기적 특성이 우수한 박막트랜지스터 및 이를 구비하는 유기전계발광 표시장치도 제공할 수 있게 된다.
상기한 바와 같이 본 발명에 따르면, 다결정 실리콘층 내에서 채널 영역이 형성되는 영역에 존재하는 결정화를 위한 금속 촉매를 현저히 제거할 수 있으며, 그로 인하여 결정화를 위한 금속 촉매가 현저히 제거된 다결정 실리콘층 부분을 박막트랜지스터의 채널 영역으로 이용함으로써 오프 전류 등의 전기적 특성이 우수한 박막트랜지스터, 그의 제조 방법 및 이를 구비한 유기전계발광표시장치를 제조할 수 있다.

Claims (36)

  1. 기판 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고,
    상기 다결정 실리콘층에서 채널 영역이 형성되는 이외의 영역에 대응하는 상기 다결정 실리콘층의 상부 또는 하부의 일정 영역과 접하는 금속층 패턴 또는 금속실리사이드층 패턴을 형성하고,
    상기 기판을 열처리하여 상기 다결정 실리콘층에서 채널 영역이 형성되는 영역에 존재하는 상기 금속 촉매를 상기 금속층 패턴 또는 금속실리사이드층 패턴이 형성된 영역에 대응하는 상기 다결정 실리콘층 내의 영역으로 게터링하는 것을 특징으로 하는 다결정 실리콘층의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 상기 다결정 실리콘층 내에서 확산계수가 상기 금속 촉매보다 작은 금속 또는 이들의 합금을 포함하는 금속층 패턴이거나 이들 금속의 실리사이드를 포함하는 금속실리사이드층 패턴인 것을 특징으로 하는 다결정 실리콘층의 제조 방법.
  3. 제 2 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴의 확산계수는 상기 금속 촉매의 확산계수의 1/100 이하인 것을 특징으로 하는 다결정 실리콘층의 제조 방법.
  4. 제 3 항에 있어서,
    상기 금속 촉매는 니켈이며, 상기 금속층 패턴 또는 금속실리사이드층 패턴의 확산계수는 0 초과 내지 10-7㎠/s 이하인 것을 특징으로 하는 다결정 실리콘층의 제조 방법.
  5. 제 3 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, Ta, La, Ce, Pr, Nd, Dy, Ho, TiN, 및 TaN으로 이루어진 군에서 선택된 하나 또는 이들의 합금을 포함하거나, 또는 이들 금속의 실리사이드를 포함하는 것을 특징으로 하는 다결정 실리콘층의 제조 방법.
  6. 제 1 항에 있어서,
    상기 열처리는 500℃ 내지 993℃의 온도 범위에서 10초 내지 10시간 동안 가열하는 것을 특징으로 하는 다결정 실리콘층의 제조 방법.
  7. 제 1 항에 있어서,
    상기 결정화는 MIC, MILC 또는 SGS 결정화법을 이용하는 것을 특징으로 하는 다결정 실리콘층의 제조 방법.
  8. 제 1 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 상기 다결정 실리콘층에서 채널 영역이 형성되는 영역으로부터 50㎛ 이하로 이격된 위치에 형성하는 것을 특징으로 하는 다결정 실리콘층의 제조 방법.
  9. 제 1 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 30Å 내지 10000Å 의 두께로 형성하는 것을 특징으로 하는 다결정 실리콘층의 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 30Å 내지 2000Å 의 두께로 형성하는 것을 특징으로 하는 다결정 실리콘층의 제조 방법.
  11. 제 1 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층이 패턴 형성된 영역에 대응하는 상기 다결정 실리콘층 영역에 n형 불순물 또는 p형 불순물을 더욱 주입하거나, 또는 이온 또는 플라즈마를 이용하여 데미지(damage)영역을 형성하는 것을 더욱 포함하는 다결정 실리콘층의 제조 방법.
  12. 기판;
    상기 기판 상에 위치하며, 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 다결정 실리콘층으로 형성된 반도체층;
    상기 채널 영역 이외의 영역에 대응하는 상기 반도체층의 상부 또는 하부에 위치하며, 상기 금속 촉매와는 다른 금속 또는 이들의 합금을 포함하는 금속층 패턴 또는 이들 금속의 실리사이드를 포함하는 금속실리사이드층 패턴;
    상기 반도체층의 채널 영역에 대응되게 위치하는 게이트 전극;
    상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막; 및
    상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극을 포함하는 것을 특징으로 하는 박막트랜지스터.
  13. 제 12 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 상기 반도체층 내에서 확산계수가 결정화를 위한 상기 금속 촉매보다 작은 금속 또는 이들의 합금을 포함하는 금속층 패턴이거나 이들 금속의 실리사이드를 포함하는 금속실리사이드층 패턴인 것을 특징으로 하는 박막트랜지스터.
  14. 제 13 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴의 확산계수는 상기 금속 촉매의 확산계수의 1/100 이하인 것을 특징으로 하는 박막트랜지스터.
  15. 제 14 항에 있어서,
    상기 금속 촉매는 니켈이며, 상기 금속층 패턴 또는 금속실리사이드층 패턴의 확산계수는 0 초과 내지 10-7㎠/s 이하인 것을 특징으로 하는 박막트랜지스터.
  16. 제 13 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, Ta, La, Ce, Pr, Nd, Dy, Ho, TiN, 및 TaN으로 이루어진 군에서 선택된 하나 또는 이들의 합금을 포함하거나, 또는 이들 금속의 실리사이드를 포함하는 것을 특징으로 하는 박막트랜지스터.
  17. 제 12 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 상기 반도체층의 채널 영역으로부터 50㎛ 이하로 이격되어 위치하는 것을 특징으로 하는 박막트랜지스터.
  18. 제 12 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴의 두께는 30Å 내지 10000Å인 것을 특징으로 하는 박막트랜지스터.
  19. 제 12 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴이 형성된 영역에 대응하는 상기 반도체층 내의 영역에 n형 불순물 또는 p형 불순물이 더욱 포함되거나, 또는 이온 또는 플라즈마 처리에 의한 데미지(damage)영역을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터.
  20. 기판을 제공하고,
    상기 기판 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층을 금속 촉매를 이용하여 다결정 실리콘층으로 결정화하고,
    상기 다결정 실리콘층에서 채널 영역이 될 이외의 영역에 대응하는 상기 다결정 실리콘층의 상부 또는 하부의 일정 영역과 접하는 금속층 패턴 또는 금속실리사이드층 패턴을 형성하고,
    상기 다결정 실리콘층의 채널 영역에 대응되도록 게이트 전극을 형성하고,
    상기 다결정 실리콘층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 다결정 실리콘층 사이에 위치하는 게이트 절연막을 형성하고,
    상기 다결정 실리콘층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/ 드레인 전극을 형성하는 것을 포함하며,
    상기 금속층 패턴 또는 금속실리사이드층 패턴을 형성하고 난 후에 상기 기판을 열처리하여 상기 다결정 실리콘층에서 채널 영역에 존재하는 상기 금속 촉매를 상기 금속층 패턴 또는 금속실리사이드층 패턴이 형성된 영역에 대응하는 상기 다결정 실리콘층 내의 영역으로 게터링하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  21. 제 20 항에 있어서,
    상기 기판을 열처리하여 상기 다결정 실리콘층의 채널 영역에 존재하는 상기 금속 촉매를 게터링하고 난 후에 상기 금속층 패턴 또는 금속실리사이드층 패턴을 제거하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  22. 제 20 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 상기 다결정 실리콘층 내에서 확산계수가 상기 금속 촉매보다 작은 금속 또는 이들의 합금을 포함하는 금속층패턴이거나 이들 금속의 실리사이드를 포함하는 금속실리사이드층 패턴인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  23. 제 22 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴의 확산계수는 상기 금속 촉매 의 확산계수의 1/100 이하인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  24. 제 23 항에 있어서,
    상기 금속 촉매는 니켈이며, 상기 금속층 패턴 또는 금속실리사이드층 패턴의 확산계수는 0 초과 내지 10-7㎠/s 이하인 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  25. 제 23 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, Ta, La, Ce, Pr, Nd, Dy, Ho, TiN, 및 TaN으로 이루어진 군에서 선택된 하나 또는 이들의 합금을 포함하거나, 또는 이들 금속의 실리사이드를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  26. 제 20 항에 있어서,
    상기 열처리는 500℃ 내지 993℃의 온도 범위에서 10초 내지 10시간 동안 가열하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  27. 제 20 항에 있어서,
    상기 결정화는 MIC, MILC 또는 SGS 결정화법을 이용하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  28. 제 20 항에 있어서,
    상기 금속층 또는 금속 실리사이드층이 형성된 영역에 대응하는 상기 다결정 실리콘층 영역에 n형 불순물 또는 p형 불순물을 주입하거나, 또는 이온 또는 플라즈마를 이용하여 데미지영역을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
  29. 기판;
    상기 기판 상에 위치하며, 채널 영역 및 소오스/드레인 영역을 포함하며, 금속 촉매를 이용하여 결정화된 다결정 실리콘층으로 형성된 반도체층;
    상기 채널 영역 이외의 영역에 대응하는 상기 반도체층의 상부 또는 하부에 위치하며, 상기 금속 촉매와는 다른 금속 또는 이들의 합금을 포함하는 금속층 패턴 또는 이들 금속의 금속 실리사이드를 포함하는 금속실리사이드층 패턴;
    상기 반도체층의 채널 영역과 대응되게 위치하는 게이트 전극;
    상기 반도체층과 상기 게이트 전극을 절연시키기 위하여 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막;
    상기 반도체층의 소오스/드레인 영역에 전기적으로 연결되는 소오스/드레인 전극;
    상기 소오스/드레인 전극에 전기적으로 연결되는 제 1 전극;
    상기 제 1 전극 상에 위치하는 유기막층; 및
    상기 유기막층 상에 위치하는 제 2 전극을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  30. 제 29 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 상기 반도체층 내에서 확산계수가 결정화를 위한 상기 금속 촉매보다 작은 금속 또는 이들의 합금을 포함하는 금속층 패턴이거나 이들 금속의 실리사이드를 포함하는 금속실리사이드층 패턴인 것을 특징으로 하는 유기전계발광표시장치.
  31. 제 30 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴의 확산계수는 상기 금속 촉매의 확산계수의 1/100 이하인 것을 특징으로 하는 유기전계발광표시장치.
  32. 제 31 항에 있어서,
    상기 금속 촉매는 니켈이며, 상기 금속층 패턴 또는 금속실리사이드층 패턴의 확산계수는 0 초과 내지 10-7㎠/s 이하인 것을 특징으로 하는 유기전계발광표시장치.
  33. 제 31 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 Sc, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Ru, Os, Co, Rh, Ir, Pt, Y, Ta, La, Ce, Pr, Nd, Dy, Ho, TiN, 및 TaN으로 이루어진 군에서 선택된 하나 또는 이들의 합금을 포함하거나, 또는 이들 금속의 실리사이드를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  34. 제 29 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴은 상기 반도체층의 채널 영역으로부터 50㎛ 이하로 이격되어 위치하는 것을 특징으로 하는 유기전계발광표시장치.
  35. 제 29 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴의 두께는 30Å 내지 10000Å 인 것을 특징으로 하는 유기전계발광표시장치.
  36. 제 29 항에 있어서,
    상기 금속층 패턴 또는 금속실리사이드층 패턴이 형성된 영역에 대응하는 상기 반도체층 내의 영역에 n형 불순물 또는 p형 불순물이 더욱 포함되거나, 또는 이온 또는 플라즈마 처리에 의한 데미지(damage)영역을 더욱 포함하는 것을 특징으로 하는 유기전계발광표시장치.
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