JPH1012882A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極配線の低抵抗化と、活性層とソー
ス・ドレイン電極とのオーミック接続が可能で、且つ、
製造プロセスで必要とされるマスク枚数が少なく、生産
性に優れた薄膜トランジスタの製造方法及び構造を提供
する。 【解決手段】 絶縁性基板１１の上に、非晶質シリコン
層１２及び第一の絶縁膜１５をプラズマＣＶＤ法によっ
て連続的に堆積する。第一の絶縁膜１５を非晶質シリコ
ン層１２をとともに島状に加工する。第一の絶縁膜１５
の上に第二の絶縁膜１６及び金属配線層を堆積する。金
属配線層をエッチングしてゲート電極１７を形成した
後、第二の絶縁膜１６及び第一の絶縁膜１５をエッチン
グしてゲート絶縁膜を形成する。非晶質シリコン層の
内、先行する工程で露出された部分に、ゲート電極１７
をマスクとして用いてイオンドーピング及びレーザ照射
を施し、この部分を多結晶化させてソース領域１３及び
ドレイン領域１４を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、液晶表示素子の
スイッチング素子などに使用される薄膜トランジスタの
構造及びその製造方法に関する。また、上記構造を備え
た薄膜トランジスタを使用した薄膜トランジスタアレイ
及びアクティブマトリクス型液晶表示素子の構造に関す
る。

【０００２】

【従来の技術】ツイステッドネマチック（ＴＮ）型の液
晶を使用したアクティブマトリクス型液晶表示素子は、
大容量、高密度等の特性に優れ、テレビ表示やグラフィ
ックディスプレイ等に広く使用されている。

【０００３】この様なアクティブマトリクス型液晶表示
素子では、クロストークのない高コントラスト表示が可
能なように、各画素の駆動および制御を半導体スイッチ
で行う方式が採られている。この半導体スイッチとして
は、透過型の表示が可能であり、且つ大面積化も比較的
容易である等の理由から、ガラス基板上に非晶質シリコ
ンで活性層（チャネル、ソース及びドレイン領域）を形
成した薄膜トランジスタ（ＴＦＴ）が使用されている。

【０００４】この様な非晶質シリコン系のＴＦＴの構造
としては、活性層である非晶質シリコン層の下層側にゲ
ート電極を配置した逆スタガード型ＴＦＴ、あるいは上
層側にゲート電極を配置した順スタガード型ＴＦＴなど
が一般的に知られている。

【０００５】この内、逆スタガード型ＴＦＴは、良好な
トランジスタ特性を得やすい反面、下層側にゲート電極
を配置する構造であるため、ゲート配線抵抗を低くする
ことが容易ではない。アクティブマトリクス型液晶表示
素子へ適用する場合、ＴＦＴの構成要素の中で最も低抵
抗化が要求される要素はゲート電極配線（走査線）であ
り、ＬＣＤが大型化する程、この問題は深刻になる。ま
た、生産性に関しては、逆スタガード構造では、通常、
６枚以上のマスクが必要となるので、コストダウンが容
易ではないと言う問題がある。

【０００６】一方、順スタガード型ＴＦＴでは、ゲート
電極が非晶質シリコン層の上層側に（トップゲート
型）、ソース・ドレイン電極層が下層側に配置され、究
極的には、マスク数を２枚にまで減らすことも可能であ
り、生産性及び製造コストに関して有利である。また、
トップゲート型なので、ゲート電極配線としてＡｌの使
用が可能であり、厚膜化も容易である。

【０００７】しかし、従来は、この順スタガード構造に
も以下に述ベる問題があった。先ず、ソース・ドレイン
電極上に形成されたｎ＋ａ−Ｓｉと活性層のａ−Ｓｉと
のオーミック接触が困難であり、ＴＦＴに十分なオン電
流が取れないことが挙げられる。ソース・ドレイン電極
にＩＴＯ (Indium Tin Oxide) を用いて、ＩＴＯ表面を
ａ−Ｓｉ形成前にＰＨ₃ のプラズマ処理を行うなどのア
イデアもあるが、連続して形成されるａ−Ｓｉ層にＰの
汚染による悪影響を及ぼしてしまう。また、ソース・ド
レイン電極とゲート電極との重なりが大きく、ゲート・
ソース間、ゲート・ドレイン間の寄生容量が大きくなっ
てしまう。

【０００８】米国特許 4,727,044号公報には、下記の様
に、トップゲート型ＴＦＴの製造方法が示されている。
即ち、ガラス基板の上に非晶質シリコン層を形成し、こ
の非晶質シリコン層の上に、ゲート絶縁膜を介してゲー
ト電極を形成する。次に、このゲート電極をマスクとし
て用いて、ソース及びドレイン領域に該当する非晶質シ
リコン層にイオンドーピング及びレーザ照射を施して、
当該部分の非晶質シリコン層を再結晶化する。ゲート電
極によりマスクされていた部分の非晶質シリコン層がチ
ャネルを構成する。このプロセスを用いて、トップゲー
ト型ＴＦＴの一種であり単結晶シリコンＬＳＩと同様の
コ・プレーナ型ＴＦＴを形成する場合には、次に、ゲー
ト電極、ソース及びドレイン領域の上を絶縁性保護膜で
覆い、この絶縁性保護膜にコンタクトホールを加工の
後、ソース電極及びドレイン電極を形成する。

【０００９】しかし、上述の様な米国特許 4,727,044号
公報に記載されたＴＦＴ構造には、以下に述べる様な問
題がある。先ず、液晶表示素子への応用を考えた場合、
非晶質シリコン層を島状に加工し、隣接するＴＦＴ間で
半導体層を分離する必要がある。この場合には、ゲート
絶縁膜形成前に非晶質シリコン層を島状に加工すること
になるが、非晶質シリコン層とゲート絶縁膜との界面
（チャネル界面）を清浄にすることが困難であり、移動
度、信頼性などに優れたＴＦＴを得ることができない。

【００１０】また、ソース及びドレイン領域に該当する
非晶質シリコン層にイオンドーピングを施すに当って、
ゲート絶縁膜を通して、ゲート絶縁膜の下層にあるソー
ス及びドレインの非晶質シリコン層にイオンドーピング
するには、非常に高い加速電圧を必要とする。単結晶シ
リコンＬＳＩのプロセスでは、ゲート絶縁膜を通してイ
オン注入を行うのが通常である。ゲート絶縁膜を通して
のイオン注入が可能なのは、ゲート絶縁膜の膜厚が５０
ｎｍ以下と薄いことに起因している。これに対して、液
晶表示素子に用いるＴＦＴでは、工程削減のために走査
線とデータ線との層間絶縁膜をゲート絶縁膜で兼用する
のが一般的であり、絶縁性の確保、あるいは走査線とデ
ータ線交差部の容量低減の観点から、ゲート絶縁膜の膜
厚には２００〜５００ｎｍの厚膜を用いている。この膜
厚では、イオンドーピングの加速電圧を１００ｋＶとし
ても、イオンは非晶質シリコン層まで到達しないので、
実質的にゲート絶縁膜を通してのイオンドーピングは不
可能である。

【００１１】更に、レーザ照射を施しての非晶質シリコ
ン層の再結晶化も、ゲート絶縁膜の上からのレーザ照射
では、非晶質シリコン層からの水素などのガス放出に伴
って非晶質シリコンが飛び散つてしまう誘発現象（アブ
レーション）を起こしやすい。また、誘発現象（アブレ
ーシヨン）以外にも、非晶質シリコン層の上に絶縁膜が
存在すると絶縁膜がレーザ光の干渉を起こすために、絶
縁膜の膜厚のばらつきによつて、非晶質シリコン層に入
射するレーザ光強度が変化してしまう問題もある。この
様にゲート絶縁膜の上からのレーザ照射では、非晶質シ
リコン層の再結晶化を安定的に行うことが困難である。

【００１２】

【発明が解決しようとする課題】本発明は、上記の様な
事情に鑑みてなされたものであり、本発明の目的は、ゲ
ート電極配線（走査線）の低抵抗化が容易であり、活性
層とソース電極及びドレイン電極とのオーミック接続が
確実に行われ、且つ、製造プロセスで必要となるマスク
枚数の削減が可能で、従って生産性に優れた薄膜トラン
ジスタの製造方法及び構造を提供することにある。

【００１３】

【課題を解決するための手段】

（薄膜トランジスタの製造方法）本発明の薄膜トランジ
スタの製造方法は、絶縁性基板の上に、非晶質シリコン
層をプラズマＣＶＤ法によって堆積する工程と、非晶質
シリコン層の上に、先行する堆積工程と連続して、第一
の絶縁膜をプラズマＣＶＤ法によって堆積する工程と、
第一の絶縁膜を、その下側の非晶質シリコン層をととも
に、島状に加工する工程と、島状に加工された第一の絶
縁膜の上に、第二の絶縁膜を堆積する工程と、第二の絶
縁膜の上に、金属配線層を堆積する工程と、レジストパ
ターンを用いて、金属配線層をエッチングしてゲート電
極を形成する工程と、前記レジストパターンを用いて、
第二の絶縁膜及び第一の絶縁膜をエッチングしてゲート
絶縁膜を形成する工程と、非晶質シリコン層の内、先行
するエッチング工程で露出された部分に、ゲート電極を
マスクとして使用して、不純物イオンでドーピングを行
う工程と、ゲート電極をマスクとして使用して、前記部
分をレーザ照射によって多結晶化させる工程とを備えた
ことを特徴とする。

【００１４】好ましくは、前記第一の絶縁膜及び前記第
二の絶縁膜を、ともに窒化シリコンにより構成し、これ
らの絶縁膜のエッチングに、ＣＨＦ₃ 及びＯ₂ を主成分
とする混合ガス、または、ＣＦ₄ 及びＨ₂ を主成分とす
る混合ガスを用いたリアクティブイオンエッチング法を
使用する。

【００１５】上記の製造方法では、ゲート絶縁膜は第一
及び第二の絶縁膜の二つの層から構成されており、半導
体層である非晶質シリコン層は、第一の絶縁膜と同時に
島状に加工された後、それら全体が第二の絶縁膜で覆わ
れる。この様な工程を採用することによって、非晶質シ
リコン層の堆積と第一の絶縁膜（ゲート絶縁膜）の堆積
との間にパターニング工程が介在しないので、非晶質シ
リコン層と第一の絶縁膜とを、同一の反応室の中で真空
状態を維持したまま、連続的にプラズマＣＶＤ法によっ
て堆積することが可能となる。この結果、非晶質シリコ
ン層とゲート絶縁膜との間に清浄な界面（チャネル界
面）を得ることが容易になり、移動度、信頼性などにつ
いて優れた特性を備えたＴＦＴを製造することができ
る。

【００１６】なお、非晶質シリコン層は、ゲート電極の
形成前に島状に加工されているので、ＴＦＴアレイを構
成するときに、隣接するＴＦＴ間で半導体層が互いに完
全に分離されており、フィールドＴＦＴが形成されるこ
とはない。

【００１７】ゲート電極をマスクに用いて自己整合式に
形成されるソース及びドレイン領域は、レーザ照射によ
る多結晶化によって、ドーピング元素が十分に活性化さ
れるので、従来のＣＶＤ法で形成されるｎ＋ａ−Ｓｉ
（ｎ型非晶質シリコン）と較べて電気抵抗が小さい。こ
のため、ソース領域とソース電極、及びドレイン領域と
ドレイン電極との間に、それぞれ、十分なオーミック接
触を確保することができる。この結果、非晶質シリコン
を活性層に用いたドップゲート構造のＴＦＴにおいて、
従来から問題であったＴＦＴ特性の改善と寄生容量の低
減とを同時に達成することができる。

【００１８】イオンドーピング前に、予め、ゲート絶縁
膜をゲート電極と同一パターンでエッチングして、非晶
質シリコン層の表面を露出させておくことによって、低
い加速電圧でも非晶質シリコン層へのイオンドーピング
が可能になる。なお、非晶質シリコン層の上に絶縁膜が
存在すると、レーザ照射時に非晶質シリコン層が融発
（アブレーション）し易いので、この点からも、イオン
ドーピング前に非晶質シリコン層の表面を露出させてお
くことは重要である。

【００１９】ゲート絶縁膜としての窒化シリコンを使用
する場合、そのエッチングには、ゲート電極のエッチン
グと同一のレジストパターンを使用する。この際、ゲー
ト電極に対してサイドエッチングが生ずると、ゲート電
極とソースあるいはドレイン領域との層間ショートが起
こり易くなったり、あるいは庇状に張出したゲート電極
がイオンドーピングやレーザ照射の際に陰を作ってＴＦ
Ｔ特性を低下させることがある。従って、サイドエッチ
ングを防止することが必要である。更に、下地の非晶質
シリコン層を残すために、高い選択比を有するエッチン
グ方法を採用することが必要である。この双方の条件を
満たす方法として、ＣＨＦ₃ とＯ₂ との混合ガス、また
はＣＦ₄ とＨ₂ との混合ガスなど、少なくともＣとＨと
Ｆを含む混合ガスを用いたリアクティブイオンエッチン
グが有効である。 （薄膜トランジスタの構造）従って、上記の製造方法に
基く本発明の薄膜トランジスタの構造は、絶縁性基板の
上に島状に形成された非晶質シリコン層と、非晶質シリ
コン層の上に、ゲート長相当の幅で帯状に形成された第
一の絶縁膜と、第一の絶縁膜の上に、前記幅で形成され
た第二の絶縁膜と、第二の絶縁膜の上に、前記幅で形成
されたゲート電極と、を備えた薄膜トランジスタであっ
て、前記薄膜トランジスタのチャネル領域は、前記非晶
質シリコン層の内、前記ゲート電極で覆われた部分に該
当する領域によって構成され、前記薄膜トランジスタの
ソース領域及びドレイン領域は、前記ゲート電極をマス
クとして使用した不純物イオンのドーピング、及びそれ
に続くレーザ照射により前記非晶質シリコン層の一部を
多結晶化することによって形成されていることを特徴と
する。（ソース及びドレイン電極の接続）上記構造を備
えた薄膜トランジスタへのソース電極及びドレイン電極
の接続に関しては、好ましくは、ソース電極をソース領
域と前記絶縁性基板との間に、同様にドレイン電極をド
レイン領域と前記絶縁性基板との間に、それぞれ配置す
る。

【００２０】この場合、非晶質シリコン層の堆積に先立
って、ソース電極及びドレイン電極を、それらの間隔が
後続する工程で形成されるゲート電極の幅よりも広くな
るように形成しておく。その後、非晶質シリコン層を、
ゲート電極をマスクに用いたイオンドーピング及びレー
ザ照射によって多結晶化することによって、チャネル長
がゲート電極に対して自己整合式に決定されると同時
に、低抵抗化されたソース領域とソース電極、及びドレ
イン領域とドレイン電極が、それぞれ接続される。

【００２１】なお、この場合、イオンドーピング前に、
予めゲート絶縁膜をゲート電極と同一パターンでエッチ
ングし、非晶質シリコン層の表面を露出させておくこと
が、特に重要なポイントである。その理由は、ソース電
極及びドレイン電極を低抵抗多結晶シリコン層の下面に
接続するため、非晶質シリコン層へのイオンドーピング
の際、不純物を深く打ち込む必要があるからである。

【００２２】ソース電極及びドレイン電極の材料として
は、低抵抗であるとともに、レーザ照射の際の高温に耐
え得る高融点材料であることが必要である。この点で、
ＭｏＷ合金やＭｏＴａ合金は、双方の要求を満たす材料
であり、望ましい。特に、ＭｏＷ合金は、ＭｏＴａ合金
よりも低抵抗であるので、より好ましい。 （薄膜トランジスタアレイの構造−その１）上記構造を
備えた薄膜トランジスタをスイッチング素子として用い
る薄膜トランジスタアレイの構造に関しては、画素電極
を、当該薄膜トランジスタの下層側あるいは上層側のい
ずれにも配置することが可能である。

【００２３】画素電極を薄膜トランジスタの下層側に配
置する場合、本発明の薄膜トランジスタアレイの構造
は、絶縁性基板の上に二次元的に配列された画素電極
と、互いに隣接する画素電極の間に配列されたデータ線
と、データ線と交差し、前述の第二の絶縁膜を介してデ
ータ線の上層側の配置された走査線とを備え、前記薄膜
トランジスタのソース電極は、前記画素電極の上面に接
続され、前記薄膜トランジスタのドレイン電極は、前記
データ線と一体的に形成され、前記薄膜トランジスタの
ゲート電極は、前記走査線の一体的に形成され、前記薄
膜トランジスタ、前記データ線及び前記走査線の上面
は、絶縁性保護膜で覆われていることを特徴とする。

【００２４】上記の構造を備えた薄膜トランジスタアレ
イは、以下に示すプロセスで製造される。絶縁性基板上
に透明導電性薄膜（例えばＩＴＯ）を堆積した後、この
上に金属薄膜を堆積し、金属薄膜と透明導電性薄膜とを
同時にパターニングして、透明導電性薄膜の上に積層さ
れたデータ線、データ線と一体のドレイン電極、及び金
属薄膜で覆われた画素電極を、同時に形成する。次に、
これらの上に前述の構造を備えた薄膜トランジスタ、及
び走査線を形成する。その上に絶縁性保護膜を堆積した
後、画素電極領域の絶縁性保護膜をエッチングして除去
し、更に、当該領域の金属薄膜をエッチングして除去し
てソース電極を形成する。以上の様なプロセスによれ
ば、ＴＦＴアレイ形成に必要なパターニング工程数を一
つ減らすことができる。

【００２５】なお、画素電極とデータ線との同時加工
は、アイデアとしては、ボトムゲート構造の逆スタガー
ド型ＴＦＴや、従来の順スタガード型ＴＦＴでも可能で
あるが、逆スタガード型ＴＦＴでは、ソース及びドレイ
ン領域のコンタクト部がｎ＋ａ−Ｓｉ層の上にＩＴＯを
接続する構造となり、このような系では，良好なコンタ
クト特性を得ることは難しい。一方、従来の順スタガー
ド型ＴＦＴでは、前述の様にソース・ドレイン電極表面
が金属膜であると、ＰＨ₃ のプラズマ処理の効果が小さ
く、やはり良好なコンタクト特性を得ることが難しい。
これらに対して、本発明の構造を備えた薄膜トランジス
タでは、レーザ照射により形成された多結晶シリコンを
ソース及びドレイン電極とのコンタクト層として用いて
いるので、容易に良好なコンタクトが得られ、画素電極
とデータ線との同時加工を実用化することができる。 （薄膜トランジスタアレイの構造−その２）一方、画素
電極を薄膜トランジスタの上層側に配置する場合、本発
明の薄膜トランジスタアレイの構造は、絶縁性基板の上
に配列されたデータ線と、データ線と交差し、前述の第
二の絶縁膜を介してデータ線の上層側に配列された走査
線と、絶縁性基板、データ線及び走査線の上面を覆う様
に堆積された絶縁性保護膜と、絶縁性保護膜の上面の、
データ線及び走査線で区切られる各領域に該当する部分
に配列された画素電極とを備え、前記薄膜トランジスタ
のドレイン電極は、前記絶縁性基板の上に前記データ線
と一体的に形成され、前記薄膜トランジスタのソース電
極は、前記絶縁性基板の上に形成され、前記薄膜トラン
ジスタのゲート電極は、前記走査線と一体的に形成さ
れ、前記画素電極は、前記絶縁性保護膜に形成された第
一のコンタクトホールを介して、前記ソース電極に接続
されていることを特徴とする。

【００２６】上記の構造を備えた薄膜トランジスタアレ
イは、以下に示すプロセスで製造される。絶縁性基板の
上にデータ線を配列する。ドレイン電極は、絶縁性基板
の上に、データ線と同一工程でデータ線と一体的に形成
され、同時に、ソース電極が絶縁性基板の上に形成され
る。この様に形成されたドレイン電極及びソース電極の
上に、前述の構造を備えた薄膜トランジスタを形成す
る。なお、走査線は、ゲート電極と同一工程でゲート電
極と一体的に形成される。なお、前述の第二の絶縁膜
が、走査線とデータ線との間の層間絶縁膜としても用い
られる。次に、絶縁性保護膜を、絶縁性基板、薄膜トラ
ンジスタ、データ線及び走査線の上面を覆う様に堆積す
る。当該絶縁性保護膜に第一のコンタクトホールを形成
して、ソース電極の一部を露出させる。データ線及び走
査線で区切られる各領域（画素領域）の上方に該当する
当該絶縁性保護膜の上面に画素電極を形成する。画素電
極は、第一の第一のコンタクトホールを介してソース電
極に接続される。

【００２７】この様な画素電極を薄膜トランジスタの上
層側に配置した構造を備える薄膜トタンジスタアレイの
場合、ＬＣＤの開口率を大きく取ることが可能になる。
更に、画素電極を構成する透明導電性薄膜（例えばＩＴ
Ｏ）を介して、データ線とゲート線を接続して、静電気
対策のショートリングを形成することもできる。

【００２８】なお、画素電極を薄膜トランジスタの上層
側に配置する構造の場合、好ましくは、薄膜トランジス
タアレイを下記の様に構成する。即ち、絶縁性基板の上
に、データ線と同一工程で下部容量電極を形成し、画素
電極を、前記絶縁性保護膜に形成された第二のコンタク
トホールを介して当該下部容量電極に接続し、当該下部
容量電極と前記走査線との間で補助容量を構成する。上
記構造の薄膜トランジスタアレイでは、ソース電極と下
部容量電極との間を画素電極を用いて接続している。こ
の様にして、両電極の接続を透明導電性薄膜である画素
電極で兼用することにより、ＬＣＤの開口率を大きく取
ることが可能になる。

【００２９】更に、画素電極を薄膜トランジスタの上層
側に配置する場合、好ましくは、薄膜トランジスタアレ
イを下記の様に構成する。即ち、データ線を、画素電極
の縁部が前記絶縁性保護膜を介して当該データ線に重な
る様に形成し、当該データ線をブラックマトリクスとし
て機能させる。これにより、従来、ブラックマトリクス
を別に設けていた場合と較べて、マスク合わせ精度のマ
ージンをとる必要がなくなるので、ＬＣＤの開口率を更
に大きく取ることが可能になる。

【００３０】しかしながら、この様な構造を単純に用い
た場合には、画素電極とデータ線との重なりにより、両
者のカップリング容量が過大になる恐れがある。このカ
ップリング容量はＬＣＤの表示にクロストークを生ずる
などの問題を引き起こす要因となる。

【００３１】この問題を解決するために、薄膜トランジ
スタアレイを下記の様に構成する。即ち、データ線の上
方に、前述の第二の絶縁膜を介してシールド電極を配置
する。なお、当該シールド電極は、走査線と同一工程で
走査線と一体的に形成される。画素電極を、その縁部が
当該シールド電極に前記絶縁性保護膜を介して重なるよ
うに形成して、当該シールド電極をブラックマトリクス
として機能させるとともに、当該シールド電極と画素電
極との間に補助容量を構成する。

【００３２】この様にして、画素電極とデータ線との間
に当該シールド電極を介在させることによって、電界が
シールドされ、データ線の電位変動が画素電位に影響を
及ぼすことを防止する。本発明の構造を備えた薄膜トラ
ンジスタでは、このシールド電極を走査線（従ってゲー
ト電極）と同一工程で形成される補助容量線、あるい
は、隣接画素の走査線そのもので兼用することができ、
特別な工程の増大を伴わずにシールド構造を作り込むこ
とができる。なお、配線によるブラックマトリクスの形
成は、画素電極の縁部をシールド電極に重ねることで行
うとよく、この場合、画素電極をデータ線の上方には重
ねない方が歩留の観点からは好ましい。

【００３３】また、前記画素電極をＩＴＯ（Indium Tin
Oxide）で構成する場合、好ましくは、前記絶縁性保護
膜を、酸化シリコンまたは酸窒化シリコンで構成する。
特に、データ線の上方にＩＴＯからなる画素電極の縁部
を重ねる場合、あるいは、シールド電極の上方にＩＴＯ
からなる画素電極の縁部を重ねる場合には、ＩＴＯのエ
ッチングに高い加工精度が要求されるので、エッチング
のドライ化が望ましい。ＩＴＯのドライエッチング方法
としては、例えば、ヨウ化水素（ＨＩ）ガス、臭化水素
（ＨＢｒ）ガス、塩化水素（ＨＣｌ）ガスを用いたリア
クティブイオンエッチングが知られているが、下地に窒
化シリコンを用いると、最も選択性の良いＨＩガスを用
いても、エッチング選択比が３程度しか得られず、窒化
シリコンが膜減りしてしまう。下地として、酸化シリコ
ンまたは酸窒化シリコンを用い、かつ、エッチングガス
にＨＩを用いる組み合わせによって、１０程度の選択比
が得られ、保護膜の膜減りを支障ないレベルに抑えて、
ＩＴＯのドライエッチングが可能となる。 （光遮蔽膜の配置）好ましくは、上記の薄膜トランジス
タにおいて、薄膜トランジスタの下層側に、非晶質炭化
シリコン層からなる光遮蔽膜を配置する。この場合、前
記絶縁性基板と前記非晶質シリコン層との間に第三の絶
縁膜層を配置して、前記絶縁性基板と当該第三の絶縁膜
層との間に当該光遮蔽膜を配置するか、あるいは、前記
絶縁性基板と前記非晶質シリコン層との間に、直接、当
該光遮蔽膜を配置することができる。

【００３４】従来、光遮蔽膜として非晶質シリコン膜を
用いるというアイデアは知られているが、非晶質シリコ
ン膜では膜の電気抵抗が低く、特に、光照射によって導
電性を帯びてしまうので、光遮蔽膜の電荷の影響による
バックゲート効果で、閾値電圧がシフトするなどＴＦＴ
特性に影響が現れる。この発明では、光遮蔽層として炭
化シリコン膜（ＳｉＣｘ）を用いているので、非晶質シ
リコン膜と較べて光伝導性が２桁以上低減され、高抵抗
な光遮蔽膜が得られる。非晶質シリコン膜と比べるとバ
ンドギャップが広いので、光遮蔽能力は若干劣るが、Ｃ
の含有量の調整で適度な膜を得ることができる。

【００３５】特に、活性層を形成する半導体膜を二層で
構成し、その上層部を非晶質シリコン、下層部をＳｉＣ
ｘとし、下層のＳｉＣｘを光遮蔽膜として使用すると、
ＳｉＣｘに光が照射されても光生成キャリアの寿命が短
いので、ＴＦＴのリーク電流としては問題の無いレベル
に抑えることが可能であり、耐光性の強いＴＦＴが得ら
れる。 （薄膜トランジスタの他の製造方法）なお、前述の薄膜
トランジスタの製造方法に代って、下記に示す方法でソ
ース領域及びドレイン領域を形成することもできる。

【００３６】即ち、前述の製造方法と同様に、ゲート電
極、第二の絶縁膜層及び第一の絶縁膜層をエッチングに
よって形成した後、ソース領域及びドレイン領域に該当
する非晶質シリコン層に、ゲート電極をマスクとして使
用して、不純物イオンでドーピングを行う。当該領域の
上に金属薄膜を堆積の後、熱処理を行い、更に当該金属
薄膜をエッチングにより除去することにより、非晶質シ
リコン層の一部が金属シリサイド化されて、ソース及び
ドレイン領域が形成される。

【００３７】この製造方法では、非晶質シリコン層の
内、不純物イオンでドーピングされた部分の表面に金属
シリサイドを形成して低抵抗化を図っている。この場合
も、ＴＦＴの電流駆動能力を落さずに、自己整合式のＴ
ＦＴを形成することが可能であり、更に、ソース領域と
ソース電極、及びドレイン領域とドレイン電極との接続
部で、それぞれ十分なオーミック接触が得られる。従っ
て、従来の非晶質シリコンを活性層として用いたトップ
ゲート構造のＴＦＴにおいて課題であったＴＦＴ特性の
改善と、寄生容量の低減とを同時に達成することができ
る。なお、シリサイドを形成する金属としては、Ｍｏ、
ＴｉまたはＷが適している。なお、この製造方法による
薄膜トランジスタの場合、ソース電極及びドレイン電極
を、それぞれ、ソース領域及びドレイン領域の上側に接
続する。

【００３８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。 （例１）図１は、本発明の薄膜トランジスタの構造を示
す断面図である。この断面図を用いて、この薄膜トラン
ジスタの製造方法及び構造について説明する。

【００３９】石英ガラス製の絶縁性基板（コーニング社
製１７３７）１１の一主面上に、プラズマＣＶＤ法によ
って厚さ０．１μｍのａ−Ｓｉ層（非晶質シリコン層）
１２を堆積し、更に、同一の反応室の中で真空状態を維
持したまま、連続的にプラズマＣＶＤ法によって厚さ
０．０５μｍの窒化シリコン層１５（第一の絶縁膜）を
堆積する。ａ−Ｓｉ層１２をその上側の窒化シリコン層
１５とともに、フォトリソグラフィによって島状にパタ
ーンニングする。次に、これらを覆うように厚さ０．３
５μｍの窒化シリコン層１６（第二の絶縁膜）を堆積す
る。更に、厚さ０．３μｍのＡｌ及び厚さ０．１μｍの
Ｍｏを順に積層し、フォトリソグラフィによるパターニ
ングでゲート電極１７を形成する。

【００４０】次に、ゲート電極１７のエッチングに使用
されたものと同じレジストパターンを用いて、窒化シリ
コン膜１６及び１５をエッチングしてゲート絶縁膜を形
成し同時に、ゲート電極１７に覆われていない部分に該
当するａ−Ｓｉ層を露出させる。レジストパターンの剥
離後、ゲート電極１７をマスクとして使用して、ａ−Ｓ
ｉ層にＰ（燐）をドーピングする。このイオンドーピン
グは、Ｈ₂ で５％に希釈したＰＨ₃ ガスをプラズマ分解
し、発生したイオン種を、質量分離を行わずに一括して
電界で加速し、ａ−Ｓｉ層に打ち込む方法により行われ
る。なお、この様に質量分離を行わないと大面積基板で
の処理が容易になる。

【００４１】次に、上部からＸｅＣｌエキシマレーザを
照射する。なお、レーザ照射には、この他にＡｒＦ、Ｋ
ｒＦ、ＸｅＦ等のエキシマレーザ、あるいはＹＡＧレー
ザ、Ａｒレーザ等を使用することもできる。ゲート電極
１７をマスクとして使用しているので、露出された部
分、即ちＰがドーピングされた部分のａ−Ｓｉ層のみが
結晶化され、これによりＰが活性化されて低抵抗のＮ型
多結晶シリコンに変る。この結果、ゲート電極に対して
自己整合する様にソース領域１３及びドレイン領域１４
が形成される。以上の様にして本発明の薄膜トランシス
タが得られる。

【００４２】なお、ゲート絶縁膜を構成する第一の絶縁
膜１５と第二の絶縁膜１６の各々の膜厚の分配に関して
は、適切な範囲がある。先ず、第一の絶縁膜について
は、ＴＦＴ特性面から、その下限値は５ｎｍ程度であ
る。また、ａ−Ｓｉ層と同時に島状にパターニングする
工程を考慮すると、余り厚くすることは形状の制御が困
難になるので、その上限値はａ−Ｓｉ層の膜厚程度とす
るのが好ましい。他方、第二の絶縁膜の厚さは、島状に
加工されたａ−Ｓｉ層及び第一の絶縁膜を覆う必要があ
るので、ａ−Ｓｉ層と第一の絶縁膜の合計膜厚以上の値
とすることが望ましい。

【００４３】以上の様に、ゲート電極にバリアメタルが
積層されたＡｌを使うことによって、ゲート電極配線
（走査線）の低抵抗化が図れ、大型ＬＣＤの製造が可能
となる。

【００４４】Ａｌの上にバリアメタル（この例ではＭ
ｏ）を積層する目的の一つは、後続のイオンドーピング
の工程で、チャネル領域への水素の注入をブロックする
ためである。チャネル部分のａ−Ｓｉ層に水素が注入さ
れると、ＴＦＴ特性の劣化の要因となる。また、他の目
的は、レーザ照射あるいは絶縁性保護膜堆積等の熱工程
において、Ａｌにヒロックが発生するのを防止するため
である。従って、バリアメタルの材料としては、Ｍｏの
他に、高融点且つ高密度であるＷ、Ｔａが適している。
この内、Ｗは、最大の融点及び密度を有しているので、
最も適している。バリアメタルの厚さは、耐熱性能、イ
オンブロック性能、積層膜加工時の形状制御性を考慮す
ると、０．０３〜０．２μｍの範囲が適当である。

【００４５】イオンドーピングとレーザ照射の順序に関
しては、上記の例の様にイオンドーピングの後にレーザ
照射を行った場合には、イオンの活性化率が高くなり、
他方、レーザ照射の後にイオンドーピングを行った場合
には、レーザー照射時のａ−Ｓｉの融発が起こりにく
い。従って、量産でのプロセスウィンドーを考慮する
と、後者の方が好ましいとも言えるが、後者の場合に
は、多結晶化したソース及びドレイン領域がイオンドー
ピングによって再非晶質化しない様に、加速電圧及びド
ーズ量の調整が必要である。 （例２）図２は、上記の構造（図１）を備えた薄膜トラ
ンジスタにソース電極及びドレイン電極を接続する例を
示す断面図である。

【００４６】図２において、ガラス基板１１の一主面上
に、先ず、Ｍｏ−Ｗ（モリブデン−タングステン）合金
を積層成膜し、フォトリソグラフィによってパターニン
グして、ソース電極１８及びドレイン電極１９を形成す
る。この両電極の間隔を、後続工程で形成されるゲート
電極１７の幅（ゲート長）よりも広く、且つ、後続工程
で形成される島状のａ−Ｓｉ層の幅よりも狭く形成して
おく。この上に、前述の製造方法に従って薄膜トランジ
スタを形成する。ゲート電極１７をマスクとして用いて
ａ−Ｓｉ層へイオンドーピング及びレーザ照射を行っ
て、薄膜トランジスタのソース領域１３及びドレイン領
域１４を形成する際、同時に、ソース領域１３及びドレ
イン領域１４を構成する低抵抗の多結晶シリコン層が、
その下側に配置されたソース電極１８及びドレイン電極
１９と接続される。

【００４７】この様に、ソース及びドレイン電極１８、
１９がソース及びドレイン領域１３、１４の下層側に接
続される構造の場合、ドーパント（この例ではＰ）を、
ａ−Ｓｉ層の膜厚方向に深く打ち込む必要があるので、
イオンドーピングの際の加速電圧としては、５０〜８０
ｋＶが適当である。 （例３）図３に、本発明の薄膜トランジスタ（図２）を
スイッチング素子として用いたＴＦＴアレイ（薄膜トラ
ンジスタアレイ）の一例を示す。（ａ）は平面図、
（ｂ）はＡ−Ａ部断面図である。

【００４８】図３に示す様に、ガラス基板１１の一主面
上にＩＴＯを堆積し、その上にＭｏ−Ｗ合金を堆積した
後、フォトリソグラフィによってパターニングして、ド
レイン電極１９、ドレイン電極と一体のデータ線４１、
及び画素電極３２を形成する。なお、ドレイン電極１９
及びデータ線４１はＩＴＯ層の上に形成され、画素電極
３２の上面は、この段階ではＭｏ−Ｗ合金層で覆われて
いる。この上に、前述の製造方法に従って薄膜トランジ
スタを形成する。走査線４２は、ゲート電極１７と同時
にゲート電極１７と一体的に形成される。次に、全体を
絶縁性保護膜３１（例えば窒化シリコン）で覆い、フォ
トリソグラフィによってパターニングして、画素電極３
２の上面の絶縁性保護膜を、画素電極の縁部及びソース
電極１８の上部を除いて除去する。次に、画素電極３２
の上のＭｏ−Ｗ膜を、その縁部１８ａ及びソース電極１
８を除いて、エッチングにより除去する。

【００４９】以上の様にして、図３に示すＴＦＴアレイ
が得られる。なお、上記のプロセスにおけるフォトリソ
グラフィのマスク枚数は全部で４枚である。 （例４）図４に、本発明の薄膜トランジスタ（図２）を
スイッチング素子として用いたＴＦＴアレイの他の例
（断面図）を示す。

【００５０】この例では、先ず、ガラス基板１１の一主
面上に、前述の製造方法に従って薄膜トランジスタを形
成する。なお、データ線はドレイン電極１９と同時にド
レイン電極と一体的に形成され、走査線はゲート電極１
７と同時にゲート電極と一体的に形成される。次に、全
体を窒化シリコンからなる絶縁性保護膜２１で覆い、フ
ォトリソグラフィによってパターニングしてコンタクト
ホール４３（第一のコンタクトホール）を設け、薄膜ト
ランジスタのソース電極１８の表面の一部を露出させ
る。その上に、ＩＴＯをスパッタ法によって堆積した
後、これをパターンニングして画素電極２２を形成す
る。画素電極２２は、絶縁性保護膜２１に設けられたコ
ンタクトホール４３を介してソース電極１８に接続され
る。

【００５１】以上の様な構造を備えたＴＦＴアレイで
は、データ線、走査線、画素電極２２が、第二の絶縁膜
１６あるいは絶縁性保護膜２１を介して、それぞれ別の
層に配置されるので、互いにショートする確率が小さく
なり、データ線と画素電極との距離、走査線と画素電極
の距離を小さく取ることができる。従って、開口率の大
きなＬＣＤを歩留良く製造することが可能である。な
お、上記の製造プロセスにおけるフォトリソグラフィの
マスク枚数は全部で５枚である。 （例５）図５に、本発明の薄膜トランジスタ（図２）を
スイッチング素子として用いたＴＦＴアレイの他の例を
示す。（ａ）は平面図、（ｂ）はＢ−Ｂ部断面図であ
る。

【００５２】この例では、走査線４２の下側に、前述の
第二の絶縁膜を介して走査線４２と対向する様に下部容
量電極５１が配置されている。その他の構造について
は、図４に示したＴＦＴアレイと同様である。

【００５３】図５において、補助容量を形成する下部容
量電極５１は、データ線４１、ドレイン電極１９及びソ
ース電極１８と同一工程で形成される。また、隣接画素
の走査線４２が上部容量電極として機能する。

【００５４】薄膜トランジスタを覆う絶縁性保護膜２１
には、各画素毎に２か所の開口部、即ち、第一のコンタ
クトホール４３及び第二のコンタクトホール５３が設け
られ、第一のコンタクトホール４３を介してソース電極
１８と画素電極２２とが接続され、第二のコンタクトホ
ール５３を介して画素電極２２と下部容量電極５１とが
接続される。

【００５５】更に、画素電極２２の縁部は、データ線４
２に絶縁保護膜２１を介して重なる様に配置されてい
て、データ線４２がブラックマトリクスとして機能して
いる。この様な構造を採用することにより、データ線側
については、専用のブラックマトリクスを設けることが
不要となり、データ線の境界部までを有効表示領域とす
ることが可能になるので、ＬＣＤの開口率を大きく取る
ことができる。 （例６）図６に、本発明の薄膜トランジスタ（図２）を
スイッチング素子として用いたＴＦＴアレイの他の例
（平面図）を示す。

【００５６】この例では、シールド電極５６が、データ
線４１の上側に、前述の第二の絶縁膜１６（図５）を介
してデータ線４１と対向する様に配置されており、更
に、このシールド電極５６は、絶縁性保護膜２１（図
５）を介して画素電極２２の縁部がこのシールド電極５
６に重なるように配置されている。このシールド電極５
６は、走査線４１と同時に走査線と一体的に形成され
る。その他の構造については、図５に示したＴＦＴアレ
イと同様である。

【００５７】この例において、シールド電極５６は、補
助容量を形成する上部容量電極として機能する他、この
シールド電極５６が画素電極２２の縁部と重なる様に配
置されているので、ブラックマトリクスとしても機能し
ている。更に、このシールド電極５６はシールド効果を
有し、データ線４１の電位変動が画素電極２２に影響を
及ぼすことを防止するので、データ線４１と画素電極２
２とのカップリングに起因する表示性能の低下を防ぎ、
開口率の高いＬＣＤを得ることができる。

【００５８】なお、この例において、絶縁性保護膜２１
は、酸化シリコンで構成されており、画素電極２２は、
ＩＴＯをＨＩを用いてドライエッチングすることにより
形成される。 （例７）図７に、本発明の薄膜トランジスタ（図２）に
光遮蔽層を設ける例を示す。

【００５９】この例では、ガラス基板１１の上に第三の
絶縁膜６２を配置し、その上に薄膜トランジスタを配置
するとともに、薄膜トランジスタの下側に、この第三の
絶縁膜６２を介して、光遮蔽層６１が設けられている。

【００６０】光遮蔽層６１は、非晶質炭化シリコン（Ｓ
ｉＣｘ）からなり、ａ−Ｓｉ層と同様に、プラズマＣＶ
Ｄ法によって堆積される。原料ガスとしては、ＳｉＨ
₄ 、ＣＨ₄ ，Ｈ₂ の混合ガスを用いるのが一般的であ
る。ＣＨ₄ ，ＳｉＨ₄ の流量を調節することによって、
ＳｉＣｘ中のＣ／Ｓｉ組成比を調節する。微量のＣの添
加でもＳｉＣｘ層の光導電性が落ちるので、ＳｉＣｘの
バンドギャップがａ−Ｓｉのバンドギャップと較べて
０．０５〜０．２０ｅＶ程度、高めになるように調節す
る。具体的には、ａ−Ｓｉのバンドギャップを１．７５
ｅＶとすれば、ＳｉＣｘのバンドギャップを１．８０〜
１．９５ｅＶ程度にすると良い。ＳｉＣｘ中のＣ／Ｓ組
成比は、１〜１０ａｔ％程度である。ＳｉＣｘは、薄膜
トランジスタの光リーク経路を遮断する様に島状に加工
し、その上を、例えば窒化シリコンあるいは酸化シリコ
ンからなる絶縁膜で覆う。 （例８）図８に、本発明の薄膜トランジスタ（図２）に
光遮蔽層を設ける別の例を示す。

【００６１】この例では、ガラス基板１１の上に非晶質
炭化シリコン（ＳｉＣｘ）からなる光遮蔽層６３が形成
され、その上に、直接、薄膜トランジスタが形成されて
いる。即ち、半導体活性層がＳｉＣｘとａ−Ｓｉの二層
構造となっており、その下層側は光遮蔽層６３として機
能し、上層側のａ−Ｓｉ層に、薄膜トランジスタのチャ
ネル１２、ソース１３及びドレイン１４が形成されてい
る。

【００６２】好ましくは、ＳｉＣｘ層とａ−Ｓｉ層との
間に清浄な界面を得るため、これらの層を、真空状態を
維持したまま連続的に、プラズマＣＶＤによって堆積す
る。具体的には、プラズマ放電を維持したまま、原料ガ
スの切り替えのみで（例えば、ＣＨ₄ ガスのオン／オ
フ）ＳｉＣｘ層とａ−Ｓｉ層とを連続的に堆積する。Ｓ
ｉＣｘの組成は先に示した例（例７）と同様である。

【００６３】この様にＳｉＣｘ層の上にａ−Ｓｉ層が積
層された構造の場合、ａ−Ｓｉ層が薄くなるに従って、
ＴＦＴの光リーク電流が低下するが、薄すぎると、Ｓｉ
Ｃｘ層の欠陥準位にバンドの曲がりが影響を受け、ＴＦ
Ｔの移動度が低下する。従って、ａ−Ｓｉ層の膜厚を、
１０ｎｍ以上、５０ｎｍ以下、望ましくは１５ｎｍ以
上、３０ｎｍ以下とする。 （例９）図９に、本発明の薄膜トランジスタアレイ（図
４）を用いた透過光型の液晶表示素子の断面図を示す。

【００６４】対向基板は、ガラス基板７６、対向電極７
５、配向膜７４及び偏光板７７等から構成される。ガラ
ス基板７６の内面側には、ＩＴＯからなる対向電極７５
が形成され、対向電極７５の表面は、低温キュア型のポ
リイミドからなる配向膜７４で覆われて、ガラス基板７
６の外面側には偏光板７７が貼付けられている。

【００６５】一方、アレイ基板は、本発明の薄膜トラン
ジスタアレイ（ガラス基板１１、ゲート電極１７、ソー
ス電極１８、ドレイン電極１９、画素電極２２等を備え
る）、配向膜７２及び偏光板７１等から構成される。画
素電極２２の表面は、低温キュア型のポリイミドからな
る配向膜７２で覆われて、ガラス基板１１の外面側には
偏光板７１が貼付けられている。

【００６６】アレイ基板と対向基板は互いに対向する様
に配置され、その間に液晶７３が保持されている。ま
た、それぞれの配向膜７２及び７４は、配向方向が互い
に直交する様に配向処理が施されている。

【００６７】なお、画素電極２２の下側に配置される絶
縁性保護膜２１としては、透明の有機絶縁膜が用いられ
る。前述の様に、データ線４１（図５（ａ））と画素電
極２２とのカップリング容量は、液晶表示素子の表示特
性を低下させるので、このカップリング容量を小さく抑
えることが必要である。従って、４以下の誘電率を有す
る透明の有機絶縁膜を１μｍ以上の厚さで塗布すること
が望ましい。具体的には、アクリル樹脂、ポリイミド樹
脂あるいはベンゾシクロブテン樹脂などが使用でき、ま
た、フォトレジストの様な感光性があると加工が容易で
ある。なお、好ましくは、ＴＦＴの保護機能を向上させ
るために、これらの有機絶縁膜の上に、更に、窒化シリ
コンなどの無機絶縁膜を積層する。

【００６８】また、この有機保護膜を着色して、カラー
フィルタとすることも可能である。この場合、アレイ基
板側に、カラーフィルタの機能を作り込むことができ、
高開口率のＬＣＤを低コストで製造する際に、有利であ
る。

【００６９】なお、これらの発明はアクティブマトリッ
クス型液晶表示素子に限らず、ａ−Ｓｉ密着センサ等に
も適用することが可能である。 （例１０）図１０は、本発明の薄膜トランジスタの第二
の構造を示す断面図である。この断面図を用いて、この
薄膜トランジスタの製造方法及び構造について説明す
る。

【００７０】石英ガラス製の絶縁性基板（コーニング社
製１７３７）１１の一主面上に、プラズマＣＶＤ法によ
って厚さ０．１μｍのａ−Ｓｉ層（非晶質シリコン層）
１２を堆積し、更に、同一の反応室の中で真空状態を維
持したまま、連続的にプラズマＣＶＤ法によって厚さ
０．０５μｍの窒化シリコン層１５（第一の絶縁膜）を
堆積する。ａ−Ｓｉ層１２をその上側の窒化シリコン層
１５とともに、フォトリソグラフィによって島状にパタ
ーニングする。次に、これらを覆うように厚さ０．３５
μｍの窒化シリコン層１６（第二のの絶縁膜）を堆積す
る。厚さ０．３μｍのＡｌ及び厚さ０．１μｍのＭｏを
順に積層し、フォトリソグラフィによるパターンニング
でゲート電極１７を形成する。

【００７１】次に、ゲート電極１７のエッチングに使用
されたものと同じレジストパターンを用いて、窒化シリ
コン膜１６及び１５をエッチングしてゲート絶縁膜を形
成すると同時に、ゲート電極１７に覆われていない部分
に該当するａ−Ｓｉ層を露出させる。レジストパターン
の剥離後、ゲート電極１７をマスクとして使用して、ａ
−Ｓｉ層にＰをドーピングする。

【００７２】次に、露出させたａ−Ｓｉ層の上にＭｏを
スパッタし、２５０℃の熱処理によってａ−Ｓｉ層とＭ
ｏ層との界面にＭｏシリサイドを形成する。その後、ウ
ェットエッチングによってＭｏ層を除去すると、ａ−Ｓ
ｉ層の表層部にＭｏシリサイドが残る。この結果、ゲー
ト電極に対して自己整合する様にソース領域１３及びド
レイン領域１４が形成される。以上の様にして本発明の
薄膜トランシスタが得られる。 （例１１）図１１は、上記の構造（図１０）を備えた薄
膜トランジスタにソース電極８８及びドレイン電極８９
を接続する例を示す断面図である。

【００７３】ソース電極８８及びドレイン電極８９の接
続は、ガラス基板１１の上に薄膜トランジスタを形成す
る工程の最後の段階において、ソース領域８５及びドレ
イン領域８６の形成と同時に行われる。即ち、露出させ
たａ−Ｓｉ層の上にＭｏをスパッタし、２５０℃の熱処
理によってａ−Ｓｉ層とＭｏ層との界面にＭｏシリサイ
ドを形成する。次に、Ｍｏ層をウェットエッチングによ
ってパターニングしてソース電極８８及びドレイン電極
８９を形成する。なお、これら両電極の間隔を、既に形
成したゲート電極１７の幅よりも広く、ａ−Ｓｉの島１
２よりも狭く形成する。この結果、ゲート電極１７に対
して自己整合する様にソース領域８５及びドレイン領域
８６が形成されると同時に、ソース電極８８及びドレイ
ン電極８９が形成される。

【００７４】

【発明の効果】本発明の薄膜トランジスタの構造及び製
造方法では、ゲート絶縁膜を第一及び第二の絶縁膜の二
つの層から構成している。半導体活性層である非晶質シ
リコン層の上に第一の絶縁膜を堆積し、非晶質シリコン
層を第一の絶縁膜と同時に島状に加工した後、それら全
体を第二の絶縁膜で覆う。この様な工程を採用すること
によって、非晶質シリコン層の堆積と第一の絶縁膜（ゲ
ート絶縁膜）の堆積との間にパターニング工程が介在し
ないので、非晶質シリコン層と第一の絶縁膜とを、同一
の反応室の中で真空状態を維持したまま、連続的にプラ
ズマＣＶＤ法によって堆積することが可能となる。この
結果、非晶質シリコン層とゲート絶縁膜との間に清浄な
界面を得ることが容易になり、薄膜トランジスタの移動
度、信頼性などを向上させることができる。

【００７５】また、ゲート電極をマスクとして使用して
自己整合式に形成されるソース及びドレイン領域は、レ
ーザ照射による多結晶化によって、ドーピング元素が十
分に活性化されるので、従来のＣＶＤで形成されるｎ＋
ａ−Ｓｉ（ｎ型非晶質シリコン）と較べて電気抵抗が小
さく、ソース及びドレイン領域と、ソース及びドレイン
電極との間に、それぞれ、十分なオーミック接触を形成
することができる。この結果、従来の非晶質シリコンを
活性層に用いたドップゲート構造のＴＦＴにおいて問題
であったＴＦＴ特性の改善と、寄生容量の低減とを同時
に達成することができる。なお、イオンドーピング前
に、予め、ゲート絶縁膜をゲート電極と同一パターンで
エッチングして、非晶質シリコン層の表面を露出させて
おくことによって、低い加速電圧でも非晶質シリコン層
へのイオンドーピングが可能になる。

【００７６】本発明の薄膜トランジスタの製造方法によ
れば、製造工程中に使用されるマスク枚数は、光遮蔽層
を設けない場合で４枚ないし５枚、光遮蔽層を設ける場
合で５枚ないし６枚であり、従来の製造方法よりも少な
い工程数で薄膜トランジスタの製造が可能となる。以上
の様に、本発明の薄膜トランジスタの製造方法によっ
て、大型ＬＣＤを低コストで製造することが可能にな
る。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの構造を示す断面
図。

【図２】本発明の薄膜トランジスタの構造を示す断面
図。

【図３】本発明の薄膜トランジスタアレイの構造を示す
図、（ａ）は平面図、（ｂ）はＡ−Ａ部断面図を表す。

【図４】本発明の薄膜トランジスタアレイの構造を示す
断面図。

【図５】本発明の薄膜トランジスタアレイの構造を示す
図、（ａ）は平面図、（ｂ）はＢ−Ｂ部断面図を表す。

【図６】本発明の薄膜トランジスタアレイの構造を示す
平面図。

【図７】本発明の薄膜トランジスタの構造を示す断面
図。

【図８】本発明の薄膜トランジスタの構造を示す断面
図。

【図９】本発明の薄膜トランジスタアレイを用いた液晶
表示素子の断面図。

【図１０】本発明の薄膜トランジスタの第二の構造を示
す断面図。

【図１１】本発明の薄膜トランジスタの第二の構造を示
す断面図。

【符号の説明】

１１・・・ガラス基板、１２・・・チャネル領域、１３
・・・ソース領域、１４・・・ドレイン領域、１５・・
・第一の絶縁膜（ゲート絶縁膜）、１６・・・第二の絶
縁膜（ゲート絶縁膜）、１７・・・ゲート電極、１８・
・・ソース電極、１９・・・ドレイン電極、２１・・・
絶縁性保護膜、２２・・・画素電極、３１・・・絶縁性
保護膜、３２・・・画素電極、４１・・・データ線、４
２・・・走査線、４３・・・第一のコンタクトホール、
５１・・・下部容量電極、５３・・・第二のコンタクト
ホール、５６・・・シールド電極、６１・・・光遮蔽
膜、６２・・・第三の絶縁膜、６３・・・光遮蔽膜、７
１・・・偏光板、７２・・・配向膜、７３・・・液晶、
７４・・・配向膜、７５・・・対向電極、７６・・・ガ
ラス基板、７７・・・偏光板。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１６Ｖ ６２７Ｇ

Claims (22)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板の上に、非晶質シリコン層を
   プラズマＣＶＤ法によって堆積する工程と、 非晶質シリコン層の上に、先行する堆積工程と連続し
   て、第一の絶縁膜をプラズマＣＶＤ法によって堆積する
   工程と、 第一の絶縁膜を、その下側の非晶質シリコン層をととも
   に島状に加工する工程と、 島状に加工された第一の絶縁膜の上に、第二の絶縁膜を
   堆積する工程と、 第二の絶縁膜の上に、金属配線層を堆積する工程と、 レジストパターンを用いて、金属配線層をエッチングし
   てゲート電極を形成する工程と、 前記レジストパターンを用いて、第二の絶縁膜及び第一
   の絶縁膜をエッチングしてゲート絶縁膜を形成する工程
   と、 非晶質シリコン層の内、先行するエッチング工程で露出
   された部分に、ゲート電極をマスクとして使用して、不
   純物イオンでドーピングを行う工程と、 ゲート電極をマスクとして使用して、前記部分をレーザ
   照射によって多結晶化する工程とを備えたことを特徴と
   する薄膜トランジスタの製造方法。
2. 【請求項２】 前記第一の絶縁膜及び前記第二の絶縁膜
   は、ともに窒化シリコンからなることを特徴とする請求
   項１に記載の薄膜トランジスタの製造方法。
3. 【請求項３】 前記第二の絶縁膜及び前記第一の絶縁膜
   のエッチングに、ＣＨＦ₃ 及びＯ₂ を主成分とする混合
   ガス、または、ＣＦ₄ 及びＨ₂ を主成分とする混合ガス
   を用いたリアクティブイオンエッチング法を使用するこ
   とを特徴とする請求項２に記載の薄膜トランジスタの製
   造方法。
4. 【請求項４】 絶縁性基板の上に島状に形成された非晶
   質シリコン層と、 非晶質シリコン層の上に、ゲート長相当の幅で帯状に形
   成された第一の絶縁膜と、 第一の絶縁膜の上に、前記幅で形成された第二の絶縁膜
   と、 第二の絶縁膜の上に、前記幅で形成されたゲート電極と
   を備えた薄膜トランジスタであって、 前記薄膜トランジスタのチャネル領域は、前記非晶質シ
   リコン層の内、前記ゲート電極で覆われた部分に該当す
   る領域によって構成され、 前記薄膜トランジスタのソース領域及びドレイン領域
   は、前記ゲート電極をマスクとして使用した不純物イオ
   ンのドーピング、及びそれに続くレーザ照射により前記
   非晶質シリコン層の一部を多結晶化することによって形
   成されていることを特徴とする薄膜トランジスタ。
5. 【請求項５】 前記薄膜トランジスタのソース領域と前
   記絶縁性基板との間にソース電極が、前記薄膜トランジ
   スタのドレイン領域と前記絶縁性基板との間にドレイン
   電極が、それぞれ配置されていることを特徴とする請求
   項４に記載の薄膜トランジスタ。
6. 【請求項６】 前記ソース電極及びドレイン電極は、Ｍ
   ｏＷ合金、またはＭｏＴａ合金からなることを特徴とす
   る請求項５に記載の薄膜トランジスタ。
7. 【請求項７】 スイッチング素子として請求項５に記載
   の薄膜トランジスタを用いた薄膜トランジスタアレイで
   あって、 絶縁性基板の上に二次元的に配列された画素電極と、 互いに隣接する画素電極の間に配列されたデータ線と、 データ線と交差し、前記第二の絶縁膜を介してデータ線
   の上層側に配列された走査線とを備え、 前記薄膜トランジスタのソース電極は、前記画素電極の
   上面に接続され、 前記薄膜トランジスタのドレイン電極は、前記データ線
   と一体的に形成され、 前記薄膜トランジスタのゲート電極は、前記走査線と一
   体的に形成され、 前記薄膜トランジスタ、前記データ線及び前記走査線の
   上面は、絶縁性保護膜で覆われていることを特徴とする
   薄膜トランジスタアレイ。
8. 【請求項８】 スイッチング素子として請求項５に記載
   の薄膜トランジスタを用いた薄膜トランジスタアレイで
   あって、 絶縁性基板の上に配列されたデータ線と、 データ線と交差し、前記第二の絶縁膜を介してデータ線
   の上層側に配列された走査線と、 絶縁性基板、データ線及び走査線の上面を覆う様に堆積
   された絶縁性保護膜と、 絶縁性保護膜の上面の、データ線及び走査線で区切られ
   る各領域に該当する部分に配列された画素電極とを備
   え、 前記薄膜トランジスタのドレイン電極は、前記絶縁性基
   板の上に前記データ線と一体的に形成され、 前記薄膜トランジスタのソース電極は、前記絶縁性基板
   の上に形成され、 前記薄膜トランジスタのゲート電極は、前記走査線と一
   体的に形成され、 前記画素電極は、前記絶縁性保護膜に形成された第一の
   コンタクトホールを介して、前記ソース電極に接続され
   ていることを特徴とする薄膜トランジスタアレイ。
9. 【請求項９】 前記絶縁性基板の上に、前記データ線と
   同一工程で形成された下部容量電極を備え、 前記画素電極は、前記絶縁性保護膜に形成された第二の
   コンタクトホールを介して当該下部容量電極に接続さ
   れ、 当該下部容量電極と前記走査線との間に補助容量が構成
   されていることを特徴とする請求項８に記載の薄膜トラ
   ンジスタアレイ。
10. 【請求項１０】 前記データ線は、前記画素電極の縁部
    が前記絶縁性保護膜を介して前記データ線に重なるよう
    に形成され、前記データ線がブラックマトリクスとして
    機能することを特徴とする請求項８に記載の薄膜トラン
    ジスタアレイ。
11. 【請求項１１】 前記データ線の上層側に、前記走査電
    極と一体的に形成されたシールド電極が、前記第二の絶
    縁膜を介して配置され、 前記シールド電極は、前記画素電極の縁部が前記絶縁性
    保護膜を介して前記シールド電極に重なるように形成さ
    れ、 前記シールド電極がブラックマトリクスとして機能する
    とともに、前記シールド電極と前記画素電極との間に補
    助容量が構成されていることを特徴とする請求項８に記
    載の薄膜トランジスタアレイ。
12. 【請求項１２】 前記絶縁性保護膜は酸化シリコンまた
    は酸窒化シリコンからなり、前記画素電極はＩＴＯから
    なることを特徴とする請求項８に記載の薄膜トランジス
    タアレイ。
13. 【請求項１３】 前記絶縁性基板と前記非晶質シリコン
    層との間に第三の絶縁膜層が配置され、前記非晶質シリ
    コン層の下側に、当該第三の絶縁膜層を介して、非晶質
    炭化シリコン層からなる光遮蔽膜が配置されていること
    を特徴とする請求項４に記載の薄膜トランジスタ。
14. 【請求項１４】 前記絶縁性基板と前記非晶質シリコン
    層との間に、非晶質炭化シリコン層からなる光遮蔽膜が
    配置されていることを特徴とする請求項４に記載の薄膜
    トランジスタ。
15. 【請求項１５】 請求項８に記載の薄膜トランジスタア
    レイを備えたアレイ基板と、アレイ基板に対向して配置
    された対向基板と、アレイ基板と対向基板の間に保持さ
    れた液晶層とを備えた液晶表示装置。
16. 【請求項１６】 絶縁性基板の上に、非晶質シリコン層
    をプラズマＣＶＤ法によって堆積する工程と、 非晶質シリコン層の上に、先行する堆積工程と連続し
    て、第一の絶縁膜をプラズマＣＶＤ法によって堆積する
    工程と、 第一の絶縁膜を、その下側の非晶質シリコン層をととも
    に島状に加工する工程と、 島状に加工された第一の絶縁膜の上に、第二の絶縁膜を
    堆積する工程と、 第二の絶縁膜の上に、金属配線層を堆積する工程と、 レジストパターンを用いて、金属配線層をエッチングし
    てゲート電極を形成する工程と、 前記レジストパターンを用いて、第二の絶縁膜及び第一
    の絶縁膜をエッチングしてゲート絶縁膜を形成する工程
    と、 非晶質シリコン層の内、先行するエッチング工程で露出
    された部分に、ゲート電極をマスクとして使用して、不
    純物イオンでドーピングを行う工程と、 前記部分の上に金属薄膜を堆積する工程と、 当該金属薄膜を熱処理する工程と、 当該金属薄膜をエッチングして非晶質シリコン層の一部
    を金属シリサイド化する工程とを備えたことを特徴とす
    る薄膜トランジスタの製造方法。
17. 【請求項１７】 前記第一の絶縁膜及び前記第二の絶縁
    膜は、ともに窒化シリコンからなることを特徴とする請
    求項１６に記載の薄膜トランジスタの製造方法。
18. 【請求項１８】 前記第二の絶縁膜及び前記第一の絶縁
    膜のエッチングに、ＣＨＦ₃ 及びＯ₂ を主成分とする混
    合ガス、または、ＣＦ₄ 及びＨ₂ を主成分とする混合ガ
    スを用いたリアクティブイオンエッチング法を使用する
    ことを特徴とする請求項１７に記載の薄膜トランジスタ
    の製造方法。
19. 【請求項１９】 絶縁性基板の上に、島状に形成された
    非晶質シリコン層と、 非晶質シリコン層の上に、ゲート長相当の幅で帯状に形
    成された第一の絶縁膜と、 第一の絶縁膜の上に、前記幅で形成された第二の絶縁膜
    と、 第二の絶縁膜の上に、前記幅で形成されたゲート電極と
    を備えた薄膜トランジスタであって、 前記薄膜トランジスタのチャネル領域は、前記非晶質シ
    リコン層の内、前記ゲート電極で覆われた部分に該当す
    る領域によって構成され、 前記薄膜トランジスタのソース領域及びドレイン領域
    は、前記ゲート電極をマスクとして使用した不純物イオ
    ンのドーピング、及びそれに続く金属薄膜の堆積、熱処
    理及びエッチングにより前記非晶質シリコン層の一部を
    金属シリサイド化することによって形成されていること
    を特徴とする薄膜トランジスタ。
20. 【請求項２０】 前記薄膜トランジスタのソース領域の
    上面にソース電極が、前記薄膜トランジスタのドレイン
    領域の上面にドレイン電極が、それぞれ接続されている
    ことを特徴とする請求項１９に記載の薄膜トランジス
    タ。
21. 【請求項２１】 前記絶縁性基板と前記非晶質シリコン
    層との間に第三の絶縁膜が配置され、前記非晶質シリコ
    ン層の下側に、当該第三の絶縁膜を介して、非晶質炭化
    シリコン層からなる光遮蔽膜が配置されていることを特
    徴とする請求項１９に記載の薄膜トランジスタ。
22. 【請求項２２】 前記絶縁性基板と前記非晶質シリコン
    層との間に、非晶質炭化シリコン層からなる光遮蔽膜が
    配置されていることを特徴とする請求項１９に記載の薄
    膜トランジスタ。