JPH1079514A - アクティブマトリクス基板の製造方法 - Google Patents
アクティブマトリクス基板の製造方法Info
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- JPH1079514A JPH1079514A JP23552496A JP23552496A JPH1079514A JP H1079514 A JPH1079514 A JP H1079514A JP 23552496 A JP23552496 A JP 23552496A JP 23552496 A JP23552496 A JP 23552496A JP H1079514 A JPH1079514 A JP H1079514A
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- forming
- electrode
- semiconductor layer
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Abstract
(57)【要約】
【課題】 ＴＦＴにて画素電極を駆動制御するアクティ
ブマトリクス基板の製造工程の削減により生産性を向上
し、ＴＦＴにて良好なオン電流を得ると共に寄生容量を
無くし、大型且つ高精細な液晶表示装置への適用を可能
にする。 【解決手段】 正スタガード構造のＴＦＴ１７にて遮光
膜２８を絶縁性の遮光部材にて形成し、ゲート電極４０
とソース電極３３及びドレイン電極３４との間にオフセ
ット領域［ａ］を形成する。ゲート電極４０をマスクに
して、露出されるａ−Ｓｉ膜３６にイオンをドーピング
し、レーザアニールし、低抵抗のｎ型多結晶シリコン３
７を得る。ショートリング４３をゲート電極４０のパタ
ーン形成と同一マスクにてパターン形成する。
ブマトリクス基板の製造工程の削減により生産性を向上
し、ＴＦＴにて良好なオン電流を得ると共に寄生容量を
無くし、大型且つ高精細な液晶表示装置への適用を可能
にする。 【解決手段】 正スタガード構造のＴＦＴ１７にて遮光
膜２８を絶縁性の遮光部材にて形成し、ゲート電極４０
とソース電極３３及びドレイン電極３４との間にオフセ
ット領域［ａ］を形成する。ゲート電極４０をマスクに
して、露出されるａ−Ｓｉ膜３６にイオンをドーピング
し、レーザアニールし、低抵抗のｎ型多結晶シリコン３
７を得る。ショートリング４３をゲート電極４０のパタ
ーン形成と同一マスクにてパターン形成する。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタを
画素電極の制御素子として備えたアクティブマトリクス
基板の製造方法に関する。
画素電極の制御素子として備えたアクティブマトリクス
基板の製造方法に関する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
のうち、透過型の表示を行うと共に、大面積化を得るも
のとしては、半導体スイッチに非晶質シリコン（以下ａ
−Ｓｉと称する。）系の薄膜トランジスタ（以下ＴＦＴ
と称する。）が用いられているが、従来液晶表示装置に
用いるＴＦＴとしては、半導体層を挾んで透明絶縁性基
板に近い側にゲート電極、対向する側にソース電極及び
ドレイン電極が配置される逆スタガード構造を多く採用
していた。
のうち、透過型の表示を行うと共に、大面積化を得るも
のとしては、半導体スイッチに非晶質シリコン（以下ａ
−Ｓｉと称する。）系の薄膜トランジスタ（以下ＴＦＴ
と称する。）が用いられているが、従来液晶表示装置に
用いるＴＦＴとしては、半導体層を挾んで透明絶縁性基
板に近い側にゲート電極、対向する側にソース電極及び
ドレイン電極が配置される逆スタガード構造を多く採用
していた。
【０００３】しかしながら、逆スタガード構造にあって
はＴＦＴの製造工程中に用いられる、パターニングの為
のマスク数が、例えば７枚以上を要するというように、
多くのマスクを必要としなければならずその製造工程数
が増大され、生産性が低下し、低コスト化が妨げられる
という問題を生じていた。
はＴＦＴの製造工程中に用いられる、パターニングの為
のマスク数が、例えば７枚以上を要するというように、
多くのマスクを必要としなければならずその製造工程数
が増大され、生産性が低下し、低コスト化が妨げられる
という問題を生じていた。
【０００４】このため、図４に示す様にａ−Ｓｉ層１を
挾んで上層にゲート電極２を配置し、透明絶縁性基板３
に近い側にソース電極４及びドレイン電極６を配置し、
ゲート電極２をマスクにしてゲート絶縁膜７及びアモル
ファスシリコン層１を自己整合的に形成する事によりＴ
ＦＴ形成時のマスク数を低減する、正スタガード構造を
有するＴＦＴも多用されている。
挾んで上層にゲート電極２を配置し、透明絶縁性基板３
に近い側にソース電極４及びドレイン電極６を配置し、
ゲート電極２をマスクにしてゲート絶縁膜７及びアモル
ファスシリコン層１を自己整合的に形成する事によりＴ
ＦＴ形成時のマスク数を低減する、正スタガード構造を
有するＴＦＴも多用されている。
【０００５】
【発明が解決しようとする課題】しかしながら前述の正
スタガード構造のＴＦＴにあっては、光によるオフ電流
の増加を防止する為の遮光膜８が金属薄膜である事か
ら、遮光膜と電極間に容量カップリングを生じてしまう
一方、絶縁膜１０にピンホールが有ると、ソース電極４
及びドレイン電極６がショートしてしまい、不良を生じ
るという問題を有していた。
スタガード構造のＴＦＴにあっては、光によるオフ電流
の増加を防止する為の遮光膜８が金属薄膜である事か
ら、遮光膜と電極間に容量カップリングを生じてしまう
一方、絶縁膜１０にピンホールが有ると、ソース電極４
及びドレイン電極６がショートしてしまい、不良を生じ
るという問題を有していた。
【０００６】又、ソース電極４及びドレイン電極６上に
て、ホスフィン（ＰＨ3 ）含有ガスを用いてプラズマＣ
ＶＤにより成膜したｎ型ａ−Ｓｉ層１１と、ａ−Ｓｉ層
１とを良好にオーミックコンタクト出来ず、ＴＦＴが十
分なオン電流を得られず、画質が著しく劣化されてしま
うという問題も有していた。このためａ−Ｓｉ層１形成
前にｎ型ａ−Ｓｉ層１１に、更にホスフィンガス（ＰＨ
3 ）をプラズマ分解し、リン（Ｐ）イオンをドーピング
する事も検討されているが、この後連続して形成するａ
−Ｓｉ層１に、リン（Ｐ）イオンの汚染による悪影響を
及ぼすという新たな問題を生じていた。
て、ホスフィン（ＰＨ3 ）含有ガスを用いてプラズマＣ
ＶＤにより成膜したｎ型ａ−Ｓｉ層１１と、ａ−Ｓｉ層
１とを良好にオーミックコンタクト出来ず、ＴＦＴが十
分なオン電流を得られず、画質が著しく劣化されてしま
うという問題も有していた。このためａ−Ｓｉ層１形成
前にｎ型ａ−Ｓｉ層１１に、更にホスフィンガス（ＰＨ
3 ）をプラズマ分解し、リン（Ｐ）イオンをドーピング
する事も検討されているが、この後連続して形成するａ
−Ｓｉ層１に、リン（Ｐ）イオンの汚染による悪影響を
及ぼすという新たな問題を生じていた。
【０００７】更に、ソース電極４及びドレイン電極６と
ゲート電極２とが重なっており、この重なりにより、寄
生容量を生じ、フリッカや焼付け等により画質が劣化さ
れるという問題を有していた。
ゲート電極２とが重なっており、この重なりにより、寄
生容量を生じ、フリッカや焼付け等により画質が劣化さ
れるという問題を有していた。
【０００８】又アクティブマトリクス基板の画素電極
（図示せず）周囲には、製造中に発生される静電気を除
電する為、ＴＦＴと電気的に接続してなるショートリン
グが設けられるが、このショートリングを形成するに
は、ＴＦＴ或いは画素電極の製造とは別にショートリン
グ専用の成膜工程を行い更にはショートリングをパター
ン形成する為の専用のマスクを必要とする事から、更に
製造工程が増大され、歩留まりの低下を招くと共に生産
性が低下され低コスト化が妨げられるという問題も有し
ていた。
（図示せず）周囲には、製造中に発生される静電気を除
電する為、ＴＦＴと電気的に接続してなるショートリン
グが設けられるが、このショートリングを形成するに
は、ＴＦＴ或いは画素電極の製造とは別にショートリン
グ専用の成膜工程を行い更にはショートリングをパター
ン形成する為の専用のマスクを必要とする事から、更に
製造工程が増大され、歩留まりの低下を招くと共に生産
性が低下され低コスト化が妨げられるという問題も有し
ていた。
【０００９】そこで本発明は上記課題を除去するもの
で、ａ−Ｓｉ層とソース電極及びドレイン電極の間に介
在されるｎ型ａ−Ｓｉ層との良好なコンタクトを得る事
によりＴＦＴの特性向上を図るとともに、ソース電極及
びドレイン電極とゲート電極との重なりにより生じる寄
生容量を解消し、液晶表示装置の表示品位を向上し、更
には、製造時使用するマスク数を削減し、製造工程数を
削減する事により歩留まりの低下を防止し、生産性向上
ひいては低コスト化を実現するアクティブマトリクス基
板の製造方法を提供する事を目的とする。
で、ａ−Ｓｉ層とソース電極及びドレイン電極の間に介
在されるｎ型ａ−Ｓｉ層との良好なコンタクトを得る事
によりＴＦＴの特性向上を図るとともに、ソース電極及
びドレイン電極とゲート電極との重なりにより生じる寄
生容量を解消し、液晶表示装置の表示品位を向上し、更
には、製造時使用するマスク数を削減し、製造工程数を
削減する事により歩留まりの低下を防止し、生産性向上
ひいては低コスト化を実現するアクティブマトリクス基
板の製造方法を提供する事を目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決する為本
発明は、絶縁性基板上に絶縁性の遮光膜を所定の形状に
形成する工程と、前記遮光膜を覆うよう前記絶縁性基板
上に絶縁膜を形成する工程と、前記絶縁膜上に金属膜を
有するソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極上方にて前記絶縁
膜上に半導体層及びゲート絶縁膜を順次成膜する工程
と、前記絶縁性基板周囲にて前記半導体層及び前記ゲー
ト絶縁膜にリング状のコンタクトホールをパターン形成
する工程と、前記ゲート絶縁膜上にて前記ソース電極及
び前記ドレイン電極との間およびコンタクトホール上に
ゲート電極を形成する工程と、前記ゲート絶縁膜を前記
ゲート電極と同一形状にパターン形成する工程と、前記
ゲート電極をマスクにして前記半導体層にイオンドーピ
ングする工程と、前記ゲート電極をマスクにして前記半
導体層をレーザアニールする工程と、前記半導体層を所
定形状にパターン形成する工程と、前記ゲート電極及び
前記パターン形成された半導体層を被覆するよう保護絶
縁膜を形成する工程とを実施するものである。
発明は、絶縁性基板上に絶縁性の遮光膜を所定の形状に
形成する工程と、前記遮光膜を覆うよう前記絶縁性基板
上に絶縁膜を形成する工程と、前記絶縁膜上に金属膜を
有するソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極上方にて前記絶縁
膜上に半導体層及びゲート絶縁膜を順次成膜する工程
と、前記絶縁性基板周囲にて前記半導体層及び前記ゲー
ト絶縁膜にリング状のコンタクトホールをパターン形成
する工程と、前記ゲート絶縁膜上にて前記ソース電極及
び前記ドレイン電極との間およびコンタクトホール上に
ゲート電極を形成する工程と、前記ゲート絶縁膜を前記
ゲート電極と同一形状にパターン形成する工程と、前記
ゲート電極をマスクにして前記半導体層にイオンドーピ
ングする工程と、前記ゲート電極をマスクにして前記半
導体層をレーザアニールする工程と、前記半導体層を所
定形状にパターン形成する工程と、前記ゲート電極及び
前記パターン形成された半導体層を被覆するよう保護絶
縁膜を形成する工程とを実施するものである。
【００１１】又、上記課題を解決する為本発明は、ソー
ス電極及びドレイン電極を透明導電膜と金属膜を積層し
て形成することができる。
ス電極及びドレイン電極を透明導電膜と金属膜を積層し
て形成することができる。
【００１２】そしてこの様な構成により本発明は、遮光
膜が絶縁性であることから、電極との間の容量カップリ
ングの発生を防止し、さらにはソース電極及びドレイン
電極間のショート防止を図るものである。又、ソース電
極及びドレイン電極とゲート電極とをオフセットする事
により、ＴＦＴにかかる寄生容量を無くし、表示品位の
向上を図るものである。又、ゲート電極をマスクとし
て、半導体層に直接イオンドーピング及びレーザアニー
ルを行い半導体層を多結晶化し、より低抵抗化して良好
なオーミックコンタクトを得る事により、ＴＦＴの特性
向上を図るものである。更にショートリングをゲート電
極と同一パターンにて形成する事により製造工程を削減
し、ひいては生産性向上及び低コスト化を図るものであ
る。
膜が絶縁性であることから、電極との間の容量カップリ
ングの発生を防止し、さらにはソース電極及びドレイン
電極間のショート防止を図るものである。又、ソース電
極及びドレイン電極とゲート電極とをオフセットする事
により、ＴＦＴにかかる寄生容量を無くし、表示品位の
向上を図るものである。又、ゲート電極をマスクとし
て、半導体層に直接イオンドーピング及びレーザアニー
ルを行い半導体層を多結晶化し、より低抵抗化して良好
なオーミックコンタクトを得る事により、ＴＦＴの特性
向上を図るものである。更にショートリングをゲート電
極と同一パターンにて形成する事により製造工程を削減
し、ひいては生産性向上及び低コスト化を図るものであ
る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図１
乃至図３を参照して説明する。１６は、アクティブマト
リクス型の液晶表示装置であり、駆動素子としてＴＦＴ
１７を用いるアクティブマトリクス基板１８及び対向基
板２０の間に、ポリイミド樹脂からなる配向膜２１を介
して、液晶組成物２２を挾持すると共に偏光板２３を有
している。
乃至図３を参照して説明する。１６は、アクティブマト
リクス型の液晶表示装置であり、駆動素子としてＴＦＴ
１７を用いるアクティブマトリクス基板１８及び対向基
板２０の間に、ポリイミド樹脂からなる配向膜２１を介
して、液晶組成物２２を挾持すると共に偏光板２３を有
している。
【００１４】ここでアクティブマトリクス基板１８は、
ガラス（例えばコーニング社製Ｎｏ１７３７）からなる
絶縁性基板２７上に、マトリクス状のＴＦＴ１７及びこ
のＴＦＴ１７に接続される画素電極３１を有すると共
に、その周囲に、製造時に生じる静電気を除去する為の
ショートリング４３を有している。
ガラス（例えばコーニング社製Ｎｏ１７３７）からなる
絶縁性基板２７上に、マトリクス状のＴＦＴ１７及びこ
のＴＦＴ１７に接続される画素電極３１を有すると共
に、その周囲に、製造時に生じる静電気を除去する為の
ショートリング４３を有している。
【００１５】即ち絶縁性基板２７上には、酸化シリコン
（ＳｉＯｘ）中にビスマス（Ｂｉ）の微粒子が分散さ
れ、膜厚５０００オングストローム、抵抗率１Ｅ９Ωc
m、光学濃度３のサーメット膜からなる絶縁性の遮光膜
２８がマトリクス状にパターン形成され、更に絶縁性基
板２７周囲にあってはリング状にパターン形成され、そ
の上には、酸化シリコン膜（ＳｉＯｘ）からなる絶縁膜
３０が被覆されている。
（ＳｉＯｘ）中にビスマス（Ｂｉ）の微粒子が分散さ
れ、膜厚５０００オングストローム、抵抗率１Ｅ９Ωc
m、光学濃度３のサーメット膜からなる絶縁性の遮光膜
２８がマトリクス状にパターン形成され、更に絶縁性基
板２７周囲にあってはリング状にパターン形成され、そ
の上には、酸化シリコン膜（ＳｉＯｘ）からなる絶縁膜
３０が被覆されている。
【００１６】絶縁膜３０上には、透明導電膜であるイン
ジウム錫酸化物（以下ＩＴＯと称する。）からなる画素
電極３１及び、この画素電極３１と一体的に形成されＩ
ＴＯ膜３２ａの上層に、タングステン（Ｗ）、チタン
（Ｔｉ）、モリブデン（Ｍｏ）、タリウム（Ｔａ）、ク
ロム（Ｃｒ）、ニオブ（Ｎｂ）、銀（Ａｇ）又はこれ等
を用いたモリブデン・タングステン（Ｍｏ−Ｗ）合金等
からなる金属膜３２ｂが積層されて成るソース電極３３
及びドレイン電極３４がパターン形成されると共に、絶
縁膜３０を介した遮光膜２８上方にあっては、アモルフ
ァスシリコン（以下ａ−Ｓｉと称する。）からなる厚さ
０．１μｍの半導体層３６及び良好なオーミックコンタ
クトを得るためのｎ型多結晶シリコン層３７が形成さ
れ、ｎ型多結晶シリコン層３７は、オフセット領域
［Ａ］を介し、ソース電極３３及びドレイン電極３４を
覆い電気的に接続されている。
ジウム錫酸化物（以下ＩＴＯと称する。）からなる画素
電極３１及び、この画素電極３１と一体的に形成されＩ
ＴＯ膜３２ａの上層に、タングステン（Ｗ）、チタン
（Ｔｉ）、モリブデン（Ｍｏ）、タリウム（Ｔａ）、ク
ロム（Ｃｒ）、ニオブ（Ｎｂ）、銀（Ａｇ）又はこれ等
を用いたモリブデン・タングステン（Ｍｏ−Ｗ）合金等
からなる金属膜３２ｂが積層されて成るソース電極３３
及びドレイン電極３４がパターン形成されると共に、絶
縁膜３０を介した遮光膜２８上方にあっては、アモルフ
ァスシリコン（以下ａ−Ｓｉと称する。）からなる厚さ
０．１μｍの半導体層３６及び良好なオーミックコンタ
クトを得るためのｎ型多結晶シリコン層３７が形成さ
れ、ｎ型多結晶シリコン層３７は、オフセット領域
［Ａ］を介し、ソース電極３３及びドレイン電極３４を
覆い電気的に接続されている。
【００１７】又、半導体層３６上には窒化シリコン（Ｓ
ｉＮｘ）からなる厚さ０．４μｍのゲート絶縁膜３８を
介し、アルミニウム（Ａｌ）及びモリブデン（Ｍｏ）を
積層してなるゲート電極４０がパターン形成され、信号
線４１及び走査線（図示せず）の交点にＴＦＴ１７を形
成している。そしてＴＦＴ１７上面はシリコン窒化膜
（ＳｉＮｘ）からなる絶縁保護膜４２により被覆されて
いる。尚信号線４１はドレイン電極３４と一体的に形成
されＩＴＯ膜３２ａと金属膜３２ｂの２層構造を有して
いる。
ｉＮｘ）からなる厚さ０．４μｍのゲート絶縁膜３８を
介し、アルミニウム（Ａｌ）及びモリブデン（Ｍｏ）を
積層してなるゲート電極４０がパターン形成され、信号
線４１及び走査線（図示せず）の交点にＴＦＴ１７を形
成している。そしてＴＦＴ１７上面はシリコン窒化膜
（ＳｉＮｘ）からなる絶縁保護膜４２により被覆されて
いる。尚信号線４１はドレイン電極３４と一体的に形成
されＩＴＯ膜３２ａと金属膜３２ｂの２層構造を有して
いる。
【００１８】更に絶縁性基板２７周囲にあっては、半導
体層３６を形成するａ−Ｓｉ膜３６ａ及びこれに積層さ
れるゲート絶縁膜３８に形成されるコンタクトホール４
６を、ゲート電極４０を形成するゲートメタル４０ａに
て電気的に接続して成るショートリング４３が形成さ
れ、ショートリング４３上面はシリコン窒化膜（ＳｉＮ
ｘ）からなる絶縁保護膜４２により被覆されている。
体層３６を形成するａ−Ｓｉ膜３６ａ及びこれに積層さ
れるゲート絶縁膜３８に形成されるコンタクトホール４
６を、ゲート電極４０を形成するゲートメタル４０ａに
て電気的に接続して成るショートリング４３が形成さ
れ、ショートリング４３上面はシリコン窒化膜（ＳｉＮ
ｘ）からなる絶縁保護膜４２により被覆されている。
【００１９】一方対向基板２０は、絶縁性基板２７と同
様のガラスからなる絶縁性基板４７上にＩＴＯからなる
対向電極４８を有している。
様のガラスからなる絶縁性基板４７上にＩＴＯからなる
対向電極４８を有している。
【００２０】次にアクティブマトリクス基板１８上のＴ
ＦＴ１７及びショートリング４３の製造方法について述
べる。先ず絶縁性基板１８上にビスマス（Ｂｉ）と酸化
シリコン（ＳｉＯｘ）をコ・スパッタする事によりサー
メット膜を成膜し、フォトレジスト（図示せず）をマス
クとしてフォトエッチング加工するフォトリソグラフィ
技術を用い、図３（ａ）に示す様に遮光膜２８をパター
ン形成する。
ＦＴ１７及びショートリング４３の製造方法について述
べる。先ず絶縁性基板１８上にビスマス（Ｂｉ）と酸化
シリコン（ＳｉＯｘ）をコ・スパッタする事によりサー
メット膜を成膜し、フォトレジスト（図示せず）をマス
クとしてフォトエッチング加工するフォトリソグラフィ
技術を用い、図３（ａ）に示す様に遮光膜２８をパター
ン形成する。
【００２１】次に、有機シランであるＴｅｔｒａｅｔｈ
ｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ；Ｓｉ［ＯＣ2 Ｈ5 ］
４（以下ＴＥＯＳと称する。）と酸素（Ｏ2 ）の混合ガ
スを用いたプラズマＣＶＤ法により密着力の強い酸化シ
リコン膜（ＳｉＯｘ）からなる絶縁膜３０を成膜した
後、絶縁膜３０の最表面に相当する面に達したら、更に
窒化シリコン膜（ＳｉＮｘ）（図示せず）をプラズマＣ
ＶＤ法により積層し、半導体層３６との良好な界面を得
る。
ｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ；Ｓｉ［ＯＣ2 Ｈ5 ］
４（以下ＴＥＯＳと称する。）と酸素（Ｏ2 ）の混合ガ
スを用いたプラズマＣＶＤ法により密着力の強い酸化シ
リコン膜（ＳｉＯｘ）からなる絶縁膜３０を成膜した
後、絶縁膜３０の最表面に相当する面に達したら、更に
窒化シリコン膜（ＳｉＮｘ）（図示せず）をプラズマＣ
ＶＤ法により積層し、半導体層３６との良好な界面を得
る。
【００２２】続いて絶縁膜３０上にスパッタ法によりＩ
ＴＯ膜３２ａ及び及び金属膜３２ｂを積層して成膜した
後、画素電極３１及びこの画素電極３１と一体的に形成
されるソース電極３３並びに、ドレイン電極３４及びこ
のドレイン電極３４と一体的に形成される信号線４１
を、フォトリソグラフィ技術により図３（ｂ）に示すよ
うにパターン形成する。
ＴＯ膜３２ａ及び及び金属膜３２ｂを積層して成膜した
後、画素電極３１及びこの画素電極３１と一体的に形成
されるソース電極３３並びに、ドレイン電極３４及びこ
のドレイン電極３４と一体的に形成される信号線４１
を、フォトリソグラフィ技術により図３（ｂ）に示すよ
うにパターン形成する。
【００２３】更にこれ等の上にプラズマＣＶＤ法により
ａ−Ｓｉ膜３６ａ、ゲート絶縁膜３８を順次成膜し、次
にフォトリソグラフィ技術により図３（ｃ）に示す様に
絶縁性基板１８周囲にて、ゲート絶縁膜３８及びａ−Ｓ
ｉ膜３６ａをエッチング加工し、コンタクトホール４６
をパターン形成する。
ａ−Ｓｉ膜３６ａ、ゲート絶縁膜３８を順次成膜し、次
にフォトリソグラフィ技術により図３（ｃ）に示す様に
絶縁性基板１８周囲にて、ゲート絶縁膜３８及びａ−Ｓ
ｉ膜３６ａをエッチング加工し、コンタクトホール４６
をパターン形成する。
【００２４】次いで、スパッタ法によりアルミニウム
（Ａｌ）及びモリブデン（Ｍｏ）を順次成膜し図３
（ｄ）に示す様にゲートメタル４０ａを成膜した後、フ
ォトリソグラフィ技術により図３（ｅ）に示す様にゲー
ト電極４０及びショートリング４３をパターン形成し、
更に同一マスク（図示せず）を用いてゲート絶縁膜３８
をエッチングしゲート電極４０及びショートリング４３
を除きａ−Ｓｉ膜３６ａを露出させる。そしてゲート電
極４０をマスクにして、露出されたａ−Ｓｉ膜３６ａに
イオンドーピング及びエキシマレーザアニールを実施す
る。
（Ａｌ）及びモリブデン（Ｍｏ）を順次成膜し図３
（ｄ）に示す様にゲートメタル４０ａを成膜した後、フ
ォトリソグラフィ技術により図３（ｅ）に示す様にゲー
ト電極４０及びショートリング４３をパターン形成し、
更に同一マスク（図示せず）を用いてゲート絶縁膜３８
をエッチングしゲート電極４０及びショートリング４３
を除きａ−Ｓｉ膜３６ａを露出させる。そしてゲート電
極４０をマスクにして、露出されたａ−Ｓｉ膜３６ａに
イオンドーピング及びエキシマレーザアニールを実施す
る。
【００２５】即ち、水素ガス（Ｈ2 ）で５％に希釈した
ホスフィンガス（ＰＨ3 ）をプラズマ分解して発生した
リン（Ｐ）イオンを質量分離を行わずに一括して、加速
電圧１５ｋＶで加速し、露出されたａ−Ｓｉ膜３６ａに
打ち込み、続いてＸｅＣｌエキシマレーザを照射して露
出部のａ−Ｓｉ膜３６ａを結晶化し、低抵抗のｎ型多結
晶シリコン層３７を形成する。
ホスフィンガス（ＰＨ3 ）をプラズマ分解して発生した
リン（Ｐ）イオンを質量分離を行わずに一括して、加速
電圧１５ｋＶで加速し、露出されたａ−Ｓｉ膜３６ａに
打ち込み、続いてＸｅＣｌエキシマレーザを照射して露
出部のａ−Ｓｉ膜３６ａを結晶化し、低抵抗のｎ型多結
晶シリコン層３７を形成する。
【００２６】更に、フォトリソグラフィ技術によりｎ型
多結晶シリコン３７をパターン形成し図３（ｆ）に示す
様にＴＦＴ１７を形成し、引き続いて画素電極３１及び
絶縁性基板１８周囲の電極部５０の金属膜３２ｂをエッ
チングにより除去する。
多結晶シリコン３７をパターン形成し図３（ｆ）に示す
様にＴＦＴ１７を形成し、引き続いて画素電極３１及び
絶縁性基板１８周囲の電極部５０の金属膜３２ｂをエッ
チングにより除去する。
【００２７】そしてこの後、プラズマＣＶＤ法により絶
縁保護膜４２を成膜した後、絶縁性基板１８背面から露
光し遮光膜２８をマスクにして絶縁性基板１８表面側の
感光性レジスト（図示せず）をパターン形成し、この感
光性レジストを用いて絶縁保護膜４２をエッチングする
裏面露光技術により、ＴＦＴ１７部分及びショートリン
グ４３部分を保護する様に残して、その周囲の周辺電極
部、及び画素電極部上方を除去するよう絶縁保護膜４２
をパターン形成しアクティブマトリクス基板１８を得る
事となる。，一方対向基板２０にあっては、絶縁性基板
４７上全面にスパッタ法により対向電極４８を形成す
る。そしてアクティブマトリクス基板１８及び対向基板
２０の対向する面に、夫々配向膜２１を塗布し、両基板
１８、２０の対向時に配光軸が９０°となるようにラビ
ング処理した後、反対面に偏光板２３を貼着し両基板１
８、２０を対向して組み立てセル化し、その間隙に液晶
組成物２２を注入した後封止し、液晶表示装置１６を形
成する。
縁保護膜４２を成膜した後、絶縁性基板１８背面から露
光し遮光膜２８をマスクにして絶縁性基板１８表面側の
感光性レジスト（図示せず）をパターン形成し、この感
光性レジストを用いて絶縁保護膜４２をエッチングする
裏面露光技術により、ＴＦＴ１７部分及びショートリン
グ４３部分を保護する様に残して、その周囲の周辺電極
部、及び画素電極部上方を除去するよう絶縁保護膜４２
をパターン形成しアクティブマトリクス基板１８を得る
事となる。，一方対向基板２０にあっては、絶縁性基板
４７上全面にスパッタ法により対向電極４８を形成す
る。そしてアクティブマトリクス基板１８及び対向基板
２０の対向する面に、夫々配向膜２１を塗布し、両基板
１８、２０の対向時に配光軸が９０°となるようにラビ
ング処理した後、反対面に偏光板２３を貼着し両基板１
８、２０を対向して組み立てセル化し、その間隙に液晶
組成物２２を注入した後封止し、液晶表示装置１６を形
成する。
【００２８】この様に構成すれば、アクティブマトリク
ス基板１８形成の為のフォトリソグラフィ用のマスク数
を５枚に低減出来る正スタガード構造のＴＦＴ１７にお
いて、光によるオフ電流を防止する為の遮光膜２８を絶
縁体で形成する事により、遮光膜２８とソース電極３３
或いはドレイン電極３４間の容量カップリングを無視で
きる程度に低減出来、ＴＦＴ１７の良好な特性を得られ
る一方、絶縁膜３０にピンホールがあったとしてもソー
ス電極３３及びドレイン電極３４間がショートする事な
く、アクティブマトリクス基板１８製造時の歩留まり向
上を図れる。
ス基板１８形成の為のフォトリソグラフィ用のマスク数
を５枚に低減出来る正スタガード構造のＴＦＴ１７にお
いて、光によるオフ電流を防止する為の遮光膜２８を絶
縁体で形成する事により、遮光膜２８とソース電極３３
或いはドレイン電極３４間の容量カップリングを無視で
きる程度に低減出来、ＴＦＴ１７の良好な特性を得られ
る一方、絶縁膜３０にピンホールがあったとしてもソー
ス電極３３及びドレイン電極３４間がショートする事な
く、アクティブマトリクス基板１８製造時の歩留まり向
上を図れる。
【００２９】又、ＴＦＴ１７の半導体層３６とソース電
極３３及びドレイン電極３４間のオーミックコンタクト
を得るためのｎ型多結晶シリコン層３７形成時、露出さ
れたａ−Ｓｉ膜３６ａに、ゲート電極４０をマスクにし
て、自己整合的に直接リン（Ｐ）イオンをドーピング出
来る事から、低い加速電圧でも十分なドーピングを得ら
れ、しかもドーピング後のアニールも容易である事か
ら、容易に多結晶化出来る。従って低抵抗のｎ型多結晶
化シリコン３７を容易に得られ、ソース電極３３及びド
レイン電極３４と半導体層３６間のコンタクトが良好と
なり、ＴＦＴ１７は、十分なオン電流を得られ、大型の
液晶表示装置への適用も可能となる。
極３３及びドレイン電極３４間のオーミックコンタクト
を得るためのｎ型多結晶シリコン層３７形成時、露出さ
れたａ−Ｓｉ膜３６ａに、ゲート電極４０をマスクにし
て、自己整合的に直接リン（Ｐ）イオンをドーピング出
来る事から、低い加速電圧でも十分なドーピングを得ら
れ、しかもドーピング後のアニールも容易である事か
ら、容易に多結晶化出来る。従って低抵抗のｎ型多結晶
化シリコン３７を容易に得られ、ソース電極３３及びド
レイン電極３４と半導体層３６間のコンタクトが良好と
なり、ＴＦＴ１７は、十分なオン電流を得られ、大型の
液晶表示装置への適用も可能となる。
【００３０】又、ゲート電極４０とソース電極３３及び
ドレイン電極３４との間にオフセット領域［Ａ］が形成
されており、従来これ等が重なることにより発生してい
た寄生容量を解消出来、表示品位を向上出来る。
ドレイン電極３４との間にオフセット領域［Ａ］が形成
されており、従来これ等が重なることにより発生してい
た寄生容量を解消出来、表示品位を向上出来る。
【００３１】そして、保護絶縁膜４２が、遮光膜２８を
マスクとする裏面露光技術によりパターン形成される事
からマスク数を削減出来ると共に、ショートリング４３
のパターン形成時、専用のマスクを用いる事なく、ゲー
ト電極４０のパターン形成用のマスクを用いてゲート電
極４０のパターン形成と同時にショートリング４３もパ
ターン形成出来る事からもマスク数を削減出来その製造
工程の簡素化を図れる。更に画素電極も、ＩＴＯ膜３２
ａ及び金属膜３２ｂの２層構造からなるソース電極及
び、ドレイン電極と信号線の成膜と同時に成膜した後
に、上面の遮蔽膜である金属膜３２ｂを除去することに
より形成出来、画素電極単独の成膜工程が不要となり、
製造工程数が削減される事から、歩留まりの低下防止に
より生産性向上、低コスト化を図れる。
マスクとする裏面露光技術によりパターン形成される事
からマスク数を削減出来ると共に、ショートリング４３
のパターン形成時、専用のマスクを用いる事なく、ゲー
ト電極４０のパターン形成用のマスクを用いてゲート電
極４０のパターン形成と同時にショートリング４３もパ
ターン形成出来る事からもマスク数を削減出来その製造
工程の簡素化を図れる。更に画素電極も、ＩＴＯ膜３２
ａ及び金属膜３２ｂの２層構造からなるソース電極及
び、ドレイン電極と信号線の成膜と同時に成膜した後
に、上面の遮蔽膜である金属膜３２ｂを除去することに
より形成出来、画素電極単独の成膜工程が不要となり、
製造工程数が削減される事から、歩留まりの低下防止に
より生産性向上、低コスト化を図れる。
【００３２】又、本実施の形態にあっては、ソース電
極、ドレイン電極、信号線を構成する金属膜３２ａがタ
ングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、タリウム（Ｔａ）、クロム（Ｃｒ）、ニオブ（Ｎ
ｂ）、銀（Ａｇ）又はこれ等を用いた合金である事か
ら、低抵抗且つ熱や酸に対して安定であり、高信頼性を
得られる。
極、ドレイン電極、信号線を構成する金属膜３２ａがタ
ングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍ
ｏ）、タリウム（Ｔａ）、クロム（Ｃｒ）、ニオブ（Ｎ
ｂ）、銀（Ａｇ）又はこれ等を用いた合金である事か
ら、低抵抗且つ熱や酸に対して安定であり、高信頼性を
得られる。
【００３３】又、本実施の形態にあっては、ａ−Ｓｉ層
３６ａへのリン（Ｐ）イオンドーピングが、磁場により
イオンビームを曲げる事により大面積化が困難とされる
質量分離では無く、ホスフィンガス（ＰＨ3 ）を主成分
とする原料ガスを用いた非質量分離のイオンドーピング
とする事から、大面積の液晶表示装置への適用が可能と
される。
３６ａへのリン（Ｐ）イオンドーピングが、磁場により
イオンビームを曲げる事により大面積化が困難とされる
質量分離では無く、ホスフィンガス（ＰＨ3 ）を主成分
とする原料ガスを用いた非質量分離のイオンドーピング
とする事から、大面積の液晶表示装置への適用が可能と
される。
【００３４】又、本実施の形態にあっては、ゲート電極
４０がトップゲート型であり、アルミニウム（Ａｌ）の
使用が容易であることから、ゲート電極４０にアルミニ
ウム（Ａｌ）を使用する事により、ゲート電極の低抵抗
化を図れる。更にゲート電極４０を、アルミニウ（Ａ
ｌ）を主成分とする合金、或いはこれ等と、他の金属と
の積層とする事により低抵抗であり且つ、アルミニウム
（Ａｌ）のヒロック防止を有効に図れる。
４０がトップゲート型であり、アルミニウム（Ａｌ）の
使用が容易であることから、ゲート電極４０にアルミニ
ウム（Ａｌ）を使用する事により、ゲート電極の低抵抗
化を図れる。更にゲート電極４０を、アルミニウ（Ａ
ｌ）を主成分とする合金、或いはこれ等と、他の金属と
の積層とする事により低抵抗であり且つ、アルミニウム
（Ａｌ）のヒロック防止を有効に図れる。
【００３５】又、本実施の形態にあっては、絶縁膜３０
が、有機シランであるＴＥＯＳを含む原料ガスを用いて
プラズマＣＶＤ法により形成される事から、密着力が強
く、絶縁性基板２７と遮光膜２８との段差を十分カバー
出来、良好に被覆することが出来る。
が、有機シランであるＴＥＯＳを含む原料ガスを用いて
プラズマＣＶＤ法により形成される事から、密着力が強
く、絶縁性基板２７と遮光膜２８との段差を十分カバー
出来、良好に被覆することが出来る。
【００３６】又本実施の形態にあっては、絶縁膜３０最
上層の半導体層３６との界面に窒化シリコン膜（ＳｉＮ
ｘ）を成膜する事により、半導体層３６との良好な接触
を得られる事から、良好な特性のＴＦＴ１７を得られ
る。
上層の半導体層３６との界面に窒化シリコン膜（ＳｉＮ
ｘ）を成膜する事により、半導体層３６との良好な接触
を得られる事から、良好な特性のＴＦＴ１７を得られ
る。
【００３７】尚本発明は上記実施の形態に限られるもの
ではなく、その趣旨を変えない範囲での変更は可能であ
って、例えば光によるオフ電流を防止するための遮光膜
は、絶縁性、遮光性に優れ他物であればその材質は任意
であるが、より良好な遮光性及び絶縁性を得るには、光
学濃度２．５以上抵抗率１Ｅ８Ωcm以上であることが望
ましい。ゲート電極やゲート絶縁膜の材質等も任意であ
るが、ゲート電極にあっては、より低抵抗であることが
望ましい。
ではなく、その趣旨を変えない範囲での変更は可能であ
って、例えば光によるオフ電流を防止するための遮光膜
は、絶縁性、遮光性に優れ他物であればその材質は任意
であるが、より良好な遮光性及び絶縁性を得るには、光
学濃度２．５以上抵抗率１Ｅ８Ωcm以上であることが望
ましい。ゲート電極やゲート絶縁膜の材質等も任意であ
るが、ゲート電極にあっては、より低抵抗であることが
望ましい。
【００３８】又遮光膜を被覆する絶縁膜も、遮光膜と絶
縁性基板との段差を覆う様、ステップカバレージに優れ
たものであれば任意であり、ＴＥＯＳ等の有機シランガ
スに酸素源として酸化窒素ガス（Ｎ2 Ｏ）を混合し成膜
すれば、密着性に優れ、膜中に微量の窒素（Ｎ）が混入
した酸化シリコン膜（ＳｉＯｘ）となるし、原料ガスに
窒素ガス（Ｎ2 ）又はアンモニアガス（ＮＨ3 ）を添加
すれば、酸窒化シリコン膜（ＳｉＯＮｘ）となり、窒素
（Ｎ）の添加によりステップカバレージ性を低下する半
面、ナトリウム（Ｎａ）等の不純物イオンのブロックや
耐水性を向上出来る。
縁性基板との段差を覆う様、ステップカバレージに優れ
たものであれば任意であり、ＴＥＯＳ等の有機シランガ
スに酸素源として酸化窒素ガス（Ｎ2 Ｏ）を混合し成膜
すれば、密着性に優れ、膜中に微量の窒素（Ｎ）が混入
した酸化シリコン膜（ＳｉＯｘ）となるし、原料ガスに
窒素ガス（Ｎ2 ）又はアンモニアガス（ＮＨ3 ）を添加
すれば、酸窒化シリコン膜（ＳｉＯＮｘ）となり、窒素
（Ｎ）の添加によりステップカバレージ性を低下する半
面、ナトリウム（Ｎａ）等の不純物イオンのブロックや
耐水性を向上出来る。
【００３９】更に、イオンドーピングされたａ−Ｓｉ層
をレーザアニールする際のレーザも、ＡｒＦ、ＫｒＦ、
ＸｅＦ、ＫｒＣｌ等のエキシマレーザや、ＹＡＧレー
ザ、Ａｒレーザ等を用いても良い。
をレーザアニールする際のレーザも、ＡｒＦ、ＫｒＦ、
ＸｅＦ、ＫｒＣｌ等のエキシマレーザや、ＹＡＧレー
ザ、Ａｒレーザ等を用いても良い。
【００４０】
【発明の効果】以上説明したように本発明によれば、製
造時マスク数を低減可能な正スタガード構造のＴＦＴに
おいて、光によるオフ電流を防止する遮光膜を絶縁体で
形成する事により、従来遮光膜とソース電極或いはドレ
イン電極間の容量カップリングを低減出来、ＴＦＴの特
性を向上出来ると共にソース電極及びドレイン電極間に
てショートを生じるおそれがなく、アクティブマトリク
ス基板の歩留まり向上を図れる。
造時マスク数を低減可能な正スタガード構造のＴＦＴに
おいて、光によるオフ電流を防止する遮光膜を絶縁体で
形成する事により、従来遮光膜とソース電極或いはドレ
イン電極間の容量カップリングを低減出来、ＴＦＴの特
性を向上出来ると共にソース電極及びドレイン電極間に
てショートを生じるおそれがなく、アクティブマトリク
ス基板の歩留まり向上を図れる。
【００４１】又、ゲート電極をマスクにして、ａ−Ｓｉ
層を露出した状態でイオンドーピングし、多結晶化出来
る事から、半導体層とソース電極及びドレイン電極間に
て良好なｎ型多結晶シリコン層を容易に得られ、半導体
層とソース電極及びドレイン電極との良好なコンタクト
を得られる事から、ＴＦＴにあっては十分なオン電流を
得られ、大型の液晶表示装置への適用も可能となる。
層を露出した状態でイオンドーピングし、多結晶化出来
る事から、半導体層とソース電極及びドレイン電極間に
て良好なｎ型多結晶シリコン層を容易に得られ、半導体
層とソース電極及びドレイン電極との良好なコンタクト
を得られる事から、ＴＦＴにあっては十分なオン電流を
得られ、大型の液晶表示装置への適用も可能となる。
【００４２】又、ゲート電極とソース電極及びドレイン
電極とがオフセット領域を有するよう配置されているの
で、これ等の重なりによる寄生容量を解消出来、表示品
位の向上を図れる。
電極とがオフセット領域を有するよう配置されているの
で、これ等の重なりによる寄生容量を解消出来、表示品
位の向上を図れる。
【００４３】更に、保護絶縁膜形成時或いはショートリ
ング形成時のマスク数の削減或いは、画素電極成膜時の
工程数の削減により、アクティブマトリクス基板の製造
工程数を著しく削減出来、製造時の歩留まりの低下を防
止出来さらにはアクティブマトリクス基板ひいては液晶
表示装置の生産性向上及び低コスト化を実現出来る。
ング形成時のマスク数の削減或いは、画素電極成膜時の
工程数の削減により、アクティブマトリクス基板の製造
工程数を著しく削減出来、製造時の歩留まりの低下を防
止出来さらにはアクティブマトリクス基板ひいては液晶
表示装置の生産性向上及び低コスト化を実現出来る。
【図１】本発明の実施の形態の液晶表示装置を示す概略
断面図である。
断面図である。
【図２】本発明の実施の形態のアクティブマトリクス基
板を示す概略断面図である。
板を示す概略断面図である。
【図３】本発明の実施の形態のアクティブマトリクス基
板上のＴＦＴ及びショートリングの製造工程を示し
（ａ）はその遮光膜形成時、（ｂ）はそのソース電極、
ドレイン電極形成時、（ｃ）はその半導体層、ゲート絶
縁膜形成時、（ｄ）はそのゲートメタル成膜時、（ｅ）
はそのゲート電極、ゲート絶縁膜のパターン形成時、
（ｆ）はそのｎ型多結晶シリコンのパターン形成時、画
素電極形成時を示す概略説明図である。
板上のＴＦＴ及びショートリングの製造工程を示し
（ａ）はその遮光膜形成時、（ｂ）はそのソース電極、
ドレイン電極形成時、（ｃ）はその半導体層、ゲート絶
縁膜形成時、（ｄ）はそのゲートメタル成膜時、（ｅ）
はそのゲート電極、ゲート絶縁膜のパターン形成時、
（ｆ）はそのｎ型多結晶シリコンのパターン形成時、画
素電極形成時を示す概略説明図である。
【図４】従来の正スタガードＴＦＴを示す概略説明図で
ある。
ある。
１６…液晶表示装置 １７…ＴＦＴ １８…アクティブマトリクス基板 ２０…対向基板 ２７…絶縁性基板 ２８…遮光膜 ３０…絶縁膜 ３１…画素電極 ３２ａ…ＩＴＯ膜 ３２ｂ…金属膜 ３３…ソース電極 ３４…ドレイン電極 ３６ 半導体層 ３７…ｎ型多結晶シリコン層 ３８…ゲート絶縁膜 ４０…ゲート電極 ４０ａ…ゲートメタル ４１…信号線 ４３…ショートリング ４６…コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１７Ｖ
Claims (9)
- 【請求項１】 絶縁性基板上に絶縁性の遮光膜を所定の
形状に形成する工程と、前記遮光膜を覆うよう前記絶縁
性基板上に絶縁膜を形成する工程と、前記絶縁膜上に金
属膜を有するソース電極及びドレイン電極を形成する工
程と、前記ソース電極及び前記ドレイン電極上方にて前
記絶縁膜上に半導体層及びゲート絶縁膜を順次成膜する
工程と、前記絶縁性基板周囲にて前記半導体層及び前記
ゲート絶縁膜にリング状のコンタクトホールをパターン
形成する工程と、前記ゲート絶縁膜上にて前記ソース電
極及び前記ドレイン電極との間およびコンタクトホール
上にゲート電極を形成する工程と、前記ゲート絶縁膜を
前記ゲート電極と同一形状にパターン形成する工程と、
前記ゲート電極をマスクにして前記半導体層にイオンド
ーピングする工程と、前記ゲート電極をマスクにして前
記半導体層をレーザアニールする工程と、前記半導体層
を所定形状にパターン形成する工程と、前記ゲート電極
及び前記パターン形成された半導体層を被覆するよう保
護絶縁膜を形成する工程とを具備する事を特徴とするア
クティブマトリクス基板の製造方法。 - 【請求項２】 絶縁性基板上に絶縁性の遮光膜を所定の
形状に形成する工程と、前記遮光膜を覆うよう前記絶縁
性基板上に絶縁膜を形成する工程と、前記絶縁膜上に透
明導電膜と金属膜を積層して成るソース電極及びドレイ
ン電極を形成する工程と、前記ソース電極及び前記ドレ
イン電極上方にて前記絶縁膜上に半導体層及びゲート絶
縁膜を順次成膜する工程と、前記絶縁性基板周囲にて前
記半導体層及び前記ゲート絶縁膜にリング状のコンタク
トホールをパターン形成する工程と、前記ゲート絶縁膜
上にて前記ソース電極及び前記ドレイン電極との間およ
びコンタクトホール上にゲート電極を形成する工程と、
前記ゲート絶縁膜を前記ゲート電極と同一形状にパター
ン形成する工程と、前記ゲート電極をマスクにして前記
半導体層にイオンドーピングする工程と、前記ゲート電
極をマスクにして前記半導体層をレーザアニールする工
程と、前記半導体層を所定形状にパターン形成する工程
と、前記ゲート電極及び前記パターン形成された半導体
層を被覆するよう保護絶縁膜を形成する工程と、前記透
明導電膜上の前記金属膜を所定の形状に剥離し透明導電
膜を露出してマトリクス状に配列される画素電極を形成
する工程とを具備する事を特徴とするアクティブマトリ
クス基板の製造方法。 - 【請求項３】 遮光膜が、抵抗率１Ｅ８Ωcm以上、光学
濃度２．５以上である事を特徴とする請求項１または請
求項２のいずれかに記載のアクティブマトリクス基板の
製造方法。 - 【請求項４】 保護絶縁膜を遮光膜をマスクにして自己
整合的に形状加工する事を特徴とする請求項１乃至請求
項３のいずれかに記載のアクティブマトリクス基板の製
造方法。 - 【請求項５】 ソース電極及びドレイン電極を形成する
金属膜がタングステン（Ｗ）、チタン（Ｔｉ）、モリブ
デン（Ｍｏ）、タリウム（Ｔａ）、クロム（Ｃｒ）、ニ
オブ（Ｎｂ）、銀（Ａｇ）又はこれ等を用いた合金であ
る事を特徴とする請求項１乃至請求項４のいずれかに記
載のアクティブマトリクス基板の製造方法。 - 【請求項６】 イオンドーピングが、ホスフィン（ＰＨ
3 ）を主成分とする原料ガスを用いた非質量分離のイオ
ンドーピングである事を特徴とする請求項１乃至請求項
５のいずれかに記載のアクティブマトリクス基板の製造
方法。 - 【請求項７】 ゲート電極がアルミニウム（Ａｌ）又
は、アルミニウム（Ａｌ）を主成分とする合金或いは、
前記アルミニウム（Ａｌ）又は前記合金と任意の金属と
の積層体からなる事を特徴とする請求項１乃至請求項６
のいずれかに記載のアクティブマトリクス基板の製造方
法。 - 【請求項８】 絶縁膜が、有機シランガス、酸素ガス
（Ｏ2 ）、酸化窒素ガス（Ｎ2 Ｏ）を原料ガスとする第
１のガスを用いたプラズマＣＶＤ法による酸化シリコン
膜（ＳｉＯｘ）もしくは、前記第１のガスに窒素ガス
（Ｎ2 ）又はアンモニアガス（ＮＨ3 ）を添加した第２
のガスを用いたプラズマＣＶＤ法による酸窒化シリコン
膜（ＳｉＯＮｘ）である事を特徴とする請求項１乃至請
求項７のいずれかに記載のアクティブマトリクス基板の
製造方法。 - 【請求項９】 酸化シリコン膜（ＳｉＯｘ）もしくは酸
窒化シリコン膜（ＳｉＯＮｘ）の表面に、プラズマＣＶ
Ｄ法により窒化シリコン膜（ＳｉＮｘ）を形成する事を
特徴とする請求項８に記載のアクティブマトリクス基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23552496A JPH1079514A (ja) | 1996-09-05 | 1996-09-05 | アクティブマトリクス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23552496A JPH1079514A (ja) | 1996-09-05 | 1996-09-05 | アクティブマトリクス基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1079514A true JPH1079514A (ja) | 1998-03-24 |
Family
ID=16987260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23552496A Pending JPH1079514A (ja) | 1996-09-05 | 1996-09-05 | アクティブマトリクス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1079514A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100527082B1 (ko) * | 1999-12-22 | 2005-11-09 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시장치의 제조방법 |
| KR100538293B1 (ko) * | 1998-04-03 | 2006-03-17 | 삼성전자주식회사 | 평면 구동 방식 액정 표시 장치의 제조 방법 |
| KR100633316B1 (ko) * | 2000-01-26 | 2006-10-11 | 엘지.필립스 엘시디 주식회사 | 정전기방지를 위한 박막트랜지스터 어레이기판 제조방법 |
| JP2007279683A (ja) * | 2006-04-11 | 2007-10-25 | Au Optronics Corp | 液晶ディスプレイの製造方法 |
| KR20080062477A (ko) * | 2006-12-29 | 2008-07-03 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| US7671366B2 (en) | 2007-03-21 | 2010-03-02 | Samsung Electronics Co., Ltd. | Thin film transistor and organic light emitting device including thin film transistor |
| JP2012243971A (ja) * | 2011-05-20 | 2012-12-10 | Sony Corp | ブートストラップ回路、インバータ回路、走査回路、表示装置、及び、電子機器 |
| EP3113217A4 (en) * | 2014-02-24 | 2017-03-01 | Boe Technology Group Co. Ltd. | Low-temperature polycrystalline silicon thin-film transistor, array substrate and manufacturing method therefor |
| CN106773431A (zh) * | 2017-04-01 | 2017-05-31 | 京东方科技集团股份有限公司 | 液晶显示器结构及其制作方法 |
-
1996
- 1996-09-05 JP JP23552496A patent/JPH1079514A/ja active Pending
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