JP3536518B2

JP3536518B2 - 多結晶半導体ｔｆｔ、その製造方法、及びｔｆｔ基板

Info

Publication number: JP3536518B2
Application number: JP7904796A
Authority: JP
Inventors: 邦雄増茂; 直樹加藤
Original assignee: Asahi Glass Co Ltd
Current assignee: AGC Inc
Priority date: 1996-04-01
Filing date: 1996-04-01
Publication date: 2004-06-14
Anticipated expiration: 2016-04-01
Also published as: JPH09270516A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示素子の駆動
等に用いられる薄膜トランジスタ（以下、ＴＦＴと呼
ぶ）に関する。

【０００２】

【従来の技術】近年液晶表示素子への応用を目的とした
多結晶シリコンＴＦＴの開発が活発に行われている。多
結晶シリコンＴＦＴは非晶質シリコンＴＦＴと比べて電
流供給能力が大きい。そのため、液晶表示素子の表示領
域中の個々の画素の駆動のみならず、マトリックスを構
成する走査線と信号線のそれぞれの駆動回路を同一基板
上に形成できることが利点となる。

【０００３】多結晶シリコンＴＦＴを画素の駆動用に用
いる場合、表示特性との関係からオフ電流を抑制する必
要があり、ゲートオフセット構造（以下、単にオフセッ
ト構造と呼ぶ）がしばしば用いられる。しかし、オフセ
ット構造は逆にオン電流を減少させるため、高電流駆動
が必要な周辺駆動回路用のＴＦＴにはふさわしくない。
そこで、画素用と周辺駆動回路用それぞれに適応するよ
うに、素子構造を別にしたＴＦＴを作り分けていた。例
えば、異なるオフセット構造のＴＦＴを形成する技術は
特開平５−４７７９１に、異なるオフセット長のＴＦＴ
を同一基板内に形成する技術は特開平７−４５８３７に
開示されている。

【０００４】また。オフセット領域の上部に絶縁膜を介
して第２のゲート電極を設け、この電極に適当な電圧を
印加するか、又は、ドレイン電極と電気的に接続し、ド
レイン電極の電位にすることにより、オフ電流を抑制す
る技術が、ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓｏ
ｆｔｈｅ２２ｎｄＣｏｎｆｅｒｅｎｃｅｏｎ
ＳｏｌｉｄＳｔａｔｅＤｅｖｉｃｅｓａｎｄＭ
ａｔｅｒｉａｌｓ、１９９０、ｐｐ１０１１〜１０１４
に記載されている。

【０００５】この方法によれば、オフ電流は抑制できる
が、第２のゲート電極に独立した電圧を印加するために
は別個の独立した配線が必要となり、アクティブマトリ
ックス用のＴＦＴに適用する場合、表示装置としての開
口率が小さくなり、充分な光学性能を得にくくなる。

【０００６】また、ドレイン電極と接続する方法は、ア
クティブマトリックスＬＣＤのようなソース電極・ドレ
イン電極を対称に使用する用途、つまりどちらかの電極
をドレイン電極に固定しない用途には全く適用できな
い。

【０００７】

【発明が解決しようとする課題】同一の基板上でＴＦＴ
を面内の位置によって作り分けることは生産効率を悪化
させる。例えば画素用及び周辺駆動回路用とに作り分け
る場合、２種類の構造を設けるために通常工程数が増加
し、製造コストの増大、歩留の低下等の原因となる。

【０００８】また、画素用にオフ電流を抑制する目的で
単にゲート電極とソース電極又はドレイン電極との間の
オフセット長を長く設けたＴＦＴは、オン電流の低下の
割にオフ電流の抑制効果が小さく、所望の特性が得られ
ていなかった。例えば低電圧駆動化が進んでいるものの
ＴＮ液晶素子に比較すると最低駆動電圧が大きい高分子
分散型液晶表示素子の駆動には依然として不充分であっ
た。

【０００９】

【課題を解決するための手段】本発明は上記の問題を解
決すべくなされたものであり、態様１はソース電極、ド
レイン電極、ゲート電極、ゲート絶縁膜、チャネル領
域、チャネル領域とソース領域との間に配置されたソー
ス側オフセット領域、及びチャネル領域とドレイン領域
との間に配置されたドレイン側オフセット領域が設けら
れた多結晶半導体ＴＦＴにおいて、ソース側オフセット
領域の上部の位置にゲート絶縁膜と第２の絶縁膜を間に
挟んでソース電極の一部が配置され、かつドレイン側オ
フセット領域の上部の位置にゲート絶縁膜と第２の絶縁
膜を間に挟んでドレイン電極の一部が配置され、多結晶
半導体ＴＦＴのゲート・ドレイン間容量の幾何学的配置
によるばらつきを補償するように第２のゲート・ドレイ
ン間容量が各画素に形成されてなることを特徴とする多
結晶半導体ＴＦＴを提供する。

【００１０】態様２はゲート電極の端面がゲート絶縁膜
より０．３〜１．０μｍ内側に形成されてなることを特
徴とする態様１の多結晶半導体ＴＦＴを提供する。

【００１１】態様３は表示が行われる画素電極と、周辺
駆動回路とが同一基板上に備えられ、ソース電極、ドレ
イン電極、ゲート電極、ゲート絶縁膜、チャネル領域、
チャネル領域とソース領域との間に配置されたソース側
オフセット領域、及びチャネル領域とドレイン領域との
間に配置されたドレイン側オフセット領域が設けられ、
ソース側オフセット領域の上部の位置にゲート絶縁膜と
第２の絶縁膜を間に挟んでソース電極の一部が配置さ
れ、かつドレイン側オフセット領域の上部の位置にゲー
ト絶縁膜と第２の絶縁膜を間に挟んでドレイン電極の一
部が配置されてなる、多結晶半導体ＴＦＴが画素電極の
駆動に用いられ、ソース電極及びドレイン電極がオフセ
ット領域と対向配置されない多結晶半導体ＴＦＴが周辺
駆動回路として用いられてなることを特徴とするＴＦＴ
基板を提供する。

【００１２】態様４はゲート電極の端面がゲート絶縁膜
より０．３〜１．０μｍ内側に形成されてなる態様３の
ＴＦＴ基板を提供する。

【００１３】態様５は多結晶半導体ＴＦＴのゲート・ド
レイン間容量の幾何学的配置によるばらつきを補償する
ように第２のゲート・ドレイン間容量が各画素に形成さ
れてなる態様３または４のＴＦＴ基板を提供する。

【００１４】

【００１５】

【００１６】態様６は基板上の多結晶半導体層を島状に
パターン化し、ゲート絶縁層を堆積し、ゲト電極材料を
成膜し、フォトリソグラフィによりゲート電極パターン
を形成し、フォトレジストを剥離することなくゲート絶
縁層をエッチングしてゲート絶縁膜のパターンを形成
し、この後、ゲート電極パターンの側面をエッチング
し、チャネル領域とソース領域との間にソース側オフセ
ット領域、チャネル領域とドレイン領域との間にドレイ
ン側オフセット領域を形成し、ゲート絶縁膜の上に第２
の絶縁膜を形成し、さらに第２の絶縁膜の上に透明導電
膜を成膜し、ネガレジストを塗布し、基板裏面より露光
・現像し、透明導電膜をエッチングし、透明導電膜パタ
ーンをゲート電極パターンに対して自己整合的に形成
し、ゲート絶縁膜と第２の絶縁膜を間に挟んでソース側
オフセット領域の上部に位置するソース側透明導電膜パ
ターンをソース電極に導電接続し、かつゲート絶縁膜と
第２の絶縁膜を間に挟んでドレイン側オフセット領域の
上部に位置するドレイン側透明導電膜パターンをドレイ
ン電極に導電接続することを特徴とする多結晶半導体Ｔ
ＦＴの製造方法を提供する。

【００１７】本発明の多結晶半導体ＴＦＴは、高いオフ
耐圧と、高駆動能力を備えているので電気光学機能層と
して高分子分散型液晶層と組み合わせて用いた場合、高
い表示性能を得ることができ好ましい。

【００１８】また、上記の各発明において、連続発振レ
ーザ光で多結晶半導体層を形成する場合、高生産効率を
得ることができ好ましい。

【００１９】

【発明の実施の形態】図１に本発明のトップゲートコプ
レーナ構造ＴＦＴへの適用例（第１構造例と呼ぶ）を示
す。本図でゲート電極５Ｇとソース・ドレイン領域７と
の間隙部分（オフセット領域１５）上にはゲート絶縁膜
４及び層間絶縁膜８を介してソース電極及びドレイン電
極９が設けられる。本例の場合、ゲート絶縁膜４と上述
した第２の絶縁膜として機能する層間絶縁膜８との積層
体が一つの絶縁層として機能する。

【００２０】そのため、このオフセット領域１５の部分
には弱い電界が誘起される。これはゲート電極５Ｇによ
ってＴＦＴの本来のチャネル領域に生じる電界よりは相
対的に弱いが、ＴＦＴの総合的な電気特性に影響を与え
る。

【００２１】そして、ゲート絶縁膜４及び層間絶縁膜８
をゲート絶縁膜（インシュレータ）、層間絶縁膜８の上
部に位置するソース電極又はドレイン電極９の部分をゲ
ート電極（メタル）、オフセット領域を仮想的にチャネ
ル領域（セミコンダクタ）とみなした場合、いわゆるＭ
ＩＳ構造が形成され、ソース電極及びドレイン電極の電
位によってオン・オフ動作が実効的に可能となる。

【００２２】ゲート電極がオフ状態のとき、ドレイン電
極の電位によりオフセット領域１５は弱いオン状態とな
り、ドレイン端の電界を緩和する。このため、ＴＦＴの
オフ電流の耐圧は高くなる。

【００２３】この効果はＴＦＴのオフセット長が比較的
小さくても充分な効果があり、オフセット長０．５μｍ
以上でオフ耐圧２０Ｖ以上となり、必要とされる駆動電
圧の高い素子（上述した高分子分散型液晶表示素子）の
駆動に対応できる。

【００２４】一方、ゲート電極がオン状態のとき、ソー
ス電極下のオフセット領域はソース電極の電位によりオ
フ状態となり、ソース・ドレイン間が高抵抗となる。そ
のため、ＴＦＴのオン時におけるソース・ドレイン間の
オン電流の低下をもたらすが、オフセット長を小さくす
ることによりこの効果を抑制できる。

【００２５】図２、図３に従来例の多結晶半導体ＴＦＴ
と、本発明（第１構造例）の多結晶半導体ＴＦＴのオン
電流・オフ電流の特性を対比して示す。従来例（図２の
グラフのうち符号＋の曲線：オフセット長１．５μｍ）
では、オフ耐圧１４Ｖであるのに対して、本発明の多結
晶半導体ＴＦＴ（符号□の曲線：オフセット長０．６μ
ｍ）では、オフ耐圧２０Ｖ以上となっている。

【００２６】本発明ではオフセット長が短いためオン電
流は従来例のＴＦＴに比べて約２倍となっている。な
お、これは従来例の多結晶半導体ＴＦＴと本発明の多結
晶半導体ＴＦＴについて、オン電流対オフ電流のバラン
スを最適化するオフセット長の構成としたうえで両者の
比較を行った。

【００２７】なお、測定したＴＦＴのチャネル長は１０
μｍ、チャネル幅はともに３μｍとし、チャネル領域の
半導体膜の下層には絶縁膜を介して浮遊電位の金属遮光
層を設けた。

【００２８】このように、従来例ではオフ耐圧の必要な
画素用ＴＦＴに対してはオフセット長を大きくすること
によってオフ耐圧を確保していた。そのために、駆動に
最も必要なオン電流が犠牲になっていた。特にチャネル
下層に金属遮光層を有するＴＦＴ構造の場合にその傾向
が顕著であった。本発明によれば比較的小さいオフセッ
ト長で大きなオフ耐圧が得られるので、ＴＦＴのオン電
流が大きくなる。

【００２９】図４に別のトップゲートコプレーナ構造Ｔ
ＦＴへの本発明の適用例（第２構造例）を示す。ゲート
電極とドレイン電極の重なりにより生じるゲート・ドレ
イン容量の位置合せ誤差によるばらつきを相殺するよう
に、ＴＦＴ構造のパターンレイアウトを行った。

【００３０】ソースバスライン９ＳＢ、ゲートバスライ
ン５ＧＢ、ゲート絶縁層４Ｉ、ゲート電極５Ｇ、ソース
・ドレイン領域７、ソース・ドレイン電極９Ｄ、９Ｓ、
画素電極１０、オフセット領域１５、第２のゲート・ド
レイン間容量２０が設けられている。

【００３１】ゲート配線の一部（凸状のパターン）と延
長されたドレイン電極とが重なって生じる第２のゲート
・ドレイン間容量２０（図中右側のハッチング部）が各
画素に形成されている。これにより、ゲートバスライン
５の方向にマスクずれが起きても一個ごとのＴＦＴにお
けるゲート・ドレイン容量の総合値を基板内でほぼ均一
に設けることができる。

【００３２】図５にさらに別のトップゲートコプレーナ
構造ＴＦＴへの本発明の適用例（第３構造例）を示す。
チャネル下層に金属遮光層がない場合で、透明導電膜に
よりゲート電極に対して自己整合的にソース・ドレイン
電極のオフセット領域の上部構造を形成することによ
り、ゲート・ドレイン容量を最小かつ基板内で均一にで
きる。

【００３３】図１、図４に示すようなトップゲートコプ
レーナ構造のＴＦＴに本例を適用する場合、従来例と比
べて全く工程数は変わらない。したがって、本例の技術
によって全く工程数を増やすことなく、特性の異なるＴ
ＦＴを形成できる。つまり、それぞれ画素用、回路用に
ふさわしい特性のＴＦＴを同一基板上に容易に作り分け
ることができる。図６に周辺駆動回路１００と画素用駆
動回路２００の両者を同一の基板１上に形成したＴＦＴ
基板の例を模式的に示す。

【００３４】また、図５に示した透明導電膜１２により
ゲート電極に対して自己整合的にソース・ドレイン電極
のオフセット領域の上部構造を形成する場合でも透明導
電膜１２の形成を画素電極の形成と同時に行うことによ
り工程数の増加を最小限に抑制できる。

【００３５】次に、トップゲートコプレーナ構造の多結
晶シリコンＴＦＴを例にとり、図１、４、５を参照しな
がら本発明の実施例を説明する。本発明はこの他に、順
スタガ構造、逆スタガ構造にも適用できる。これらの場
合には、オフセット領域とゲート絶縁膜と層間絶縁膜を
介して、対向する一対の電極を形成し、それぞれをソー
ス電極、ドレイン電極と電気的に接続することにより、
本発明を適用できる。なお、本発明は下記の実施例に限
定されない。なお、本発明において、ソース電極とドレ
イン電極とは互換性のある構造物として扱いうるので、
ソース・ドレイン電極と呼ぶ、同様にソース・ドレイン
領域と呼ぶ。

【００３６】

【実施例】（例１）旭硝子製ＡＮ６３５を用いたガラス基板１上にＣｒ８０
ｎｍをスパッタリング法により３００℃で成膜、パター
ニング、遮光層１１を形成した後、プラズマＣＶＤ法に
より８００ｎｍ厚の酸化シリコン膜を下地膜２を形成し
た。次に１００ｎｍ厚の非晶質シリコン層を基板温度３
００℃で積層し、さらに３５０℃で反射防止膜として５
０ｎｍ厚の窒化シリコン膜を成膜した。

【００３７】その後、出力９Ｗの連続発振アルゴンイオ
ンレーザ光を約１００μｍ径に集光し、約１２ｍ／ｓの
線速度で走査照射し、非晶質シリコンの多結晶化を行っ
た。さらに、３５０℃・１時間の熱処理の後、反射防止
膜を除去し、多結晶シリコン層３を島状にパターン化
し、その上にプラズマＣＶＤ法により１２０ｎｍのＳｉ
Ｏ₂ からなるゲート絶縁層を３５０℃にて堆積し、さら
にゲート電極材料としてＣｒ１５０ｎｍをスパッタリン
グ法により３００℃で成膜した。

【００３８】フォトリソグラフィによりゲート電極５Ｇ
となるパターンを形成した。つまり、チャネル上部にＴ
ＦＴ３端子構造のうちのゲート電極となる導体部分を形
成した。ここでフォトレジストを剥離することなくゲー
ト絶縁膜４をエッチングした。つまり、ゲート電極を形
成する際に用いたフォトレジストのパターンを再度使用
して同じゲート絶縁膜４のパターニングを形成した。こ
の後、再びＣｒのエッチング液に基板を浸漬しゲート電
極の側面よりエッチングを進行させ、ゲート電極５Ｇの
端面を約０．６μｍだけ、ゲート絶縁膜４より内側に形
成した。

【００３９】Ｃｒ上のフォトレジストを除去した後、水
素希釈５％ＰＨ₃ ガスを原料ガスとしたイオンシャワー
法（イオン源から質量分離せず大面積面ビームを基板に
照射するイオン注入法）によりゲート電極５ＧのＣｒを
マスクに多結晶Ｓｉの島のソース・ドレイン領域７にな
る部分に、加速電圧５ｋＶ、ドーズ量１×１０¹⁵個／ｃ
ｍ² の条件でドーピングした。

【００４０】注入された原子のうち約５０％がＰであっ
た。なお、ゲート絶縁膜４のエッチング後、ドーピング
を行い、その後ゲート電極側面のエッチング、フォトレ
ジストの除去を行ってもよい。後者の方法によればオフ
セット部のゲート絶縁膜４にイオンが注入されることを
防止できる。

【００４１】ゲート電極５Ｇをマスクとしているが、ゲ
ート電極５Ｇの端面より０．６μｍゲート絶縁膜がはみ
だしており、この下の部分の多結晶半導体層には、Ｐイ
オンがドープされないために、ソース・ドレイン領域７
とゲート電極５Ｇとの間には０．６μｍのオフセット領
域１５を設けることができた。

【００４２】不純物イオン活性化のための熱処理を行っ
た後、層間絶縁膜８としてプラズマＣＶＤによりＳｉＮ
_X 膜３００ｎｍを３００℃で、スパッタリング法により
インジウム・スズ・オキシド（ＩＴＯ）を３００℃で５
０ｎｍの厚みに堆積し、ＩＴＯを画素電極１０としてパ
ターニングした後、ソース・ドレイン領域７の上にコン
タクトホールを形成した。

【００４３】その上にスパッタリング法により成膜した
Ｃｒ／アルミニウムの２層膜を用いてソース・ドレイン
電極９を形成した。このとき画素用のＴＦＴについては
図１のようにソース・ドレイン電極９がオフセット領域
の上層に重なるような形状とした。パッシベーション膜
としてプラズマＣＶＤにより２００℃で４００ｎｍのＳ
ｉＮ_X 膜を成膜し、測定用の窓あけのパターニングを行
い、３００℃の熱処理をした後ＴＦＴ特性を評価した。

【００４４】このようにしてオフ耐圧の高い画素用とオ
ン電流の大きい回路用のＴＦＴを同じオフセット長で工
程数を増加させることなく同時に形成できた。また、Ｉ
ＴＯの画素電極を図４に示すような、ゲート電極とドレ
イン電極の重なりにより生じるゲート・ドレイン容量の
幾何学的配置のばらつき、主にプロセス上におけるマス
クの位置合せ誤差によって発生するばらつきを相殺する
ように、第２のゲート・ドレイン間容量２０を形成し
た。

【００４５】つまり、ゲート配線の一部とドレイン電極
が重なって生じる第２のゲート・ドレイン間容量２０が
各画素に補助的に形成され、主たるトランジスタ部に形
成されるゲート・ドレイン容量（図示を省略）と相対的
に大きさが補償されるようなパターンレイアウトにする
ことにより、ゲート・ドレイン容量を基板内で均一に設
けることができた。本実施例はｎチャネルＴＦＴにおけ
る例であるが、ｐチャネルＴＦＴにおいても同様の効果
がある。

【００４６】（例２）旭硝子製ＡＮ６３５を用いたガラス基板１上にプラズマ
ＣＶＤ法により２００ｎｍ厚のＳｉＯ₂ 膜を下地膜２と
して形成した。次に１００ｎｍ厚の非晶質シリコン層を
基板温度３００℃で積層し、さらに３５０℃で反射防止
膜として５０ｎｍ厚の窒化シリコン膜を成膜した。

【００４７】その後、出力９Ｗの連続発振アルゴンイオ
ンレーザのビームスポットを約１００μｍ径に集光し、
約１２ｍ／ｓの線速度で走査照射し、非晶質シリコンの
多結晶化を行った。さらに、３５０℃・１時間の熱処理
の後、反射防止膜を除去し、多結晶シリコン層３を島状
にパターン化し、その上に減圧ＣＶＤ法により１２０ｎ
ｍのＳｉＯ₂ からなるゲート絶縁層を３５０℃にて堆積
し、さらにゲート材料として１５０ｎｍ厚みのアルミニ
ウムをスパッタリング法により３００℃で成膜した。

【００４８】フォトリソグラフィによりゲート電極５Ｇ
（及びゲートバスライン５）となるパターンを形成し
た。つまり、チャネル上部にＴＦＴのゲート電極５Ｇと
なる導体部分を形成した。ここでフォトレジストを剥離
することなくゲート絶縁膜４をエッチングした。

【００４９】この後、再びアルミニウムのエッチング液
に基板を浸漬しゲート電極５Ｇの側面よりエッチングを
進行させ、ゲート電極５Ｇの端面を約０．６μｍゲート
絶縁膜４より内側に形成した。アルミニウム上のフォト
レジストを除去した後、水素希釈５％ＰＨ₃ ガスを原料
ガスとしたイオンシャワー法（イオン源から質量分離せ
ず大面積面ビームを基板に照射するイオン注入法）によ
りゲート電極のアルミニウムをマスクとして多結晶Ｓｉ
の島のソース・ドレイン領域７になる部分に、加速電圧
５ｋＶ、ドーズ量１×１０¹⁵個／ｃｍ² の条件でドーピ
ングした。注入された原子の内約５０％がＰであった。

【００５０】なお、ゲート絶縁膜のエッチング後ドーピ
ングを行い、その後ゲート電極側面のエッチング、フォ
トレジストの除去を行ってもよい。後者の方法によれば
オフセット領域のゲート絶縁膜にイオンが注入されるこ
とを防止できる。

【００５１】ゲート電極をマスクとしているが、ゲート
電極の端面より０．６μｍだけゲート絶縁膜がはみだし
ており、この下の部分の多結晶半導体層には、Ｐイオン
がドープされないために、ソース・ドレイン領域７とゲ
ート電極５Ｇとの間には０．６μｍのオフセット領域を
設けることができた。不純物イオン活性化のための熱処
理を行った後、層間絶縁膜８としてプラズマＣＶＤによ
り３００ｎｍのＳｉＮ_X 膜を３００℃で、スパッタリン
グ法によりＩＴＯを３００℃で５０ｎｍ堆積した。

【００５２】ここで基板表面にネガレジストを塗布、裏
面より露光、ゲート電極に対して自己整合的にオフセッ
ト部上にＩＴＯ膜を残すパターンを形成した。さらに通
常のフォトリソグラフィ法によりＩＴＯを画素電極１０
としてパターニングした。このとき画素ＴＦＴについて
はオフセット上のＩＴＯを残し、回路用ＴＦＴについて
はオフセット部上のＩＴＯをエッチング除去した。

【００５３】ソース・ドレイン領域７の上にコンタクト
ホールを形成し、その上にスパッタリング法により成膜
したＣｒ／アルミニウムの２層膜を用いてソース・ドレ
イン電極９を形成した。このとき画素用ＴＦＴについて
は図５のようにソース・ドレイン電極がオフセット領域
１５上のＩＴＯパターン１２に接続する形状とした。パ
ッシベーション膜としてプラズマＣＶＤにより２００℃
でＳｉＮ_X 膜４００ｎｍを成膜し、測定用の窓あけのパ
ターニングを行い、３００℃の熱処理をした後ＴＦＴ特
性を評価した。

【００５４】（例３）例１と同様にしてＴＦＴ基板を形成した。さらに、共通
対向電極基板を準備し、空ＴＦＴセルを形成した。セル
内に液晶高分子複合体を光重合法によって形成し、液晶
高分子複合体ＴＦＴ液晶表示素子（ＬＣ／ＰＣ−ＴＦＴ
−ＬＣＤ）を形成した。動作実験を行ったところ、駆動
電圧７Ｖで、６４０×４８０のビデオ画像表示を良好に
行うことができた。

【００５５】（例４）例２と同様にしてＴＦＴ基板を形成した。さらに、共通
対向電極基板を準備し、空ＴＦＴセルを形成した。セル
内に液晶高分子複合体を光重合方によって形成し、ＬＣ
／ＰＣ−ＴＦＴ−ＬＣＤを形成した。動作実験を行った
ところ、駆動電圧１０Ｖで、７８０×１０２４のビデオ
画像表示を良好に行うことができた。

【００５６】

【発明の効果】本発明によれば、従来技術に対し全く工
程数を増加させずに、画素用ＴＦＴ、回路用ＴＦＴを作
り分けることができる。画素用にオフ耐圧を増大させる
目的で単にゲートオフセット長を長くしたＴＦＴを形成
した場合と比べ、ＴＦＴのオン電流及びオフ耐圧の相方
を高くできるという効果がある。

【００５７】実用上、オフ耐圧が１５Ｖ以上、１６Ｖ〜
２２Ｖの範囲の駆動用ＴＦＴを提供できるようになっ
た。同一基板上に形成した一体集積型のＴＦＴ−ＬＣＤ
の生産効率を向上させ、ばらつきを低減させ、そして製
品の歩留を向上させ、さらに電気的特性を安定化させ
た。

【００５８】かつ、駆動電流としては２０μＡ以上を供
給でき、高速かつ高密度の情報表示用装置のＴＦＴ基板
を形成できる。動作電圧を１５Ｖ以上とした場合、駆動
電流を３０μＡ以上とすることができるので、高耐圧・
高電流駆動能力を有する多結晶半導体ＴＦＴを提供でき
る。

【００５９】態様１の発明においては、高耐圧かつ高駆
動電流の特性を備えた多結晶半導体ＴＦＴが得られ、Ｔ
ＦＴ基板面内の多結晶半導体のばらつきを小さくするこ
とができた。

【００６０】態様２の発明においては、特性の異なるＴ
ＦＴを容易に作り分けることができた。

【００６１】

【００６２】

【００６３】態様３、態様４および態様５の発明におい
ては、ＴＦＴ基板における所望の回路性能に合わせて、
多結晶半導体ＴＦＴを使い分けることができ、表示素子
の寸法や実装密度及び表示性能の総合特性を向上でき
た。

【００６４】

【００６５】

【００６６】態様６の発明では、さらに製造歩留がよ
く、特性が均一な多結晶半導体ＴＦＴを製造できるよう
になった。また、さらに、レーザアニールによる多結晶
化工程を用いた場合、製造工程全体のスループットを格
段に向上せしめることができた。

【００６７】また、本発明はその効果を損しない範囲で
種々の応用ができる。

【図面の簡単な説明】

【図１】本発明のＴＦＴ（第１構造例）の一部断面図。

【図２】本発明及び従来例の画素用ＴＦＴのオン電流を
示す特性図。

【図３】本発明及び従来例の画素用ＴＦＴのオフ電流を
示す特性図。

【図４】本発明のＴＦＴ（第２構造例）の一部平面図。

【図５】本発明のＴＦＴ（第３構造例）の一部断面図。

【図６】本発明のＴＦＴ基板の側面を示す模式図。

【符号の説明】

１：ガラス基板２：下地膜３：多結晶シリコン４：ゲート絶縁膜５：ゲート電極７：ソース・ドレイン領域８：層間絶縁膜９：ソース・ドレイン電極１０：画素電極１１：遮光膜１５：オフセット領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368

Claims

(57)【特許請求の範囲】

【請求項１】ソース電極、ドレイン電極、ゲート電極、
ゲート絶縁膜、チャネル領域、チャネル領域とソース領
域との間に配置されたソース側オフセット領域、及びチ
ャネル領域とドレイン領域との間に配置されたドレイン
側オフセット領域が設けられた多結晶半導体ＴＦＴにお
いて、ソース側オフセット領域の上部の位置にゲート絶
縁膜と第２の絶縁膜を間に挟んでソース電極の一部が配
置され、かつドレイン側オフセット領域の上部の位置に
ゲート絶縁膜と第２の絶縁膜を間に挟んでドレイン電極
の一部が配置され、多結晶半導体ＴＦＴのゲート・ドレイン間容量の幾何学
的配置によるばらつきを補償するように第２のゲート・
ドレイン間容量が各画素に形成されてなることを特徴と
する多結晶半導体ＴＦＴ。
【請求項２】ゲート電極の端面がゲート絶縁膜より０．
３〜１．０μｍ内側に形成されてなることを特徴とする
請求項１に記載の多結晶半導体ＴＦＴ。
【請求項３】表示が行われる画素電極と、周辺駆動回路
とが同一基板上に備えられ、ソース電極、ドレイン電極、ゲート電極、ゲート絶縁
膜、チャネル領域、チャネル領域とソース領域との間に
配置されたソース側オフセット領域、及びチャネル領域
とドレイン領域との間に配置されたドレイン側オフセッ
ト領域が設けられ、ソース側オフセット領域の上部の位
置にゲート絶縁膜と第２の絶縁膜を間に挟んでソース電
極の一部が配置され、かつドレイン側オフセット領域の
上部の位置にゲート絶縁膜と第２の絶縁膜を間に挟んで
ドレイン電極の一部が配置されてなる、多結晶半導体Ｔ
ＦＴが画素電極の駆動に用いられ、ソース電極及びドレイン電極がオフセット領域と対向配
置されない多結晶半導体ＴＦＴが周辺駆動回路として用
いられてなることを特徴とするＴＦＴ基板。
【請求項４】ゲート電極の端面がゲート絶縁膜より０．
３〜１．０μｍ内側に形成されてなる請求項３に記載の
ＴＦＴ基板。
【請求項５】多結晶半導体ＴＦＴのゲート・ドレイン間
容量の幾何学的配置によるばらつきを補償するように第
２のゲート・ドレイン間容量が各画素に形成されてなる
請求項３または４に記載のＴＦＴ基板。
【請求項６】基板上の多結晶半導体層を島状にパターン
化し、ゲート絶縁層を堆積し、ゲート電極材料を成膜
し、フォトリソグラフィによりゲート電極パターンを形
成し、フォトレジストを剥離することなくゲート絶縁層
をエッチングしてゲート絶縁膜のパターンを形成し、こ
の後、ゲート電極パターンの側面をエッチングし、チャ
ネル領域とソース領域との間にソース側オフセット領
域、チャネル領域とドレイン領域との間にドレイン側オ
フセット領域を形成し、ゲート絶縁膜の上に第２の絶縁
膜を形成し、さらに第２の絶縁膜の上に透明導電膜を成
膜し、ネガレジストを塗布し、基板裏面より露光・現像
し、透明導電膜をエッチングし、透明導電膜パターンを
ゲート電極パターンに対して自己整合的に形成し、ゲー
ト絶縁膜と第２の絶縁膜を間に挟んでソース側オフセッ
ト領域の上部に位置するソース側透明導電膜パターンを
ソース電極に導電接続し、かつゲート絶縁膜と第２の絶
縁膜を間に挟んでドレイン側オフセット領域の上部に位
置するドレイン側透明導電膜パターンをドレイン電極に
導電接続することを特徴とする多結晶半導体ＴＦＴの製
造方法。