JPH10321865A - 液晶表示素子駆動用薄膜トランジスタ及びその製造方法 - Google Patents
液晶表示素子駆動用薄膜トランジスタ及びその製造方法Info
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- JPH10321865A JPH10321865A JP9367426A JP36742697A JPH10321865A JP H10321865 A JPH10321865 A JP H10321865A JP 9367426 A JP9367426 A JP 9367426A JP 36742697 A JP36742697 A JP 36742697A JP H10321865 A JPH10321865 A JP H10321865A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000010409 thin film Substances 0.000 title claims description 98
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 239000010408 film Substances 0.000 claims description 39
- 239000012535 impurity Substances 0.000 claims description 32
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 23
- 230000015556 catabolic process Effects 0.000 claims description 20
- 229910052782 aluminium Inorganic materials 0.000 claims description 17
- 230000001681 protective effect Effects 0.000 claims description 13
- 230000000903 blocking effect Effects 0.000 claims description 11
- 229910052804 chromium Inorganic materials 0.000 claims description 11
- 229910052750 molybdenum Inorganic materials 0.000 claims description 10
- 241001239379 Calophysus macropterus Species 0.000 claims description 3
- 229910016024 MoTa Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 134
- 238000005530 etching Methods 0.000 description 8
- 239000011651 chromium Substances 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 7
- 239000012212 insulator Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 229910016048 MoW Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 206010047571 Visual impairment Diseases 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- BDVZHDCXCXJPSO-UHFFFAOYSA-N indium(3+) oxygen(2-) titanium(4+) Chemical compound [O-2].[Ti+4].[In+3] BDVZHDCXCXJPSO-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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Abstract
(57)【要約】 （修正有）
【課題】 工程がより簡単ながら薄膜トランジスタの遮
断電流を減少させて寄生キャパシタンスを減少させ、ひ
いては小型に薄膜トランジスタを設けて、これを用いる
液晶表示素子の開口率を増加させる。 【解決手段】 基板１１と、第１幅を有し基板１１上面
に形成されるソース（またはドレイン）電極１２と、ソ
ース（またはドレイン）電極１２上面に形成され第１幅
より広くない第２幅を有する半導体層３０と、半導体層
３０の形成された構造体全面に形成され半導体層の一部
を露出させるコンタクトホールを備える絶縁層１４と、
コンタクトホールを埋め込むとともに絶縁層１４上面の
一部に形成されるドレイン（またはソース）電極１７
と、絶縁層上面の他部分に形成されドレイン（またはソ
ース）電極１７と所定距離離したゲート電極１６とを備
える。
断電流を減少させて寄生キャパシタンスを減少させ、ひ
いては小型に薄膜トランジスタを設けて、これを用いる
液晶表示素子の開口率を増加させる。 【解決手段】 基板１１と、第１幅を有し基板１１上面
に形成されるソース（またはドレイン）電極１２と、ソ
ース（またはドレイン）電極１２上面に形成され第１幅
より広くない第２幅を有する半導体層３０と、半導体層
３０の形成された構造体全面に形成され半導体層の一部
を露出させるコンタクトホールを備える絶縁層１４と、
コンタクトホールを埋め込むとともに絶縁層１４上面の
一部に形成されるドレイン（またはソース）電極１７
と、絶縁層上面の他部分に形成されドレイン（またはソ
ース）電極１７と所定距離離したゲート電極１６とを備
える。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示素子駆動用
薄膜トランジスタの技術に係わり、特に垂直構造を有す
る薄膜トランジスタ及びその製造方法に関する。
薄膜トランジスタの技術に係わり、特に垂直構造を有す
る薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】一般的に液晶表示素子はテレビ、グラフ
ィックディスプレーなどに使用される。特にアクティブ
マトリックス型の液晶表示装置は、高速応答特性を有し
多くの画素数の要求される表示装置に適合し、高画質画
面の大型化を具現するのに大きく寄与している。また、
軽量化及び低消費電力化の長所で、ノートブック、個人
用コンピュータ、携帯用テレビ、自動車航法装置などに
用いられる。
ィックディスプレーなどに使用される。特にアクティブ
マトリックス型の液晶表示装置は、高速応答特性を有し
多くの画素数の要求される表示装置に適合し、高画質画
面の大型化を具現するのに大きく寄与している。また、
軽量化及び低消費電力化の長所で、ノートブック、個人
用コンピュータ、携帯用テレビ、自動車航法装置などに
用いられる。
【０００３】こういうアクティブマトリックス型液晶表
示素子で、画素電極を選択的に駆動させるため、ゲート
ラインとデータラインとの交差部分にダイオードや薄膜
トランジスタのようなスイチング素子が配置される。薄
膜トランジスタにはスタッガ型、逆スタッガ型、プレー
ナ型及び、逆プレーナ型があリ、図１にはエッチングス
トッパを有する逆スタッガ型薄膜トランジスタ１０が示
される。
示素子で、画素電極を選択的に駆動させるため、ゲート
ラインとデータラインとの交差部分にダイオードや薄膜
トランジスタのようなスイチング素子が配置される。薄
膜トランジスタにはスタッガ型、逆スタッガ型、プレー
ナ型及び、逆プレーナ型があリ、図１にはエッチングス
トッパを有する逆スタッガ型薄膜トランジスタ１０が示
される。
【０００４】下部絶縁基板１上部にクロムまたはアルミ
ニウムのような金属を所定の厚さで蒸着し、パターニン
グ（マスク１）して薄膜トランジスタのゲート電極２を
形成する。以後に形成される導電層との絶縁のために、
ゲート電極２の形成された構造体全面にシリコン窒化物
のような絶縁物質３を塗布する。その後、ゲート電極２
が形成されている構造体全面に非晶質シリコン層４を形
成する。前記非晶質シリコン層４（ａ−Ｓｉ：Ｈ）は薄
膜トランジスタのチャネルの役割をする。半導体層であ
る非晶質シリコン層４上面にエッチングストッパ用の絶
縁膜が蒸着されパターニング（マスク２）され、 エッチ
ングストッパ５を形成する。その形成された構造体全面
にオーミック層の役割をするｎ形の不純物がドーピング
された非晶質シリコン層６（Ｎ＋ a−Ｓｉ：Ｈ）を形成
した後、前記非晶質シリコン層６及び４をパターニング
（マスク３）する。この時、薄膜トランジスタの最小限
のチャネルの長さを確保するために、非晶質シリコン層
４をゲート電極２の幅より長くパターニングする。次
に、形成された構造体全面にＩＴＯのような透明な導電
性物質を蒸着しパターニング（マスク４）して画素電極
７を形成する。それから、薄膜トランジスタのソース電
極とドレイン電極を形成するために、その形成された構
造体全面にアルミニウム、タンタル、またはクロムのよ
うな金属を一定の厚さで蒸着し、前記エッチングストッ
パ５の一部が露出されるように蒸着された金属膜及び非
晶質シリコン層６をエッチングして（マスク５、６）、
コンタクトホールにより互いに所定距離離したドレイン
電極８ａとソース電極８ｂを形成する。この時、ソース
電極８ｂは画素電極７と連結されている。薄膜トランジ
スタの形成された構造体全面に保護膜９を公知の方法で
形成し、前記薄膜トランジスタ上部のみに保護膜が存在
するようにパターニングする（マスク７）。
ニウムのような金属を所定の厚さで蒸着し、パターニン
グ（マスク１）して薄膜トランジスタのゲート電極２を
形成する。以後に形成される導電層との絶縁のために、
ゲート電極２の形成された構造体全面にシリコン窒化物
のような絶縁物質３を塗布する。その後、ゲート電極２
が形成されている構造体全面に非晶質シリコン層４を形
成する。前記非晶質シリコン層４（ａ−Ｓｉ：Ｈ）は薄
膜トランジスタのチャネルの役割をする。半導体層であ
る非晶質シリコン層４上面にエッチングストッパ用の絶
縁膜が蒸着されパターニング（マスク２）され、 エッチ
ングストッパ５を形成する。その形成された構造体全面
にオーミック層の役割をするｎ形の不純物がドーピング
された非晶質シリコン層６（Ｎ＋ a−Ｓｉ：Ｈ）を形成
した後、前記非晶質シリコン層６及び４をパターニング
（マスク３）する。この時、薄膜トランジスタの最小限
のチャネルの長さを確保するために、非晶質シリコン層
４をゲート電極２の幅より長くパターニングする。次
に、形成された構造体全面にＩＴＯのような透明な導電
性物質を蒸着しパターニング（マスク４）して画素電極
７を形成する。それから、薄膜トランジスタのソース電
極とドレイン電極を形成するために、その形成された構
造体全面にアルミニウム、タンタル、またはクロムのよ
うな金属を一定の厚さで蒸着し、前記エッチングストッ
パ５の一部が露出されるように蒸着された金属膜及び非
晶質シリコン層６をエッチングして（マスク５、６）、
コンタクトホールにより互いに所定距離離したドレイン
電極８ａとソース電極８ｂを形成する。この時、ソース
電極８ｂは画素電極７と連結されている。薄膜トランジ
スタの形成された構造体全面に保護膜９を公知の方法で
形成し、前記薄膜トランジスタ上部のみに保護膜が存在
するようにパターニングする（マスク７）。
【０００５】前記のようなエッチングストッパを有する
逆スタッガ型薄膜トランジスタ１０は次の問題点を有し
ている。 （１）図１のような薄膜トランジスタを形成するために
は７個（またはクロムなどのパッドが形成される時は８
個）のマスクが要求されるので工程が複雑である。 （２）薄膜トランジスタのチャネルの役割をする非晶質
シリコン層４は下部基板のバックライトユニット（図示
されず）から入射された光を吸収し、薄膜トランジスタ
の光電流を発生させる。したがって、ゲートに外部電源
が印加されなくて、薄膜トランジスタがオフされる場合
にも電流、すなわち遮断電流(off current) が流れる。
したがって、液晶表示素子駆動用薄膜トランジスタの寿
命も短縮し、液晶表示素子の明度比、グレースケール及
び、フリッカー現象などが影響を受ける。
逆スタッガ型薄膜トランジスタ１０は次の問題点を有し
ている。 （１）図１のような薄膜トランジスタを形成するために
は７個（またはクロムなどのパッドが形成される時は８
個）のマスクが要求されるので工程が複雑である。 （２）薄膜トランジスタのチャネルの役割をする非晶質
シリコン層４は下部基板のバックライトユニット（図示
されず）から入射された光を吸収し、薄膜トランジスタ
の光電流を発生させる。したがって、ゲートに外部電源
が印加されなくて、薄膜トランジスタがオフされる場合
にも電流、すなわち遮断電流(off current) が流れる。
したがって、液晶表示素子駆動用薄膜トランジスタの寿
命も短縮し、液晶表示素子の明度比、グレースケール及
び、フリッカー現象などが影響を受ける。
【０００６】（３）逆スタッガ型薄膜トランジスタ１０
ではゲート電極が下部に形成され、ソースとドレイン電
極が上部に形成されるので、構造上ゲート電極とソース
及びドレイン電極が重畳する。したがって、ソース電極
及びドレイン電極とゲート電極間に寄生キャパシタンス
が発生する。こういう寄生キャパシタンスは液晶表示素
子の画面に残像を発生させて、液晶表示素子の信頼性を
劣化させる。 （４）有効なチャネルを確保するために薄膜トランジス
タのチャネルである非晶質シリコン層４がゲート電極２
の幅より大きくなければならないので、これに対応して
薄膜トランジスタの大きさが大きくなる。薄膜トランジ
スタの大きさが大きくなるほど液晶表示素子の開口率が
低くなる問題がある。
ではゲート電極が下部に形成され、ソースとドレイン電
極が上部に形成されるので、構造上ゲート電極とソース
及びドレイン電極が重畳する。したがって、ソース電極
及びドレイン電極とゲート電極間に寄生キャパシタンス
が発生する。こういう寄生キャパシタンスは液晶表示素
子の画面に残像を発生させて、液晶表示素子の信頼性を
劣化させる。 （４）有効なチャネルを確保するために薄膜トランジス
タのチャネルである非晶質シリコン層４がゲート電極２
の幅より大きくなければならないので、これに対応して
薄膜トランジスタの大きさが大きくなる。薄膜トランジ
スタの大きさが大きくなるほど液晶表示素子の開口率が
低くなる問題がある。
【０００７】（５）ゲート電極２を構成する物質は、液
晶表示素子の駆動遅延を減らすために抵抗が小さいこ
と、段差被覆性を良くするためにテーパエッチングが可
能なこと、ゲート電極の形成後の工程らにより影響を受
けないことなどの要件を満足すべきである。したがっ
て、ゲート電極用金属は限定される。
晶表示素子の駆動遅延を減らすために抵抗が小さいこ
と、段差被覆性を良くするためにテーパエッチングが可
能なこと、ゲート電極の形成後の工程らにより影響を受
けないことなどの要件を満足すべきである。したがっ
て、ゲート電極用金属は限定される。
【０００８】
【発明が解決しようとする課題】本発明の第１の目的
は、製造工程の単純化した液晶表示素子駆動用薄膜トラ
ンジスタ及び、その製造方法を提供することにある。本
発明の第２の目的は、遮断電流の減少した液晶表示素子
駆動用薄膜トランジスタ及び、その製造方法を提供する
ことにある。本発明の第３の目的は、ソース及びドレイ
ン電極とゲート電極間の寄生キャパシタンスの減少した
液晶表示素子駆動用薄膜トランジスタ及び、その製造方
法を提供することにある。
は、製造工程の単純化した液晶表示素子駆動用薄膜トラ
ンジスタ及び、その製造方法を提供することにある。本
発明の第２の目的は、遮断電流の減少した液晶表示素子
駆動用薄膜トランジスタ及び、その製造方法を提供する
ことにある。本発明の第３の目的は、ソース及びドレイ
ン電極とゲート電極間の寄生キャパシタンスの減少した
液晶表示素子駆動用薄膜トランジスタ及び、その製造方
法を提供することにある。
【０００９】本発明の第４の目的は、薄膜トランジスタ
の大きさを従来の技術のものより小さく設け、液晶表示
素子の開口率を高めることができる液晶表示素子駆動用
薄膜トランジスタ及び、その製造方法を提供することに
ある。本発明の第５の目的は、ゲート電極用金属の選択
余裕度の増加した液晶表示素子駆動用薄膜トランジスタ
及び、その製造方法を提供することにある。
の大きさを従来の技術のものより小さく設け、液晶表示
素子の開口率を高めることができる液晶表示素子駆動用
薄膜トランジスタ及び、その製造方法を提供することに
ある。本発明の第５の目的は、ゲート電極用金属の選択
余裕度の増加した液晶表示素子駆動用薄膜トランジスタ
及び、その製造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ソース／ドレイン電極、チャネル層及
び、ゲート電極で構成された薄膜トランジスタを基板に
対して垂直に形成するものの、チャネル層下部に形成さ
れる電極の幅がチャネル層と同一に、或いは広く設け、
不透明金属を使用する。また、垂直構造の薄膜トランジ
スタの下部に位置する電極と上部に位置するゲート電極
とが重畳しないように（整列されるように）設けて、ゲ
ート電極と下部電極間の寄生キャパシタンスを除去す
る。
め、本発明は、ソース／ドレイン電極、チャネル層及
び、ゲート電極で構成された薄膜トランジスタを基板に
対して垂直に形成するものの、チャネル層下部に形成さ
れる電極の幅がチャネル層と同一に、或いは広く設け、
不透明金属を使用する。また、垂直構造の薄膜トランジ
スタの下部に位置する電極と上部に位置するゲート電極
とが重畳しないように（整列されるように）設けて、ゲ
ート電極と下部電極間の寄生キャパシタンスを除去す
る。
【００１１】本発明による液晶表示素子駆動用薄膜トラ
ンジスタは、基板と、第１幅を有し前記基板上面に形成
される第１電極と、前記第１電極上面に形成され前記第
１幅より広くない第２幅を有する半導体層と、前記半導
体層の形成された構造体全面に形成され前記半導体層の
一部を露出させるコンタクトホールを備える絶縁層と、
前記コンタクトホールを埋め込むとともに前記絶縁層上
面の一部分に形成される第２電極と、前記絶縁層上面の
他部分に形成され前記第２電極と所定距離離したゲート
電極とを備えることを特徴とする。また、ここで、前記
半導体層は非晶質シリコンで構成されることを特徴とす
る。また、前記第１電極と前記半導体層との間に形成さ
れた第１オーミック層と、前記半導体層と前記絶縁層と
の間に形成された第２オーミック層とを備えることを特
徴とする。また、前記第１オーミック層と前記半導体層
との間に形成された第１降伏電圧調節層と、前記第２オ
ーミック層と前記絶線層との間に形成された第２降伏電
圧調節層とをさらに備えることを特徴とする。また、前
記第１オーミック層と前記第２オーミック層はいずれも
同一な不純物濃度を有するｎ＋非晶質シリコンで構成さ
れることを特徴とする。また、前記第１降伏電圧調節層
と前記第２降伏電圧調節層の不純物濃度は同一であり、
前記第１及び第２オーミック層の不純物濃度より低いｎ
−非晶質シリコンで構成されることを特徴とする。
ンジスタは、基板と、第１幅を有し前記基板上面に形成
される第１電極と、前記第１電極上面に形成され前記第
１幅より広くない第２幅を有する半導体層と、前記半導
体層の形成された構造体全面に形成され前記半導体層の
一部を露出させるコンタクトホールを備える絶縁層と、
前記コンタクトホールを埋め込むとともに前記絶縁層上
面の一部分に形成される第２電極と、前記絶縁層上面の
他部分に形成され前記第２電極と所定距離離したゲート
電極とを備えることを特徴とする。また、ここで、前記
半導体層は非晶質シリコンで構成されることを特徴とす
る。また、前記第１電極と前記半導体層との間に形成さ
れた第１オーミック層と、前記半導体層と前記絶縁層と
の間に形成された第２オーミック層とを備えることを特
徴とする。また、前記第１オーミック層と前記半導体層
との間に形成された第１降伏電圧調節層と、前記第２オ
ーミック層と前記絶線層との間に形成された第２降伏電
圧調節層とをさらに備えることを特徴とする。また、前
記第１オーミック層と前記第２オーミック層はいずれも
同一な不純物濃度を有するｎ＋非晶質シリコンで構成さ
れることを特徴とする。また、前記第１降伏電圧調節層
と前記第２降伏電圧調節層の不純物濃度は同一であり、
前記第１及び第２オーミック層の不純物濃度より低いｎ
−非晶質シリコンで構成されることを特徴とする。
【００１２】前記第１電極はソース電極であり、前記第
２電極はドレイン電極であることもでき、反対に前記第
１電極はドレイン電極であり、前記第２電極はソース電
極であることもできることを特徴とする。また、前記第
２電極と前記ゲート電極は同一な金属で構成されること
を特徴とする。また、前記ゲート電極が前記基板に直接
接触される電極、例えばソース電極に整列されることが
できることを特徴とする。また、第１電極がドレイン
（またはソース）電極である場合、前記ゲート電極とソ
ース電極はＡｌ、Ａｌ／Ｍｏ、Ｍｏ、Ｃｒ、及びこれら
の組合で構成された群から選択されるいずれか一つで構
成され、ドレイン（またはソース）電極はＡｌ、Ａｌ／
Ｍｏ、Ｍｏ、Ｃｒ、ＭｏＴａ、ＭｏＷ及び、これらの組
合で構成された群から選択されるいずれか一つで構成さ
れることを特徴とする。また、前記ゲート電極は前記ソ
ース（またはドレイン）電極に整列されるように設けら
れることを特徴とする。
２電極はドレイン電極であることもでき、反対に前記第
１電極はドレイン電極であり、前記第２電極はソース電
極であることもできることを特徴とする。また、前記第
２電極と前記ゲート電極は同一な金属で構成されること
を特徴とする。また、前記ゲート電極が前記基板に直接
接触される電極、例えばソース電極に整列されることが
できることを特徴とする。また、第１電極がドレイン
（またはソース）電極である場合、前記ゲート電極とソ
ース電極はＡｌ、Ａｌ／Ｍｏ、Ｍｏ、Ｃｒ、及びこれら
の組合で構成された群から選択されるいずれか一つで構
成され、ドレイン（またはソース）電極はＡｌ、Ａｌ／
Ｍｏ、Ｍｏ、Ｃｒ、ＭｏＴａ、ＭｏＷ及び、これらの組
合で構成された群から選択されるいずれか一つで構成さ
れることを特徴とする。また、前記ゲート電極は前記ソ
ース（またはドレイン）電極に整列されるように設けら
れることを特徴とする。
【００１３】また、本発明による液晶表示素子駆動用薄
膜トランジスタは、基板と、第１幅を有し前記基板上面
に形成される第１電極と、前記第１電極上面に形成され
前記第１幅より広くない第２幅を有する半導体層と、前
記半導体層の形成された構造体全面に形成され前記半導
体層の一部を露出させるコンタクトホールを備える絶縁
層と、前記半導体層の形成されない絶縁層上面に形成さ
れる第２電極と、前記コンタクトホールを埋め込むとと
もに前記絶縁層上面の一部から第２電極上面の一部に伸
張する第３電極と、前記絶縁層上面の他部分に形成され
前記第３電極と所定距離離した第４電極とを備えること
を特徴とする。また、ここで、第１電極及び前記第３電
極中のいずれか一つはソース電極で、他の一つはドレイ
ン電極であり、前記第２電極は画素電極、及び前記第４
電極はゲート電極であることを特徴とする。また、ゲー
ト電極は下部のソース（またはドレイン）電極に整列さ
れることを特徴とする。また、前記第３電極と前記第４
電極を覆う保護膜と、前記保護膜全面に形成される光遮
断層とをさらに備えることを特徴とする。
膜トランジスタは、基板と、第１幅を有し前記基板上面
に形成される第１電極と、前記第１電極上面に形成され
前記第１幅より広くない第２幅を有する半導体層と、前
記半導体層の形成された構造体全面に形成され前記半導
体層の一部を露出させるコンタクトホールを備える絶縁
層と、前記半導体層の形成されない絶縁層上面に形成さ
れる第２電極と、前記コンタクトホールを埋め込むとと
もに前記絶縁層上面の一部から第２電極上面の一部に伸
張する第３電極と、前記絶縁層上面の他部分に形成され
前記第３電極と所定距離離した第４電極とを備えること
を特徴とする。また、ここで、第１電極及び前記第３電
極中のいずれか一つはソース電極で、他の一つはドレイ
ン電極であり、前記第２電極は画素電極、及び前記第４
電極はゲート電極であることを特徴とする。また、ゲー
ト電極は下部のソース（またはドレイン）電極に整列さ
れることを特徴とする。また、前記第３電極と前記第４
電極を覆う保護膜と、前記保護膜全面に形成される光遮
断層とをさらに備えることを特徴とする。
【００１４】また、本発明による液晶表示素子駆動用薄
膜トランジスタの製造方法は、（ａ）基板を準備する段
階と、（ｂ）前記基板上面に第１幅を有する第１電極を
形成する段階と、（ｃ）前記第１幅より広くない第２幅
を有する半導体層を前記第１電極上面に形成する段階
と、（ｄ）前記半導体層の形成された構造体全面に前記
半導体層の一部を露出させるコンタクトホールを備える
絶縁層を形成する段階と、（ｅ）前記コンタクトホール
を埋め込むように前記絶縁層上面の一部に第２電極を形
成する段階と、（ｆ）前記絶縁層上面の他部分に前記第
２電極と所定距離離隔したゲート電極を形成する段階と
よりなることを特徴とする。
膜トランジスタの製造方法は、（ａ）基板を準備する段
階と、（ｂ）前記基板上面に第１幅を有する第１電極を
形成する段階と、（ｃ）前記第１幅より広くない第２幅
を有する半導体層を前記第１電極上面に形成する段階
と、（ｄ）前記半導体層の形成された構造体全面に前記
半導体層の一部を露出させるコンタクトホールを備える
絶縁層を形成する段階と、（ｅ）前記コンタクトホール
を埋め込むように前記絶縁層上面の一部に第２電極を形
成する段階と、（ｆ）前記絶縁層上面の他部分に前記第
２電極と所定距離離隔したゲート電極を形成する段階と
よりなることを特徴とする。
【００１５】ここで、半導体層は非晶質シリコンで構成
されることを特徴とする。また、（ｇ）前記の（ｂ）段
階後に前記第１電極と前記半導体層との間に第１オーミ
ック層を形成する段階と、（ｈ）前記の（ｃ）段階後に
前記半導体層と前記絶縁層との間に第２オーミック層を
形成する段階とをさらに備えることを特徴とする。ま
た、（ｉ）前記の（ｇ）段階後に前記第１オーミック層
と前記半導体層との間に第１降伏電圧調節層を形成する
段階と、（ｊ）前記の（ｈ）段階後に前記第２オーミッ
ク層と前記半導体層との間に第２降伏電圧調節層を形成
する段階とをさらに備えることを特徴とする。ここで、
第１オーミック層と第２オーミック層は同一な不純物濃
度を有するｎ＋非晶質シリコンで構成されることをとく
ちょうとする。また、前記第１降伏電圧調節層と前記第
２降伏電圧調節層の不純物濃度は同一であり、前記第１
及び第２オーミック層の不純物濃度より低いｎ−非晶質
シリコンで構成されることを特徴とする。また、前記
（ｅ）段階と前記（ｆ）段階は同時に行われることを特
徴とする。
されることを特徴とする。また、（ｇ）前記の（ｂ）段
階後に前記第１電極と前記半導体層との間に第１オーミ
ック層を形成する段階と、（ｈ）前記の（ｃ）段階後に
前記半導体層と前記絶縁層との間に第２オーミック層を
形成する段階とをさらに備えることを特徴とする。ま
た、（ｉ）前記の（ｇ）段階後に前記第１オーミック層
と前記半導体層との間に第１降伏電圧調節層を形成する
段階と、（ｊ）前記の（ｈ）段階後に前記第２オーミッ
ク層と前記半導体層との間に第２降伏電圧調節層を形成
する段階とをさらに備えることを特徴とする。ここで、
第１オーミック層と第２オーミック層は同一な不純物濃
度を有するｎ＋非晶質シリコンで構成されることをとく
ちょうとする。また、前記第１降伏電圧調節層と前記第
２降伏電圧調節層の不純物濃度は同一であり、前記第１
及び第２オーミック層の不純物濃度より低いｎ−非晶質
シリコンで構成されることを特徴とする。また、前記
（ｅ）段階と前記（ｆ）段階は同時に行われることを特
徴とする。
【００１６】また、本発明による液晶表示素子駆動用薄
膜トランジスタの製造方法は、前記ゲート電極は前記ソ
ース（またはドレイン）電極に整列されるように製造さ
れることを特徴とする。
膜トランジスタの製造方法は、前記ゲート電極は前記ソ
ース（またはドレイン）電極に整列されるように製造さ
れることを特徴とする。
【００１７】また、本発明による液晶表示素子駆動用薄
膜トランジスタの製造方法は、（ａ）基板を準備する段
階と、（ｂ）前記基板上面に第１幅を有する第１電極を
形成する段階と、（ｃ）前記第１電極上面に前記第１幅
より広くない第２幅を有する半導体層を形成する段階
と、（ｄ）前記半導体層の形成された構造体全面に前記
半導体層の一部を露出させるコンタクトホールを備える
絶縁層を形成する段階と、（ｅ）前記半導体層の形成さ
れない絶縁層上面に第２電極を形成する段階と、（ｆ）
前記コンタクトホールを埋め込むように前記絶縁層上面
の一部から第２電極上面の一部に伸張する第３電極を形
成する段階と、（ｇ）前記絶縁層上面の他部分に前記第
３電極と所定距離離した第４電極を形成する段階とより
なることを特徴とする。また、ここで、第１電極及び第
３電極中のいずれか一つはソース電極で、他の一つはド
レイン電極であり、前記第２電極は画素電極、及び前記
第４電極はゲート電極であることを特徴とする。また、
前記ゲート電極は前記下部のソース（またはドレイン）
電極に整列されることを特徴とする。また、（ｇ）前記
の（ｆ）段階後に前記第３電極と前記第４電極を覆う保
護膜を形成する段階と、（ｈ）前記の（ｇ）段階後に前
記保護膜全面に光遮断層を形成する段階とをさらに備え
ることを特徴とする。
膜トランジスタの製造方法は、（ａ）基板を準備する段
階と、（ｂ）前記基板上面に第１幅を有する第１電極を
形成する段階と、（ｃ）前記第１電極上面に前記第１幅
より広くない第２幅を有する半導体層を形成する段階
と、（ｄ）前記半導体層の形成された構造体全面に前記
半導体層の一部を露出させるコンタクトホールを備える
絶縁層を形成する段階と、（ｅ）前記半導体層の形成さ
れない絶縁層上面に第２電極を形成する段階と、（ｆ）
前記コンタクトホールを埋め込むように前記絶縁層上面
の一部から第２電極上面の一部に伸張する第３電極を形
成する段階と、（ｇ）前記絶縁層上面の他部分に前記第
３電極と所定距離離した第４電極を形成する段階とより
なることを特徴とする。また、ここで、第１電極及び第
３電極中のいずれか一つはソース電極で、他の一つはド
レイン電極であり、前記第２電極は画素電極、及び前記
第４電極はゲート電極であることを特徴とする。また、
前記ゲート電極は前記下部のソース（またはドレイン）
電極に整列されることを特徴とする。また、（ｇ）前記
の（ｆ）段階後に前記第３電極と前記第４電極を覆う保
護膜を形成する段階と、（ｈ）前記の（ｇ）段階後に前
記保護膜全面に光遮断層を形成する段階とをさらに備え
ることを特徴とする。
【００１８】チャネル層下部に形成される電極の幅がチ
ャネル層の幅より広いので、バックライトユニットによ
り入射された光がチャネル層下部の電極によって吸収さ
れ、チャネル層の光電流を減少させる。したがって、遮
断電流が流れないようになる。薄膜トランジスタの大き
さが従来のものに比べて小さく設けられるので開口率を
増加させることができる。チャネル層下部の電極（例え
ばソース電極）とゲート電極とが重畳しないように設け
られるので、この部分から発生した寄生電界が除去され
る。
ャネル層の幅より広いので、バックライトユニットによ
り入射された光がチャネル層下部の電極によって吸収さ
れ、チャネル層の光電流を減少させる。したがって、遮
断電流が流れないようになる。薄膜トランジスタの大き
さが従来のものに比べて小さく設けられるので開口率を
増加させることができる。チャネル層下部の電極（例え
ばソース電極）とゲート電極とが重畳しないように設け
られるので、この部分から発生した寄生電界が除去され
る。
【００１９】
【発明の実施の形態】以下、添付した図面の図２〜８に
より、本発明の液晶表示素子駆動用薄膜トランジスタの
製造方法の一実施の形態を詳細に説明する。
より、本発明の液晶表示素子駆動用薄膜トランジスタの
製造方法の一実施の形態を詳細に説明する。
【００２０】図２で、基板１１上面に不透明伝導性物質
を約２０００乃至５０００Åの厚さで蒸着し、マスクパ
ターン（マスク１）を使用してパターニングし、薄膜ト
ランジスタのドレイン電極１２を形成する。この時、液
晶表示素子のデータライン（図示されず）も同時に形成
される。ここで、薄膜トランジスタのドレイン電極１２
はデータラインから突出して延長される。また、不透明
伝導性物質はＡｌ、Ａｌ合金、Ａｌ／Ｍｏ、Ｃｒ、Ｍｏ
Ｔａ、ＭｏＷ及び、これらの組合で構成された群から選
択されるいずれか一つからなる。次に、ドレイン電極１
２上部に順次に第１高濃度不純物層、第１低濃度不純物
層、半導体層、第２低濃度不純物層及び、第２高濃度不
純物層を積層する。続いて、第２高濃度不純物層の上面
に所定のマスクパターン（マスク２）を形成した後、パ
ターニングして、図３に示されたように、第１高濃度不
純物層１３−１、第１低濃度不純物層１３−２、半導体
層１３−３、第２低濃度不純物層１３−４及び、第２高
濃度不純物層１３−５を同時に形成する。
を約２０００乃至５０００Åの厚さで蒸着し、マスクパ
ターン（マスク１）を使用してパターニングし、薄膜ト
ランジスタのドレイン電極１２を形成する。この時、液
晶表示素子のデータライン（図示されず）も同時に形成
される。ここで、薄膜トランジスタのドレイン電極１２
はデータラインから突出して延長される。また、不透明
伝導性物質はＡｌ、Ａｌ合金、Ａｌ／Ｍｏ、Ｃｒ、Ｍｏ
Ｔａ、ＭｏＷ及び、これらの組合で構成された群から選
択されるいずれか一つからなる。次に、ドレイン電極１
２上部に順次に第１高濃度不純物層、第１低濃度不純物
層、半導体層、第２低濃度不純物層及び、第２高濃度不
純物層を積層する。続いて、第２高濃度不純物層の上面
に所定のマスクパターン（マスク２）を形成した後、パ
ターニングして、図３に示されたように、第１高濃度不
純物層１３−１、第１低濃度不純物層１３−２、半導体
層１３−３、第２低濃度不純物層１３−４及び、第２高
濃度不純物層１３−５を同時に形成する。
【００２１】本実施の形態では、これら複層構造物はチ
ャネル層３０という。ここで、チャネル層３０はドレイ
ン電極１２の幅より狭いとか、或いは実質的に同一な幅
を有する。また、ドレイン電極１２が不透明伝導性材料
からなっている。したがって、バックライトユニットか
らドレイン電極に入射される光の相当量がドレイン電極
１２で吸収されて、チャネル層３０に到達する光を遮断
する。
ャネル層３０という。ここで、チャネル層３０はドレイ
ン電極１２の幅より狭いとか、或いは実質的に同一な幅
を有する。また、ドレイン電極１２が不透明伝導性材料
からなっている。したがって、バックライトユニットか
らドレイン電極に入射される光の相当量がドレイン電極
１２で吸収されて、チャネル層３０に到達する光を遮断
する。
【００２２】チャネル層３０は薄膜トランジスタのチャ
ネルの役割をするためには、半導体層１３−３だけでも
充分であるが、薄膜トランジスタの特性を向上させるた
めに高濃度の不純物層１３−１、１３−５と低濃度の不
純物層１３−２、１３−４とがさらに含まれ、ドレイン
電極１２と以後に形成されるソース電極１７と良好なオ
ーミックコンタクトを有するために、第１高濃度不純物
層１３−１と第２高濃度不純物層１３−５が各々含まれ
た。この高濃度不純物層ら１３−１及び１３−５はいず
れもＮ形の高濃度非晶質シリコン（ｎ＋ａ−Ｓｉ：Ｈ）
からなっている。第１高濃度不純物層１３−１と第２高
濃度不純物層１３−５の不純物濃度は互いに同一であ
る。また、薄膜トランジスタの降伏電圧(breakdown vol
tage) を調節するために、第１及び第２低濃度不純物層
１３−２、１３−４が含まれ、両者の不純物の濃度は同
一である。この低濃度不純物層らはいずれも同一な不純
物濃度を有するＮ形の低濃度非晶質シリコン（ｎ−ａ−
Ｓｉ：Ｈ）で形成されている。半導体層１３−３は外因
性半導体が使用され、本実施の形態では製造時の高温工
程を必要としない非晶質シリコン（ａ−Ｓｉ：Ｈ）を半
導体層として使用した。
ネルの役割をするためには、半導体層１３−３だけでも
充分であるが、薄膜トランジスタの特性を向上させるた
めに高濃度の不純物層１３−１、１３−５と低濃度の不
純物層１３−２、１３−４とがさらに含まれ、ドレイン
電極１２と以後に形成されるソース電極１７と良好なオ
ーミックコンタクトを有するために、第１高濃度不純物
層１３−１と第２高濃度不純物層１３−５が各々含まれ
た。この高濃度不純物層ら１３−１及び１３−５はいず
れもＮ形の高濃度非晶質シリコン（ｎ＋ａ−Ｓｉ：Ｈ）
からなっている。第１高濃度不純物層１３−１と第２高
濃度不純物層１３−５の不純物濃度は互いに同一であ
る。また、薄膜トランジスタの降伏電圧(breakdown vol
tage) を調節するために、第１及び第２低濃度不純物層
１３−２、１３−４が含まれ、両者の不純物の濃度は同
一である。この低濃度不純物層らはいずれも同一な不純
物濃度を有するＮ形の低濃度非晶質シリコン（ｎ−ａ−
Ｓｉ：Ｈ）で形成されている。半導体層１３−３は外因
性半導体が使用され、本実施の形態では製造時の高温工
程を必要としない非晶質シリコン（ａ−Ｓｉ：Ｈ）を半
導体層として使用した。
【００２３】次に、図４に示されたように、チャネル層
３０を形成した後、その形成された構造体全面にゲート
絶縁膜を形成する。ここで、ゲート絶縁膜はシリコン酸
化膜、シリコン窒化膜及び、シリコン窒酸化膜中の少な
くともいずれか一つで構成されるか、或いはこれらの膜
らを積層して構成された複層構造から構成することもで
きる。続いて、マスクパターン（マスク３）を使用し
て、チャネル層 ３０上面に存在するゲート絶縁膜の一
部をエッチングすることで、コンタクトホールＨの形成
されたゲート絶縁膜１４を形成する。ここで、コンタク
トホールＨは以後に形成されるソース電極１８とチャネ
ル層３０との電気的連結のためのものである。
３０を形成した後、その形成された構造体全面にゲート
絶縁膜を形成する。ここで、ゲート絶縁膜はシリコン酸
化膜、シリコン窒化膜及び、シリコン窒酸化膜中の少な
くともいずれか一つで構成されるか、或いはこれらの膜
らを積層して構成された複層構造から構成することもで
きる。続いて、マスクパターン（マスク３）を使用し
て、チャネル層 ３０上面に存在するゲート絶縁膜の一
部をエッチングすることで、コンタクトホールＨの形成
されたゲート絶縁膜１４を形成する。ここで、コンタク
トホールＨは以後に形成されるソース電極１８とチャネ
ル層３０との電気的連結のためのものである。
【００２４】続いて、ゲート絶縁膜１４全面にインジウ
ムチタン酸化物（ＩＴＯ）のような透明金属を蒸着した
後、マスクパターン（マスク４）を使用してチャネル層
３０から離隔した画素電極１５を形成する。前記ではゲ
ート絶縁膜を蒸着した後、直ちにコンタクトホールＨを
形成したが、ゲート絶縁膜を蒸着した後、画素電極１５
を形成してからコンタクトホールＨを形成することもで
きる。
ムチタン酸化物（ＩＴＯ）のような透明金属を蒸着した
後、マスクパターン（マスク４）を使用してチャネル層
３０から離隔した画素電極１５を形成する。前記ではゲ
ート絶縁膜を蒸着した後、直ちにコンタクトホールＨを
形成したが、ゲート絶縁膜を蒸着した後、画素電極１５
を形成してからコンタクトホールＨを形成することもで
きる。
【００２５】図５で、チャネル層３０を囲むコンタクト
ホールＨを備えたゲート絶縁膜１４部分と前記画素電極
１５上面の一部分に金属膜を所定の厚さで蒸着する。こ
の時、コンタクトホールＨは金属膜により埋め込められ
る。ここで金属膜はＡｌ、Ａｌ／Ｍｏ、Ｍｏ、Ｃｒ及
び、これらの組合で構成された群から選択されるいずれ
か一つからなる。その後、マスクパターン（マスク５）
を使用してこの金属膜をパターニングし、図５に示され
たように、コンタクトホールを含むゲート絶縁膜１４の
上面から画素電極１５の一部まで延長されるソース電極
１７と、ソース電極１７から画素電極１５と反対方向に
所定距離離し、その位置から前記反対方向に所定距離延
長されるゲート電極１６とを同時に形成する。ここで、
ドレイン電極１２が基板１１の上面に形成されており、
ソース電極１７とゲート電極１６とが離しているので、
従来の逆スタッガ型薄膜トランジスタで発生する、ゲー
ト電極とソース電極間の垂直的に発生する寄生キャパシ
タンスが除去される。
ホールＨを備えたゲート絶縁膜１４部分と前記画素電極
１５上面の一部分に金属膜を所定の厚さで蒸着する。こ
の時、コンタクトホールＨは金属膜により埋め込められ
る。ここで金属膜はＡｌ、Ａｌ／Ｍｏ、Ｍｏ、Ｃｒ及
び、これらの組合で構成された群から選択されるいずれ
か一つからなる。その後、マスクパターン（マスク５）
を使用してこの金属膜をパターニングし、図５に示され
たように、コンタクトホールを含むゲート絶縁膜１４の
上面から画素電極１５の一部まで延長されるソース電極
１７と、ソース電極１７から画素電極１５と反対方向に
所定距離離し、その位置から前記反対方向に所定距離延
長されるゲート電極１６とを同時に形成する。ここで、
ドレイン電極１２が基板１１の上面に形成されており、
ソース電極１７とゲート電極１６とが離しているので、
従来の逆スタッガ型薄膜トランジスタで発生する、ゲー
ト電極とソース電極間の垂直的に発生する寄生キャパシ
タンスが除去される。
【００２６】一方、変形例として、図７に示したよう
に、ゲート電極１６ａをドレイン電極１２と整列させる
こともできる。こういう場合には、ドレイン電極１２と
ゲート電極１６ａとの重畳部分がなくなって、これら間
のキャパシタンスも発生しない。ドレイン電極１２をゲ
ート電極１６ａに整列させることは、ゲート電極１６ａ
の形成工程時に使用されるマスクパターンの形状を変更
することによって達成される。このように形成された薄
膜トランジスタはソース電極１７とドレイン電極１２が
チャネル層３０を挟んで上、下に形成された垂直構造を
有し、ゲートラインを通じてゲート電極１６に外部電源
が印加されれば、ドレイン電極１２に連結されたデータ
電極の信号がチャネル層を通じてソース電極１７に伝え
られて、ソース電極１７に連結された画素電極１５が駆
動される。
に、ゲート電極１６ａをドレイン電極１２と整列させる
こともできる。こういう場合には、ドレイン電極１２と
ゲート電極１６ａとの重畳部分がなくなって、これら間
のキャパシタンスも発生しない。ドレイン電極１２をゲ
ート電極１６ａに整列させることは、ゲート電極１６ａ
の形成工程時に使用されるマスクパターンの形状を変更
することによって達成される。このように形成された薄
膜トランジスタはソース電極１７とドレイン電極１２が
チャネル層３０を挟んで上、下に形成された垂直構造を
有し、ゲートラインを通じてゲート電極１６に外部電源
が印加されれば、ドレイン電極１２に連結されたデータ
電極の信号がチャネル層を通じてソース電極１７に伝え
られて、ソース電極１７に連結された画素電極１５が駆
動される。
【００２７】一方、薄膜トランジスタのチャネルの長さ
が半導体層１３−３の厚さにより決定されるので、半導
体層１３−３の長さの縮小が従来のものより容易で、薄
膜トランジスタの大きさを従来のものより減らすことが
できる。したがって、相対的に大きい大きさの薄膜トラ
ンジスタを有する液晶表示素子に比べて、本発明の垂直
構造の薄膜トランジスタを有する液晶表示素子の開口率
が増加することが知れる。また、ゲート電極１６が従来
とは違い、薄膜トランジスタの上部に形成されるので、
後続工程によるゲート電極膜のストレスが相対的に減少
し、ゲート電極用金属の選択がより自由である。次い
で、図６で、薄膜トランジスタを保護するためにその形
成された構造体全面に絶縁物、例えば、シリコン酸化膜
またはシリコン窒化膜中の少なくともいずれか一つの絶
縁物を蒸着し、この絶縁物が薄膜トランジスタの形成さ
れた部分のみに残るようにパターニング（マスク６）し
て保護膜１８を形成する。
が半導体層１３−３の厚さにより決定されるので、半導
体層１３−３の長さの縮小が従来のものより容易で、薄
膜トランジスタの大きさを従来のものより減らすことが
できる。したがって、相対的に大きい大きさの薄膜トラ
ンジスタを有する液晶表示素子に比べて、本発明の垂直
構造の薄膜トランジスタを有する液晶表示素子の開口率
が増加することが知れる。また、ゲート電極１６が従来
とは違い、薄膜トランジスタの上部に形成されるので、
後続工程によるゲート電極膜のストレスが相対的に減少
し、ゲート電極用金属の選択がより自由である。次い
で、図６で、薄膜トランジスタを保護するためにその形
成された構造体全面に絶縁物、例えば、シリコン酸化膜
またはシリコン窒化膜中の少なくともいずれか一つの絶
縁物を蒸着し、この絶縁物が薄膜トランジスタの形成さ
れた部分のみに残るようにパターニング（マスク６）し
て保護膜１８を形成する。
【００２８】上述したように、従来のエッチングストッ
パを有する逆スタッガ型薄膜トランジスタの製造工程で
は、７個または８個のマスクが要求されるが、本実施の
形態では６個のマスクが要求される。したがって、液晶
表示素子駆動用薄膜トランジスタ及びそれを用いる液晶
表示素子の製造工程がより簡単になる。
パを有する逆スタッガ型薄膜トランジスタの製造工程で
は、７個または８個のマスクが要求されるが、本実施の
形態では６個のマスクが要求される。したがって、液晶
表示素子駆動用薄膜トランジスタ及びそれを用いる液晶
表示素子の製造工程がより簡単になる。
【００２９】また、図８に示された液晶表示素子は、図
６の薄膜トランジスタの上面に形成された保護膜１８の
上面に、不透明金属で構成された光遮断層２０をさらに
備える。この光遮断層２０は薄膜トランジスタの光漏洩
による劣化を防止する役割をする。
６の薄膜トランジスタの上面に形成された保護膜１８の
上面に、不透明金属で構成された光遮断層２０をさらに
備える。この光遮断層２０は薄膜トランジスタの光漏洩
による劣化を防止する役割をする。
【００３０】薄膜トランジスタを形成した後、絶縁物、
例えば、シリコン酸化膜またはシリコン窒化膜中の少な
くともいずれか一つの絶縁物と、光遮断層の役割をする
不透明金属とを連続的に積層し、マスクパターンを使用
してこれらの絶縁物層と不透明金属層を同時にエッチン
グし、保護膜１８と光遮断層２０を同時に形成できる。
保護膜及び光遮断層を形成する他の方法として、保護膜
を蒸着しパターニングした後、光遮断層を蒸着しパター
ニングできる。
例えば、シリコン酸化膜またはシリコン窒化膜中の少な
くともいずれか一つの絶縁物と、光遮断層の役割をする
不透明金属とを連続的に積層し、マスクパターンを使用
してこれらの絶縁物層と不透明金属層を同時にエッチン
グし、保護膜１８と光遮断層２０を同時に形成できる。
保護膜及び光遮断層を形成する他の方法として、保護膜
を蒸着しパターニングした後、光遮断層を蒸着しパター
ニングできる。
【００３１】
【発明の効果】本発明の液晶表示素子駆動用薄膜トラン
ジスタによると、本発明の薄膜トランジスタは垂直構造
を有しているので、その製造工程が、エッチングストッ
パを有する従来の逆スタッガ型薄膜トランジスタに比べ
て簡単である。薄膜トランジスタの大きさを減らすこと
ができて、これを用いる液晶表示素子の開口率を高める
ことができる。また、バックライトユニットから入射さ
れた光によるチャネル層の光電流を遮断するので、薄膜
トランジスタの寿命を延長させることができる。そし
て、薄膜トランジスタのゲート電極とソース及びドレイ
ン電極間の寄生キャパシタンスを減らして、本発明の薄
膜トランジスタを用いる液晶表示素子の特性劣化が防止
できる。しかも、ゲート電極がドレイン電極（場合によ
ってはソース電極）及びチャネル層の形成後に形成され
て、後続工程によるゲート電極のストレスが相対的に減
少するようになるので、ゲート電極用金属を選択できる
幅が広くなる。
ジスタによると、本発明の薄膜トランジスタは垂直構造
を有しているので、その製造工程が、エッチングストッ
パを有する従来の逆スタッガ型薄膜トランジスタに比べ
て簡単である。薄膜トランジスタの大きさを減らすこと
ができて、これを用いる液晶表示素子の開口率を高める
ことができる。また、バックライトユニットから入射さ
れた光によるチャネル層の光電流を遮断するので、薄膜
トランジスタの寿命を延長させることができる。そし
て、薄膜トランジスタのゲート電極とソース及びドレイ
ン電極間の寄生キャパシタンスを減らして、本発明の薄
膜トランジスタを用いる液晶表示素子の特性劣化が防止
できる。しかも、ゲート電極がドレイン電極（場合によ
ってはソース電極）及びチャネル層の形成後に形成され
て、後続工程によるゲート電極のストレスが相対的に減
少するようになるので、ゲート電極用金属を選択できる
幅が広くなる。
【図１】従来の液晶表示素子の逆スタッガ型薄膜トラン
ジスタの断面図である。
ジスタの断面図である。
【図２】本発明による液晶表示素子の薄膜トランジスタ
の製造工程の断面図らである。
の製造工程の断面図らである。
【図３】本発明による液晶表示素子の薄膜トランジスタ
の製造工程の断面図らである。
の製造工程の断面図らである。
【図４】本発明による液晶表示素子の薄膜トランジスタ
の製造工程の断面図らである。
の製造工程の断面図らである。
【図５】本発明による液晶表示素子の薄膜トランジスタ
の製造工程の断面図らである。
の製造工程の断面図らである。
【図６】本発明による液晶表示素子の薄膜トランジスタ
の製造工程の断面図らである。
の製造工程の断面図らである。
【図７】本発明による液晶表示素子の薄膜トランジスタ
の他の実施の形態を示す断面図である。
の他の実施の形態を示す断面図である。
【図８】本発明による液晶表示素子の薄膜トランジスタ
のまた他の実施の形態を示す断面図である。
のまた他の実施の形態を示す断面図である。
１１ 基板 １２ ドレイン電極 １３−３ 半導体層 １４ ゲート絶縁膜 １５ 画素電極 １６ ゲート電極 １７ ソース電極 １８ 保護膜 ２０ 光遮断層 ３０ チャネル層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｆ ６１９Ｂ
Claims (34)
- 【請求項１】 基板と、第１幅を有し前記基板上面に形
成される第１電極と、前記第１電極上面に形成され前記
第１幅より広くない第２幅を有する半導体層と、前記半
導体層の形成された構造体全面に形成され前記半導体層
の一部を露出させるコンタクトホールを備える絶縁層
と、前記コンタクトホールを埋め込むとともに前記絶縁
層上面の一部分に形成される第２電極と、前記絶縁層上
面の他部分に形成され前記第２電極と所定距離離したゲ
ート電極とを備えることを特徴とする液晶表示素子駆動
用薄膜トランジスタ。 - 【請求項２】 前記半導体層は非晶質シリコンで構成さ
れることを特徴とする請求項１記載の液晶表示素子駆動
用薄膜トランジスタ。 - 【請求項３】 前記第１電極と前記半導体層との間に形
成される第１オーミック層と、前記半導体層と前記絶縁
層との間に形成される第２オーミック層とをさらに備え
ることを特徴とする請求項１記載の液晶表示素子駆動用
薄膜トランジスタ。 - 【請求項４】 前記第１オーミック層と前記第２オーミ
ック層はみんな同一な不純物濃度を有するｎ＋非晶質シ
リコンで構成されることを特徴とする請求項３記載の液
晶表示素子駆動用薄膜トランジスタ。 - 【請求項５】 前記第１オーミック層と前記半導体層と
の間に形成される第１降伏電圧調節層と、前記第２オー
ミック層と前記絶線層との間に形成される第２降伏電圧
調節層とをさらに備えることを特徴とする請求項３記載
の液晶表示素子駆動用薄膜トランジスタ。 - 【請求項６】 前記第１降伏電圧調節層と前記第２降伏
電圧調節層の不純物濃度は同一であり、前記第１及び第
２オーミック層の不純物濃度より低いｎ−非晶質シリコ
ンで構成されることを特徴とする請求項５記載の液晶表
示素子駆動用薄膜トランジスタ。 - 【請求項７】 前記第１電極及び前記第２電極中のいず
れか一つはソース電極であり、他の一つはドレイン電極
であることを特徴とする請求項１記載の液晶表示素子駆
動用薄膜トランジスタ。 - 【請求項８】 前記第２電極と前記ゲート電極は同一な
金属で構成されることを特徴とする請求項１記載の液晶
表示素子駆動用薄膜トランジスタ。 - 【請求項９】 前記ゲート電極が前記第１電極に整列さ
れることを特徴とする請求項１記載の液晶表示素子駆動
用薄膜トランジスタ。 - 【請求項１０】 前記ゲート電極はＡｌ、Ａｌ／Ｍｏ、
Ｍｏ、Ｃｒ及び、これらの組合で構成された群から選択
されるいずれか一つで構成されることを特徴とする請求
項１記載の液晶表示素子駆動用薄膜トランジスタ。 - 【請求項１１】 前記第１電極はＡｌ、Ａｌ／Ｍｏ、Ｍ
ｏ、Ｃｒ、ＭｏＴａ、ＭｏＷ及び、これらの組合で構成
された群から選択されるいずれか一つで構成されること
を特徴とする請求項１記載の液晶表示素子駆動用薄膜ト
ランジスタ。 - 【請求項１２】 前記第１電極及び前記第２電極中のい
ずれか一つはソース電極であり、他の一つはドレイン電
極であることを特徴とする請求項９記載の液晶表示素子
駆動用薄膜トランジスタ。 - 【請求項１３】 基板と、第１幅を有し前記基板上面に
形成される第１電極と、前記第１電極上面に形成され前
記第１幅より広くない第２幅を有する半導体層と、前記
半導体層の形成された構造体全面に形成され前記半導体
層の一部を露出させるコンタクトホールを備える絶縁層
と、前記絶縁層上面の一部に形成される第２電極と、前
記コンタクトホールを埋め込むとともに前記絶縁層上面
の他部分から第２電極上面の一部に伸張する第３電極
と、前記絶縁層上面の他部分に形成され前記第３電極と
所定距離離した第４電極とを備えることを特徴とする液
晶表示素子駆動用薄膜トランジスタ。 - 【請求項１４】 前記第１電極及び前記第３電極中のい
ずれか一つはソース電極で、もう一つはドレイン電極で
あり、前記第２電極は画素電極、及び前記第４電極はゲ
ート電極であることを特徴とする請求項１３記載の液晶
表示素子駆動用薄膜トランジスタ。 - 【請求項１５】 前記ゲート電極は前記ソース電極に整
列されることを特徴とする請求項１４記載の液晶表示素
子駆動用薄膜トランジスタ。 - 【請求項１６】 前記第３電極と前記第４電極を覆う保
護膜と、前記保護膜全面に形成される光遮断層とをさら
に備えることを特徴とする請求項１３記載の液晶表示素
子駆動用薄膜トランジスタ。 - 【請求項１７】 （ａ）基板を準備する段階と、（ｂ）
前記基板上面に第１幅を有する第１電極を形成する段階
と、（ｃ）前記第１幅より広くない第２幅を有する半導
体層を前記第１電極上面に形成する段階と、（ｄ）前記
半導体層の形成された構造体全面に前記半導体層の一部
を露出させるコンタクトホールを備える絶縁層を形成す
る段階と、（ｅ）前記コンタクトホールを埋め込むよう
に前記絶縁層上面の一部に第２電極を形成する段階と、
（ｆ）前記絶縁層上面の他部分に前記第２電極と所定距
離離したゲート電極を形成する段階とを備えることを特
徴とする液晶表示素子駆動用薄膜トランジスタの製造方
法。 - 【請求項１８】 前記半導体層は非晶質シリコンで構成
されることを特徴とする請求項１７記載の液晶表示素子
駆動用薄膜トランジスタの製造方法。 - 【請求項１９】 （ｇ）前記の（ｂ）段階後に前記第１
電極と前記半導体層との間に第１オーミック層を形成す
る段階と、（ｈ）前記の（ｃ）段階後に前記半導体層と
前記絶縁層との間に第２オーミック層を形成する段階と
をさらに備えることを特徴とする請求項１７記載の液晶
表示素子駆動用薄膜トランジスタの製造方法。 - 【請求項２０】 前記第１オーミック層と前記第２オー
ミック層はみんな同一な不純物濃度を有するｎ＋非晶質
シリコンで構成されることを特徴とする請求項１９記載
の液晶表示素子駆動用薄膜トランジスタの製造方法。 - 【請求項２１】 （ｉ）前記の（ｇ）段階後に前記第１
オーミック層と前記半導体層との間に第１降伏電圧調節
層を形成する段階と、（ｊ）前記の（ｈ）段階後に前記
第２オーミック層と前記半導体層との間に第２降伏電圧
調節層を形成する段階とをさらに備えることを特徴とす
る請求項１９記載の液晶表示素子駆動用薄膜トランジス
タの製造方法。 - 【請求項２２】 前記第１降伏電圧調節層と前記第２降
伏電圧調節層のそれぞれの不純物濃度は同一であり、前
記第１及び第２オーミック層の不純物濃度より低いｎ−
非晶質シリコンで構成されることを特徴とする請求項２
１記載の液晶表示素子駆動用薄膜トランジスタの製造方
法。 - 【請求項２３】 前記第１電極及び前記第２電極中のい
ずれか一つはソース電極であり、他の一つはドレイン電
極であることを特徴とする請求項 １７記載の液晶表示
素子駆動用薄膜トランジスタの製造方法。 - 【請求項２４】 前記第２電極と前記ゲート電極は同一
な金属で構成されることを特徴とする請求項１７記載の
液晶表示素子駆動用薄膜トランジスタの製造方法。 - 【請求項２５】 前記ゲート電極が前記第１電極に整列
されることを特徴とする請求項１７記載の液晶表示素子
駆動用薄膜トランジスタの製造方法。 - 【請求項２６】 前記ゲート電極はＡｌ、Ａｌ／Ｍｏ、
Ｍｏ、Ｃｒ及び、これらの組合で構成された群から選択
されるいずれか一つで構成されることを特徴とする請求
項１７記載の液晶表示素子駆動用薄膜トランジスタの製
造方法。 - 【請求項２７】 前記第１電極はＡｌ、Ａｌ／Ｍｏ、Ｍ
ｏ、Ｃｒ、ＭｏＴａ、ＭｏＷ及び、これらの組合で構成
された群から選択されるいずれか一つで構成されること
を特徴とする請求項１７記載の液晶表示素子駆動用薄膜
トランジスタの製造方法。 - 【請求項２８】 前記（ｅ）段階と前記（ｆ）段階は同
時に行われることを特徴とする請求項１７記載の液晶表
示素子駆動用薄膜トランジスタの製造方法。 - 【請求項２９】 前記ゲート電極が前記第１電極に整列
されることを特徴とする請求項２８記載の液晶表示素子
駆動用薄膜トランジスタの製造方法。 - 【請求項３０】 前記第１電極及び前記第２電極中のい
ずれか一つはソース電極であり、他の一つはドレイン電
極であることを特徴とする請求項２９記載の液晶表示素
子駆動用薄膜トランジスタの製造方法。 - 【請求項３１】 （ａ）基板を準備する段階と、（ｂ）
前記基板上面に第１幅を有する第１電極を形成する段階
と、（ｃ）第１電極上面に前記第１幅より広くない第２
幅を有する半導体層を形成する段階と、（ｄ）前記半導
体層の形成された構造体全面に前記半導体層の一部を露
出させるコンタクトホールを備える絶縁層を形成する段
階と、（ｅ）前記絶縁層上面の一部分に第２電極を形成
する段階と、（ｆ）前記コンタクトホールを埋め込むよ
うに前記絶縁層上面の他部分部から第２電極上面の一部
に伸張する第３電極を形成する段階と、（ｇ）前記絶縁
層上面の他部分に前記第３電極と所定距離離した第４電
極を形成する段階とよりなることを特徴とする液晶表示
素子駆動用薄膜トランジスタの製造方法。 - 【請求項３２】 前記第１電極及び前記第３電極中のい
ずれか一つはソース電極で、他の一つはドレイン電極で
あり、前記第２電極は画素電極、及び前記第４電極はゲ
ート電極であることを特徴とする請求項３１記載の液晶
表示素子駆動用薄膜トランジスタの製造方法。 - 【請求項３３】 前記ゲート電極は前記第１電極に整列
されることを特徴とする請求項３１記載の液晶表示素子
駆動用薄膜トランジスタの製造方法。 - 【請求項３４】 （ｇ）前記の（ｆ）段階後に前記第３
電極と前記第４電極との間の部分を覆う保護膜を形成す
る段階と、（ｈ）前記の（ｇ）段階後に前記保護膜全面
に光遮断層を形成する段階とをさらに備えることを特徴
とする請求項３１記載の液晶表示素子駆動用薄膜トラン
ジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P75461 | 1996-12-28 | ||
| KR1019960075461A KR100230595B1 (ko) | 1996-12-28 | 1996-12-28 | 액정 표시 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10321865A true JPH10321865A (ja) | 1998-12-04 |
Family
ID=19491893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9367426A Pending JPH10321865A (ja) | 1996-12-28 | 1997-12-25 | 液晶表示素子駆動用薄膜トランジスタ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6144422A (ja) |
| JP (1) | JPH10321865A (ja) |
| KR (1) | KR100230595B1 (ja) |
| DE (1) | DE19753809A1 (ja) |
| TW (1) | TW357462B (ja) |
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- 1997-12-13 TW TW086118828A patent/TW357462B/zh active
- 1997-12-22 US US08/996,128 patent/US6144422A/en not_active Expired - Lifetime
- 1997-12-25 JP JP9367426A patent/JPH10321865A/ja active Pending
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| US11177390B2 (en) | 2018-11-20 | 2021-11-16 | Lg Display Co., Ltd. | Transistor having vertical structure and electric device |
| US11777037B2 (en) | 2018-11-20 | 2023-10-03 | Lg Display Co., Ltd. | Transistor having vertical structure and electric device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19753809A1 (de) | 1998-07-02 |
| US6144422A (en) | 2000-11-07 |
| TW357462B (en) | 1999-05-01 |
| KR100230595B1 (ko) | 1999-11-15 |
| KR19980056197A (ko) | 1998-09-25 |
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