JPH08160454A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 ｐ−ＳｉＴＦＴを用いた液晶表示装置におい
て開口率を向上する。 【構成】 ゲートライン（１３）をポリサイドにより形
成し、その遮光性を利用して、画素電極（１７）をゲー
トライン（１３）に重畳する領域まで拡大する。表示領
域がゲートライン（１３）のエッジにまで広がるととも
に、ゲートライン（１３）をもってＢＭに代替させるこ
とにより、対向基板側のＢＭが縮小あるいは不要とな
り、貼り合わせマージンが無くなり、開口率が向上す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ：Liquid Crystal Display）に関するもので、特に、
多結晶シリコン（ｐ−Ｓｉ）の薄膜電界効果トランジス
タ（ＴＦＴ：Thin Film Transistor）を用いたアクティ
ブマトリクス型の液晶表示装置に関するものである。

【０００２】

【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子としてＴＦＴを用
い、線順次走査による駆動を可能としたアクティブマト
リクスＬＣＤは、原理的にデューティ比１００％のスタ
ティック駆動をマルチプレクス的に行うことができ、大
画面、高コントラスト比の動画ディスプレイに使用され
ている。

【０００３】アクティブマトリクスＬＣＤは、マトリク
ス配置された画素電極にＴＦＴを接続した基板（ＴＦＦ
基板）と、共通電極を有する基板（対向基板）が、液晶
を挟んで貼り合わされ、各表示画素をなす画素容量ごと
に電圧が印加される構成となっている。ＴＦＴは、一走
査線ごとに一斉にＯＮされ、画素電極へのデータ信号入
力を選択するとともに、ＯＦＦ抵抗により、画素容量へ
印加された電圧を次フィールドでの書き換えまでの期間
保持する働きを有している。液晶は、電気光学的に異方
性を有しており、各画素容量により形成された電界に従
って透過光を変調し、表示画像を作り出す。

【０００４】近年、ＴＦＴとして、チャンネル層にｐ−
Ｓｉを用いたものがあり、高移動度が達成され、ＴＦＴ
サイズの小型化、駆動回路部の一体搭載などが実現され
ている。ＴＦＴの小型化は、表示領域の拡大につなが
り、高開口率が得られるので、特に、プロジェクターの
ライトバルブに用いられている。更に明るさを高める目
的で、ブラックマトリクス（ＢＭ）となる遮光層をＴＦ
Ｔのアレイ基板側に内蔵形成したものがある。即ち、Ｂ
Ｍを対向基板側に形成した場合の貼り合わせ時の位置ず
れを考慮したマージンによる表示領域の損失分を取り戻
すことにより、開口率を向上したものである。

【０００５】このような構成に関して、特に、走査線や
信号線との重畳部を工夫してＢＭとして機能させること
により、対向基板側のＢＭを不要あるいは縮小して、開
口率を向上したものがある。図１３はその従来構造の平
面図であり、図１４は、図１３のＭ−Ｍ線に沿った断面
図である。耐熱性の石英ガラスなどからなる基板（５
０）上に、ｐ−Ｓｉの活性層（５１）が形成され、ノン
ドープのチャンネル層（５１ｎ）、Ｎ型に高濃度にドー
ピングされたソース及びドレイン領域（５１ｓ，５１
ｄ）が含まれている。また電荷保持用の第１の補助容量
電極（５１Ｃ）がソース領域（５１ｓ）と一体に形成さ
れている。これらを覆う全面にはＣＶＤあるいは熱酸化
により形成されたゲート絶縁層（５２）が被覆され、ゲ
ート絶縁層（５２）上にはドープドｐ−Ｓｉからなるゲ
ートライン（５３）及び第２の補助容電極（５３Ｃ）が
形成され、ゲートライン（５３）の一部はチャンネル層
（５１ｎ）上に配されゲート電極（５３Ｇ）となってい
る。これらを覆う全面にはＣＶＤにより第１の層間絶縁
層（５４）が被覆され、第１の層間絶縁層（５４）上に
はＡｌのドレインライン（５５）が形成され、ゲート絶
縁層（５２）及び第１の層間絶縁層（５４）に開通され
たコンタクトホール（ＣＴ５）を介して、ドレイン領域
（５１ｄ）に接続されている。ドレインライン（５５）
上にはＣＶＤにより第２の層間絶縁層（５６）が被覆さ
れ、第２の層間絶縁層（５６）上には液晶を駆動する画
素電極（５７）がＩＴＯにより形成され、ゲート絶縁層
（５２）、第１の層間絶縁層（５４）及び第２の層間絶
縁層（５６）に形成されたコンタクトホール（ＣＴ６）
を介して、ソース領域（５１ｓ）に接続されている。画
素電極（５７）は、ゲートライン（５３）とドレインラ
イン（５５）に囲まれた領域に配置され、ドレインライ
ン（５５）との重畳部を有して、ＢＭの機能が果たされ
ている。この構成により、ドレインライン（５５）側に
おいて、貼り合わせずれを考慮した対向基板側のＢＭの
マージンが不要になり、開口率が向上する。

【０００６】図１５と図１６は、画素電極（５７）とド
レインライン（５５）との重畳部の断面構造であり、図
１３のＮ−Ｎ線部に対応している。図１５に示す如く、
隣接する画素電極（５７）間は、ソース・ソース間の横
方向電界によるクロストークを防ぐため、最低離間距離
（Ｌ）が必要であるとともに、画素電極（５７）の周縁
部では電界の乱れのために液晶の配向が不安定で、この
部分でも遮光が必要とされ、幅（Ｌ1）をもってドレイ
ンライン（５５）との重畳部が要されている。しかし、
このような重畳部は、即、ソース・ドレイン間の寄生容
量となり、ドレイン信号の歪みをもたらし、クロストー
クやコントラスト比低下の原因となっていた。

【０００７】一方、図１６の構造は、このような問題を
無くすものであり、画素電極（５７）の周縁下部に、周
縁遮光幅（Ｌ1）にわたって遮光層（５８）が形成され
ている。これにより、画素電極（５７）とドレインライ
ン（５５）の重畳部幅（Ｌ2）を小さくして、寄生容量
が減少されている。

【０００８】

【発明が解決しようとする課題】図１５及び図１６に示
した従来構造は、ドレインライン（５５）をもってＢＭ
のエッジに代替させ、対向基板側のサブＢＭを小さくす
ることにより、高開口率化が実現されている。しかし、
ゲートライン（５３）側では、依然、周縁遮光のために
対向基板側にＢＭが必要とされ、貼り合わせ時のずれを
見込んだマージンが画素電極（１７）にまで大きく食い
込み、有効表示領域が縮小している。即ち、ｐ−ＳｉＴ
ＦＴを用いた液晶表示装置では、高温プロセスに対する
耐性のため、ゲートライン（１３）にｐ−Ｓｉを用いて
いるため、ゲートライン（１３）が透光性となり、ゲー
トライン（１３）を利用したＢＭ形成ができなくなる。
このため、ゲートライン（１３）側には従来通り、対向
基板側に大きなＢＭが必要となり、開口率が低下してい
た。

【０００９】また、ドレインライン（５５）側でも以下
のような問題がある。即ち、ドレインライン（５５）を
被覆する第２の絶縁層（５６）は、画素電極（５７）の
下地層となっており、ＣＶＤにより成膜されたＳｉＮX
あるいはＳｉＯ2からなっている。このようなＣＶＤ膜
はステップカヴァレッジは良いが、下地形状がそのまま
表面に現れる。特に、ドレインライン（５５）は下地の
段差に対応して厚く５０００〜７０００Åの膜厚に形成
されているので、段差が大きく画素電極（５７）が隆起
されている。また、ドレインライン（５５）の幅を小さ
くしているため、配線抵抗の上昇を抑えようとすると、
膜厚を更に増大しなければならない。このような段差が
あると、画素電極（５７）の周縁部で電界が乱れ液晶の
配向が不安定になり、表示領域を拡げたことが返ってコ
ントラスト比の低下をもたらしていた。また、このよう
な段差は、フォトエッチにおいて露光精度の低下を招
き、これから、画素電極（５７）とドレインライン（５
５）の重畳部の拡大による寄生容量の増大、あるいは、
重畳部の減少更には消滅による光漏れにつながり、クロ
ストークやコントラスト比の低下など、表示品位の低下
の原因になっていた。

【００１０】更に、図１６の構造は、画素電極（５７）
の周縁に遮光層（５８）を付加配置することにより、図
１５の構造で問題であったソース・ドレイン間の寄生容
量を減少させることができ、表示品位の低下が防がれて
いる。しかしながら、この構造では図１５のものと比べ
て、ドレインライン（５５）の幅が狭くなっており、抵
抗が増大している。即ち、ドレイン配線パターンの設計
が、線幅を最低離間距離（Ｌ）以下にするという制限の
下に行われており、配線抵抗による信号遅延を招いてい
た。

【００１１】

【課題を解決するための手段】本発明では、この目的を
達成するために、第１に、一対の電極基板間に液晶が密
封され表示画素ごとに形成された液晶駆動用の画素容量
に信号電圧を印加することにより、前記液晶の配向を変
化して光を変調する液晶表示装置において、前記一対の
電極基板の一方は、基板上に、不純物を含有しないチャ
ンネル層及び該チャンネル層の両側端に不純物を含有し
たソース領域とドレイン領域を含んで島状に設けられた
多結晶半導体層と、該多結晶半導体層上に形成された第
１の絶縁層と、該第１の絶縁層が形成された前記基板上
に形成され前記チャンネル層の上方に配されたゲート電
極を含むゲートラインと、該ゲートライン上に形成され
た第２の絶縁層と、該第２の絶縁層が形成された前記基
板上に形成され前記ドレイン領域との接続部を有するド
レインラインと、該ドレインラインを覆って全面的に形
成され表面が平坦にされた第３の絶縁層と、該第３の絶
縁層上に形成され前記ソース領域との接続部を有し前記
画素容量の一方を成す画素電極とからなり、前記画素電
極は前記ゲートラインに部分的に重畳されている構成と
した。

【００１２】第２に、第１の構成において、前記ゲート
ラインは、多結晶シリコン層及びシリコンと高融点金属
の化合物合金層の積層体からなり、前記画素電極の周辺
位置で前記ドレインラインに交差して形成されている構
成とした。第３に、第１または第２の構成において、前
記第３の絶縁層は、液状材料の回転塗布及び焼成により
形成されたＳＯＧ膜、または、該ＳＯＧ膜を含む多層膜
からなる構成とした。

【００１３】第４に、第３の構成において、前記ＳＯＧ
膜は、液状材料の回転塗布及び焼成を複数回行うことに
より形成されている構成とした。第５に、第１または第
２の構成において、前記第３の絶縁層は、研摩液による
化学反応と機械的な摩擦研摩との合併作用を利用したＣ
ＭＰ法により平坦化されている構成とした。

【００１４】第６に、第１から第５のいずれかの構成に
おいて、前記ドレインラインは、前記画素電極の周辺位
置に配され、前記画素電極は前記第３の絶縁層を挟んで
部分的に前記ドレインラインに重畳され、かつ、前記画
素電極に重畳する部分では前記ドレインラインの厚さが
薄くされている構成とした。

【００１５】

【作用】前記第１の構成において、画素電極の下地層を
平坦にすることにより、画素電極の平坦性が向上され、
これにより、液晶の配向乱れによるコントラスト比の低
下が防がれ、表示品位が向上される。また、下地層を平
坦にしたことにより、画素電極パターンの露光の際の位
置合わせ精度が向上し、電極配線との位置関係の微調整
が可能となるので、周縁遮光、表示領域拡大及び寄生容
量低減が実現され、表示品位が向上する。また、画素電
極をゲートラインに重畳する部分にまで拡大することに
より、表示領域がゲートラインエッジにまで拡げられ
る。

【００１６】前記第２の構成で、ゲートラインを、多結
晶シリコン層と高融点金属層及び加熱処理によりこれら
両層の界面に形成された金属間化合物層からなる積層体
により形成することにより、画素電極をゲートラインに
重畳する部分にまで拡大した構造において、ゲートライ
ンの遮光性が利用され、表示領域がゲートラインエッジ
にまで広げられて開口率が向上するとともに、ゲートラ
イン側の画素電極周縁の遮光が成されコントラスト比が
向上する。

【００１７】前記第３の構成で、ドレインラインを覆う
第３の絶縁層として、回転塗布法により形成したＳＯＧ
膜を用いることにより、ドレインライン層、及び、その
他の配線層の段差が緩和、あるいは、消滅され、画素電
極の下地層が平坦になる。これにより、画素電極の平坦
性が向上される。前記第４の構成で、ＳＯＧ膜の成膜を
複数回に分けて行うことにより、第３の絶縁層の平坦性
と膜質が向上される。

【００１８】前記第５の構成で、ドレインラインを覆う
第３の絶縁層に研摩液と機械的な摩擦研摩を加え、化学
的及び機械的の合併作用により凹凸を無くすＣＭＰ法を
用いて表面を平坦化することにより、ドレインライン
層、及び、その他の配線層の段差が緩和、あるいは、消
滅され、画素電極の下地層が平坦になる。これにより、
画素電極の平坦性が向上される。

【００１９】前記第６の構成で、画素電極をドレインラ
インに重畳する領域にまでもってくることにより表示領
域がドレインラインエッジにまで拡大して開口率が向上
するともに、画素電極周縁の遮光が成されてコントラス
ト比が向上する。また、画素電極との重畳部においてド
レインラインの膜厚を薄くすることにより、膜厚の厚い
部分との段差が、平坦化された第３の絶縁層の膜厚を生
み、この膜厚のためにソース・ドレイン間の寄生容量が
減少される。また、画素電極の下地層の平坦化が成さ
れ、画素電極とドレインラインとの位置関係が高精度に
制御されるため、ドレインラインによる画素電極周縁の
遮光効果と、ドレインラインと画素電極の重畳部での寄
生容量の低減が両方ともに実現されるように調整され、
どちらかの問題による表示品位の低下が防がれる。

【００２０】

【実施例】続いて、本発明を実施例に基づいて詳細に説
明する。図１は本発明の第１の実施例に係る液晶表示装
置の画素部の平面図であり、図２は図１のＡ−Ａ線に沿
った断面図、図３は図１のＢ−Ｂ線に沿った断面図、図
４は図１のＣ−Ｃ線に沿った断面図である。まず、高耐
熱性の石英ガラスなどの透明基板（１０）上に、６４０
℃、０．３Ｔｏｒｒ程度の高温低圧の条件下でＳｉＨ4
またはＳｉ2Ｈ6を材料ガスとした減圧ＣＶＤにより、厚
さ６００Å程度のｐ−Ｓｉを積層し、これをフォトエッ
チによりパターニングすることにより、ＴＦＴの活性層
（１１）及び第１の補助容量電極（１１Ｃ）が形成され
ている。活性層（１１）及び第１の補助容量電極（１１
Ｃ）を覆う全面にはＨＴＯ（High Tempereture Oxide）
膜、即ち、８８０℃、０．８Ｔｏｒｒ程度の高温低圧条
件で、材料ガスとしてＳｉＨ2Ｃｌ2とＮ2Ｏの混合ガス
を用いた減圧ＣＶＤにより成膜された厚さ１０００Åの
ＳｉＯ2が被覆され、ゲート絶縁層（１２）とされてい
る。第１の補助容量電極（１１Ｃ）は、活性層（１１）
領域を覆って形成されたレジストをマスクとして燐など
のＮ型不純物のイオン注入を行うことによりＮ+型にド
ープされて低抵抗化されている。

【００２１】ゲート絶縁層（１２）上には、活性層（１
１）と同様に減圧ＣＶＤにより３０００Å程度のｐ−Ｓ
ｉ（１３Ｐ）を成膜し、ＰＯＣｌ3（三塩化ホスホリ
ル）を拡散源とした減圧ＣＶＤによりＮ+型にドープ
し、この上に、スパッタリングによりタングステン
（Ｗ）あるいはモリブデン（Ｍｏ）のシリサイド（１３
Ｓ）を形成して、ポリサイド構造と成し、これをフォト
エッチによりパターニングすることにより、ゲートライ
ン（１３）、ゲート電極（１３Ｇ）及び第２の補助容量
電極（１３Ｃ）のパターンに形成され、更に、９００℃
程度の活性化アニールを行って整膜している。あるい
は、フォトエッチを２度に分けて行い、ゲートライン
（１３）とゲート電極（１３Ｇ）上にのみシリサイド
（１３Ｓ）を残し、第２の補助容量電極（１３Ｃ）をｐ
−Ｓｉ（１３Ｐ）の単層とすることにより、透明化し、
有効表示領域の損失を無くす構造も可能である。

【００２２】第２の補助容量電極（１３Ｃ）はゲートラ
イン（１３）と同じ方向に画素間で接続され、共通電極
電圧が印加される。そして、ソース電圧が印加される第
１の補助容量電極（１１Ｃ）とゲート絶縁層（１２）を
挟んで重畳され、電荷保持用の補助容量を構成してい
る。活性層（１１）には、ゲート電極（１３Ｇ）をマス
クとして燐などのＮ型不純物のイオン注入を行うことに
より、ソース・ドレイン領域（１１ｓ，１１ｄ）が形成
されるとともに、ノンドープのチャンネル領域（１１
ｎ）が形成されている。

【００２３】ゲートライン（１３）、ゲート電極（１３
Ｇ）及び第２の補助容量電極（１３Ｃ）を覆う全面には
熱ＣＶＤによりＳｉＯ2が積層され、第１の層間絶縁層
（１４）とされている。ドレイン領域（１１ｄ）上のゲ
ート絶縁層（１２）及び第１の層間絶縁層（１４）にコ
ンタクトホール（ＣＴ１）を開口したあと、スパッタリ
ングなどによりＡｌを６０００〜７０００Åの厚さに積
層し、フォトエッチによりドレインライン（１５）のメ
インライン（１５Ｍ）が形成され、コンタクトホール
（ＣＴ１）を介してドレイン領域（１１ｄ）に接続され
ている。更に、スパッタリングによりＭｏ、Ｔｉ、Ｃｒ
などを１５００Å程度の厚さに積層し、フォトエッチに
よりメインライン（１５Ｍ）よりも大きなパターンでメ
インライン（１５Ｍ）を覆い、ＢＭを兼ねたサブライン
（１５Ｓ）が形成されている。また、サブライン（１５
Ｓ）は、Ａｌからなるメインライン（１５Ｍ）のカバー
メタルも兼ね、後のプロセスでの熱履歴によりヒロック
が発生するのが防がれる。

【００２４】ここで、ドレインライン（１５）の構造は
これに限定されることは無く、大きなパターンのサブラ
イン（１５Ｓ）を下に、小さなパターンのメインライン
（１５Ｍ）を上にした構造や、単層を異なるマスクで２
度に分けてエッチングした構造、あるいは、サイドエッ
チを積極的に用いて段差をつけた構造なども可能であ
る。

【００２５】ドレインライン（１５）が形成された基板
（１０）上には、図５に示す如く、ＣＶＤによりＳｉＯ
2膜（１）を１０００〜２０００Å程度の厚さに積層し
た後、ＳＯＧ（spin-on-glass）溶液の回転塗布及び焼
成を複数回にわたって行い、ＳｉＯ2を主成分とした
膜、即ち、ＳＯＧ膜（２）を形成している。ＳＯＧ膜
は、ケイ素化合物ＲｎＳｉ（ＯＨ）4-n及び添加剤を有
機溶剤に溶解したＳＯＧ溶液をスピンナーを用いて回転
塗布し、熱処理を行うことにより、溶剤の蒸発及び脱水
・重合反応を促して無機質のＳｉＯ2が生成されたもの
である。ＳＯＧ膜は表面の平坦性に優れており、本実施
例でも、ドレインライン（１５）を完全に覆うととも
に、段差が無くされている。特に、本実施例の如く、回
転塗布及び焼成を複数回に分けて行うことにより、平坦
性及び膜質が更に向上する。ＳＯＧ膜（２）上には更に
ＣＶＤによりＳｉＮX膜（３）を形成し、これらＳｉＯ2
膜（１）、ＳＯＧ膜（２）及びＳｉＮX膜（３）をもっ
て第２の層間絶縁層（１６）としている。

【００２６】なお、このような高温プロセスを要する構
成は、高耐熱性の石英ガラス基板及びｐ−ＳｉＴＦＴを
用いた液晶表示装置においてのみ実現される。また、Ｓ
ＯＧの焼成時に既にＡｌにより形成されているドレイン
ライン（１５）の耐熱性を考慮して、温度を高くしない
場合、ＳＯＧ膜（２）の膜質が悪化するが、図５の如き
多層絶縁構造とすることにより、膜質の劣悪なＳＯＧ膜
（２）を平坦化のみに用い、ＳｉＯ2膜（１）及びＳｉ
ＮX膜（３）でもって層間絶縁が成され、ＳＯＧ膜
（２）の欠陥による絶縁不良が防がれる。

【００２７】ソース領域（１１ｓ）上のゲート絶縁層
（１２）、第１の層間絶縁層（１４）及び第２の層間絶
縁層（１６）にコンタクトホール（ＣＴ２）を開口した
あと、ＩＴＯのスパッタリングとフォトエッチを行うこ
とにより画素電極（１７）が形成され、コンタクトホー
ル（ＣＴ２）を介して、ソース領域（１１ｓ）にも接続
されている。画素電極（１７）は、平坦化された第２の
層間絶縁層（１６）上に形成されているため、高い平坦
性が得られている。

【００２８】図１及び図３に示す如く、画素電極（１
７）は、ゲートライン（１３）に重畳する部分にまで形
成されており、隣接する画素電極（１７）間でのクロス
トークを防ぐための最低離間距離（Ｌ）を確保しなが
ら、限界まで拡げられ、表示領域がゲートライン（１
３）のエッジにまで拡大されている。また、ポリサイド
からなるゲートライン（１３）の遮光性を利用して、画
素電極（１７）を周縁遮光幅（Ｌ1）をもってゲートラ
イン（１３）に重畳することにより、ゲートライン（１
３）がＢＭとして機能され、周縁遮光が実現される。

【００２９】画素電極（１７）とゲートライン（１３）
間は、ドレインライン（１５）の段差を無くして平坦化
された第２の層間絶縁層（１６）と第１の層間絶縁層
（１４）との膜厚のため、離間距離が稼がれ、寄生容量
が減少している。また、ゲートライン（１３）は、通常
は、隣接する画素電極（１７）間の最低離間距離（Ｌ）
及び画素電極（１７）の周縁遮光幅（Ｌ1）により規定
される非表示領域の全域に形成されるため、十分に線幅
を取ることができるので、更に低抵抗化でき、表示品位
が向上する。

【００３０】従来、ポリサイドゲート構造は、低抵抗、
高耐性、シリコン系絶縁膜との優れた界面特性、ゲート
セルフアラインによる位置合わせ精度の向上、及び、寄
生容量の減少による高速化などの利点があるが、本発明
では更に、その遮光性を利用して、画素電極（１７）と
の重畳部を有した構造とすることにより、表示領域を拡
大するとともに、ゲートライン（１３）のＢＭ代替によ
り周縁遮光が成されてコントラスト比を向上している。

【００３１】一方、ドレインライン（１５）の側では、
図４に示す如く、画素電極（１７）はサブライン（１５
Ｓ）上に重畳されるとともに、メインライン（１５Ｍ）
に近接されている。即ち、ドレインライン（１５）は、
膜厚の厚いメインライン（１５Ｍ）部と、膜厚の薄いサ
ブライン（１５Ｓ）部からなり、メインライン（１５
Ｍ）は従来よりも線幅が狭く、かつ、画素電極（１７）
は従来よりも大きく、隣接する画素電極（１７）とのク
ロストークを防ぐための最低離間距離（Ｌ）をもって最
近接され、表示領域がサブライン（１５Ｓ）のエッジに
まで拡大されているとともに、サブライン（１５Ｓ）は
コントラスト比向上のために必要な周縁遮光領域の幅
（Ｌ1）をもって画素電極（１７）に重畳され、ＢＭと
して機能している。また、サブライン（１５Ｓ）は、メ
イライン（１５Ｍ）の線幅が縮小されていることによる
抵抗の増大を抑え、導電率を補償するとともに、膜厚が
薄く形成されて、メイライン（１５Ｍ）部との段差が得
られ、これにより、ドレインライン（１５）を覆って平
坦化された第２の層間絶縁層（１６）上の画素電極（１
７）との離間距離が稼がれて、寄生容量を減少してい
る。

【００３２】そして、以上の如き、画素電極（１７）
の、ゲートライン（１３）、メイライン（１５Ｍ）及び
サブライン（１５Ｓ）との位置関係は、第２の層間絶縁
層（１６）の平坦性を向上したことにより合わせ精度が
向上され、１μｍ以下のアライメントずれの範囲で制御
が可能となっている。このため、画素電極（１７）とメ
インライン（１５Ｍ）との離間距離の狂い起因するソー
ス・ドレイン間のクロストークや、画素電極（１７）と
ゲートライン（１３）及びサブライン（１５Ｓ）との重
畳部面積の狂いによる周縁遮光不良、寄生容量の増大な
どの問題が防がれる。

【００３３】このように、本発明では、画素電極（１
７）を拡大して、周縁部をゲートライン（１３）及びド
レインライン（１５）に重畳させたことにより、表示領
域を両ライン（１３，１５）の内側エッジにまで拡げ、
かつ、両ライン（１３，１５）をもって画素電極（１
７）周縁のＢＭのメインエッジに代替させることによ
り、対向基板側に形成されるサブＢＭ（不図示）を縮小
あるいは不要とし、開口率を向上している。

【００３４】第２の層間絶縁層（１６）の平坦化とし
て、前述のＳＯＧ膜（２）の使用の他に、ＣＭＰ（chem
ical mechanical polishing）法によるものがある。即
ち、ドレインライン（１５）が形成された基板上に、Ｅ
ＣＲ−ＣＶＤによりＳｉＯ2膜を形成し、弱アルカリ性
の研摩液を用いた機械的な研摩除去により、化学反応と
機械的な摩擦の合併作用効果により研摩能率を高め、平
坦化を行う。これにより高精度な平坦性が得られ、画素
電極（１７）の凹凸が無くされる。

【００３５】次に、本発明の第２の実施例を説明する。
図６は画素部の平面図であり、図７は図６のＤ−Ｄ線に
沿った断面図、図８は図６のＥ−Ｅ線に沿った断面図で
ある。また、図６のＦ−Ｆ線に沿った断面構造は第１の
実施例と同様に図４を参照する。以下、第１の実施例と
重複する説明は割愛しながら、要点及び相違点を述べ
る。石英の基板（１０）上には、高温減圧ＣＶＤにより
厚さ６００Åに成膜したｐ−Ｓｉにより、ＴＦＴの活性
層（２１）及び第１の補助容量電極（２１Ｃ）が形成さ
れている。活性層（２１）には、ゲート電極（１３Ｇ）
をマスクとしたイオン注入により、ソース・ドレイン領
域（２１ｓ，２１ｄ）及びチャンネル領域（２１ｎ）が
形成されている。第１の補助容量電極（２１Ｃ）は隣接
するゲートライン（１３）の領域にまで延在されてお
り、ドーピングにより低抵抗化されている。これらを覆
う全面にはＨＴＯ膜からなるゲート絶縁層（１２）が被
覆され、ゲート絶縁層（１２）上には、厚さ３０００Å
のＷあるいはＭｏのポリサイドからなるゲートライン
（１３）及びゲート電極（１３Ｇ）が形成されている。
ゲートライン（１３）は、第１の補助容量電極（２１
Ｃ）上を通過して電荷保持用の付加容量を構成してい
る。

【００３６】更に、ゲートライン（１３）及びゲート電
極（１３Ｇ）を覆う全面には、第１の実施例と同様、Ｓ
ｉＯ2からなる第１の層間絶縁層（１４）、コンタクト
ホール（ＣＴ１）を介してドレイン領域（２１ｄ）に接
続するドレインライン（１５）、ＳＯＧ膜（２）などを
用いた第２の層間絶縁層（１６）、コンタクトホール
（ＣＴ２）を介してソース領域（２１ｓ）に接続する画
素電極（１７）が、順次に形成されている。

【００３７】本実施例では、第１の補助容量電極（２１
Ｃ）をゲートライン（１３）に重畳させるべく延在配置
して、電荷保持用の付加容量を形成している。即ち、隣
接する画素間のゲート・ソース間で形成した容量によ
り、保持特性を向上している。これにより、第１の補助
容量電極（２１Ｃ）に対向する容量電極を別に、ポリサ
イドにより形成する必要が無くなるため、ポリサイドの
遮光性による有効表示領域の損失を避けられ、開口率が
向上している。

【００３８】このように本実施例では、第１の実施例と
同様にポリサイドの遮光性を利用して、画素電極（１
７）をゲートライン（１３）上にまで拡大して開口率を
向上すると同時に、ポリサイドを用いた電荷保持容量に
よる有効表示領域の損失を防いでいる。また、これによ
り、第１の実施例の如く、補助容量部のみ、ポリサイド
（１３Ｓ，１３Ｐ）からシリサイド（１３Ｓ）を除去す
る困難が避けられ、コストが低下する。

【００３９】次に、本発明の第３の実施例を説明する。
図９は画素部の平面図であり、図１０は図９のＧ−Ｇ線
に沿った断面図、図１１は図９のＨ−Ｈ線に沿った断面
図、図１２は図９のＫ−Ｋ線に沿った断面図である。ま
た、図９のＪ−Ｊ線に沿った断面構造は第１の実施例と
同様図４を参照する。以下、第１の実施例と重複する説
明は割愛しながら、要点及び相違点を述べる。石英の基
板（１０）上には、高温減圧ＣＶＤにより厚さ６００Å
に成膜したｐ−Ｓｉにより、ＴＦＴの活性層（３１）及
び第１の補助容量電極（３１Ｃ）が形成されている。活
性層（３１）には、ゲート電極（３３Ｇ）をマスクとし
たイオン注入により、ソース・ドレイン領域（３１ｓ，
３１ｄ）及びチャンネル領域（３１ｎ）が形成されてい
る。また第１の補助容量電極（３１Ｃ）は、２行１組に
隣接する画素間で互いに近接する平行部分を有しドーピ
ングにより低抵抗化されている。これらを覆う全面には
ＨＴＯ膜からなるゲート絶縁層（１２）が被覆され、ゲ
ート絶縁層（１２）上には、厚さ３０００ÅのＷあるい
はＭｏのポリサイド（３３Ｐ，３３Ｓ）からなるゲート
ライン（３３）、ゲート電極（３３Ｇ）及び第２の補助
容量電極（３３Ｃ）が形成されている。第２の補助容量
電極（３３Ｃ）は、ゲートライン（３３）と同じ方向に
画素間で接続され、図１２に示す如く、第１の補助容量
電極（３１Ｃ）の平行部分上を、隣接する画素に共通に
通過して電荷保持用の補助容量を構成している。

【００４０】更に、ゲートライン（３３）、ゲート電極
（３３Ｇ）及び第２の補助容量電極（３３Ｃ）を覆う全
面には、ＳｉＯ2からなる第１の層間絶縁層（１４）、
コンタクトホール（ＣＴ３）を介してドレイン領域（３
１ｄ）に接続するドレインライン（１５）、ＳＯＧ膜
（２）などを用いた第２の層間絶縁層（１６）、コンタ
クトホール（ＣＴ４）を介してソース領域（３１ｓ）に
接続する画素電極（３７）が、順次に形成されている。
画素電極（３７）は、ゲートライン（３３）、ドレイン
ライン（１５）及び補助容量電極（３３Ｃ）に囲まれた
領域に配置され、かつ、これらのライン（３３，１５，
３３Ｃ）に重畳されている。

【００４１】本実施例では、一方の２行１組に隣接する
画素間でゲートライン（３３）を寄せ合い、それぞれの
ゲートライン（３３）は互いに反対側にソース接続する
ＴＦＴを制御するとともに、補助容量の一方を成す第２
の補助容量電極（３３Ｃ）を他方の２行１組に隣接する
画素間で共通にした構成において、本発明を適用したも
のである。即ち、画素の平面構造は１行ごとに上下が対
称に反転したパターンになっており、かつ、第２の補助
容量電極（３３Ｃ）は、２行１組で隣接する画素の第１
の補助容量電極（３１Ｃ）に共通に重畳して補助容量を
構成している。

【００４２】この構造では、第２の補助容量電極（３３
Ｃ）は全行数の半分であり、その分ポリサイド（３３
Ｓ，３３Ｐ）の遮光性による有効表示領域の損失が少な
くされている。特に、図１２に示す如く、画素電極（３
７）は、最低離間距離（Ｌ）をもって近接されるが、第
２の補助容量電極（３３Ｃ）に重畳して補助容量を成す
第１の補助容量電極（３１Ｃ）は、最低離間距離（Ｌ）
よりも小さな離間距離で近接されている。これより、画
素電極（３７）間の領域が補助容量に使われるため、第
２の補助容量電極（３３Ｃ）が画素電極（３７）へ重畳
する面積を小さくでき、有効表示領域の損失が減少し
て、開口率が向上する。また、これにより、第１の実施
例の如く、補助容量部のみ、ポリサイド（１３Ｓ，１３
Ｐ）からシリサイド（１３Ｓ）を除去する困難が避けら
れ、コストが低下する。

【００４３】

【発明の効果】以上の説明から明らかなように、本発明
で、ゲートラインを不透光性のポリサイドにより形成
し、画素電極をゲートライン及びドレインラインに重畳
する部分にまで拡げることにより、表示領域が両ライン
の内側エッジにまで拡大されるとともに、ブラックマト
リクスが両ラインで代替されるため、対向基板側のブラ
ックマトリクスが縮小あるいは不要にされ、開口率が向
上した。

【００４４】また、ドレイラインに段差を着けて、画素
電極と重畳する部分を薄く形成し、かつ、画素電極の下
地層としてドレイラインを覆う層間絶縁層を平坦化した
ことにより、ドレインラインと画素電極との離間距離
が、ドレインラインラインの段差によって稼がれた。こ
のため、ソース・ドレイン間の寄生容量が減少し、信号
の歪みが防がれ、クロストーク現象やコントラスト比の
低下が防止された。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る液晶表示装置の平
面図である。

【図２】図１のＡ−Ａ線に沿った断面図である。

【図３】図１のＢ−Ｂ線に沿った断面図である。

【図４】図１のＣ−Ｃ線に沿った断面図である。

【図５】第２の層間絶縁層の断面図である。

【図６】本発明の第２の実施例に係る液晶表示装置の平
面図である。

【図７】図６のＤ−Ｄ線に沿った断面図である。

【図８】図６のＥ−Ｅ線に沿った断面図である。

【図９】本発明の第３の実施例に係る液晶表示装置の平
面図である。

【図１０】図９のＧ−Ｇ線に沿った断面図である。

【図１１】図９のＨ−Ｈ線に沿った断面図である。

【図１２】図９のＫ−Ｋ線に沿った断面図である。

【図１３】従来の液晶表示装置の平面図である。

【図１４】図１３のＭ−Ｍ線に沿った断面図である。

【図１５】図１３のＮ−Ｎ線に沿った断面図である。

【図１６】図１３のＮ−Ｎ線に沿った断面図である。

【符号の説明】

１ ＳｉＯ2膜 ２ ＳＯＧ膜 ３ ＳｉＮX膜 １０ 透明基板 １１，２１，３１ ｐ−Ｓｉ活性層 １２ ゲート絶縁層 １３，３３ ゲートライン １３Ｐ，３３Ｐ ｐ−Ｓｉ １３Ｓ，３３Ｓ シリサイド １４ 第１の層間絶縁層 １５ ドレインライン １５Ｍ メインライン １５Ｓ サブライン １６ 第２の層間絶縁層 １７，３７ 画素電極 ＣＴ コンタクトホール Ｌ 最低離間距離 Ｌ1 周縁遮光幅

Claims (6)

【特許請求の範囲】
1. 【請求項１】 一対の電極基板間に液晶が密封され表示
   画素ごとに形成された液晶駆動用の画素容量に信号電圧
   を印加することにより前記液晶の配向を変化して光を変
   調する液晶表示装置において、 前記一対の電極基板の一方は、基板上に、不純物を含有
   しないチャンネル層及び該チャンネル層の両側端に不純
   物を含有したソース領域とドレイン領域を含んで島状に
   形成された多結晶半導体層と、該多結晶半導体層上に形
   成された第１の絶縁層と、該第１の絶縁層が形成された
   前記基板上に形成され前記チャンネル層の上方に配され
   たゲート電極を含むゲートラインと、該ゲートライン上
   に形成された第２の絶縁層と、該第２の絶縁層が形成さ
   れた前記基板上に形成され前記ドレイン領域との接続部
   を有するドレインラインと、該ドレインラインを覆って
   全面的に形成され表面が平坦にされた第３の絶縁層と、
   該第３の絶縁層上に形成され前記ソース領域との接続部
   を有し前記画素容量の一方を成す画素電極とから成り、
   前記画素電極は前記ゲートラインに部分的に重畳されて
   いることを特徴とする液晶表示装置。
2. 【請求項２】 前記ゲートラインは、多結晶シリコン層
   及びシリコンと高融点金属の化合物合金層の積層体から
   なり、前記画素電極の周辺位置で前記ドレインラインに
   交差して形成されていることを特徴とする請求項１記載
   の液晶表示装置。
3. 【請求項３】 前記第３の絶縁層は、液状材料の回転塗
   布及び焼成により形成されたＳＯＧ膜、または、該ＳＯ
   Ｇ膜を含む多層膜からなることを特徴とする請求項１ま
   たは請求項２記載の液晶表示装置。
4. 【請求項４】 前記ＳＯＧ膜は、液状材料の回転塗布及
   び焼成を複数回行うことにより形成されていることを特
   徴とする請求項３記載の液晶表示装置。
5. 【請求項５】 前記第３の絶縁層は、研摩液による化学
   反応と機械的な摩擦研摩との合併作用を利用したＣＭＰ
   法により平坦化されていることを特徴とする請求項１ま
   たは請求項２記載の液晶表示装置。
6. 【請求項６】 前記ドレインラインは、前記画素電極の
   周辺位置に配され、前記画素電極は前記第３の絶縁層を
   挟んで部分的に前記ドレインラインに重畳され、かつ、
   前記ドレインラインは前記画素電極に重畳する部分にお
   いて膜厚が薄くされていることを特徴とする請求項１か
   ら請求項５のいずれかに記載の液晶表示装置。