JPH1096956A

JPH1096956A - 液晶表示装置及びその製造方法

Info

Publication number: JPH1096956A
Application number: JP8251917A
Authority: JP
Inventors: Hideichiro Ishizawa; 沢秀一郎石; Nozomi Harada; 田望原; Yoshiaki Aoki; 木良朗青
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-24
Filing date: 1996-09-24
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】画素部の開口率の向上と補助容量の確保を両
立させて、表示品位を向上させ、高輝度でコントラスト
比が高く、且つ高品質な画像表示を実現でき、且つ製造
工程も簡易な液晶表示装置を提供することである。【解決手段】信号線の上に絶縁膜を介して画素電極を
形成することにより、開口率を向上することができる。
さらに、ＴＦＴの半導体層の一部と補助容量線との間で
補助容量を形成することとして、充分な補助容量を実現
することができる。また、その補助容量を構成する半導
体層は、高濃度にドーピングすることにより、補助容量
の時定数が小さく、書き込み時間も充分に小さくするこ
とができる。さらに、そのような半導体層へのドーピン
グは、ＴＦＴのゲートメタルをマスクとして行うことに
より、メタル化のプロセスも簡略なものとすることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置及び
その製造方法に関する。さらに詳しくは、本発明は、特
に画素部の開口率の高いアクティブマトリクス型の液晶
表示装置及びその製造方法に関する。

【０００２】

【従来の技術】アクティブマトリクス型液晶表示装置の
表示素子部分は、一般的にＴＦＴの様な画素スイッチン
グ用アクティブ素子とこれに接続された画素電極とが配
設されたアクティブ素子アレイ基板と、これに対向して
配置される対向電極が形成された対向基板と、これら基
板間に挟持された液晶組成物と、さらに各基板の外側表
面に貼設される偏光板とにより、その主要部分が構成さ
れている。

【０００３】このようなアクティブマトリクス型液晶表
示装置は、画素電極と、対向電極と、これら両電極の間
に挟持された液晶層とにより、各画素ごとに液晶画素セ
ルが形成されている。そして、この画素電極に印加する
電圧を変化させることによって、その液晶画素セルの液
晶分子の光学的状態を変化させて光変調を行い、画面に
画像を表示する。

【０００４】

【発明が解決しようとする課題】しかし、従来の液晶表
示装置では、画素電極と信号線とが同層配線とされてい
るために開口率が制限されていた。従って、短絡を防ぐ
ために、それらを所定の間隔、すなわち、プロセスマー
ジン分以上、離さなければならない。このために、対向
基板に設けたＢＭの幅は、（（信号線幅）＋（画素電極
と信号線間スペース）×２＋（対向基板合わせマージ
ン））分必要であり、開口率は頭打ちとなっていた。

【０００５】この問題を解決する方法の１つとして、画
素電極を信号線に対して上置きする構造が提案されてい
る（例えば特開平６‐２２２３９０）。この構造では、
信号線の上に低誘電率の第２層間絶縁膜を設け、その絶
縁膜の上に画素電極を形成している。この構造では、絶
縁膜を介して信号線に画素電極をオーバーラップさせ、
信号線自体をＢＭとして用いることにより光漏れを防ぐ
こともできる。

【０００６】しかし、このような構造では、信号線の駆
動負荷の低減と、補助容量値の確保とが両立し難いとい
う問題があった。すなわち、信号線と画素電極とオーバ
ーラップ部分ではカップリング容量が発生する。そし
て、このカップリング容量により、信号線の駆動負荷が
大きくなりやすい。このようなカップリング容量を低減
するためには、信号線上の第２層間絶縁膜を、より低誘
電率で、かつ、（透過率が著しく低下しない範囲で）よ
り厚くする必要がある。

【０００７】しかし、補助容量線と画素電極との間で形
成される補助容量は、第２層間絶縁膜を低誘電率化及び
厚膜化すると、電気容量値が低下して、所定の容量が得
られない。また、従来と同じ補助容量を確保しようとす
ると、補助容量の面積を増やさなければならず、かえっ
て開口率の低下をさせることとなってしまう。

【０００８】以上、説明したように、信号線の上に第２
層間絶縁膜を設けた構造では、信号線の駆動負荷の低減
と、補助容量値の確保とが両立し難いという問題があっ
た。

【０００９】一方、補助容量を確保する方法として、Ｔ
ＦＴの半導体層の一部と補助容量線との間で補助容量を
形成する方法も考えられる。しかし、一般に、ＭＩＳ型
構造、すなわち、補助電極・絶縁膜・半導体層の積層構
造により補助容量を形成すると、時定数が非常に大きく
なる。従って、高精細（多画素）の液晶表示装置に適用
しようとしても、所定時間内では画素への映像信号電位
の書き込みが行えない場合も生じるという問題がある。
また、ＴＦＴの半導体層の一部を高濃度ドーピングによ
り、メタル化して、いわゆるＭＩＭ型構造とするために
はプロセスが煩雑化しやすいという問題があった。

【００１０】また、このようなプロセスの煩雑性の問題
は、液晶表示装置の駆動回路部分においては、さらに深
刻である。すなわち、液晶表示装置は、その各画素のＴ
ＦＴに制御信号と映像信号を供給するために、駆動回路
を必要とする。そして、ポリシリコンは移動度が高いの
で、アレイ基板上に、画素ＴＦＴだけでなく、駆動回路
用のＴＦＴも同時に形成することができるという利点が
生ずる。この利点により、液晶表示装置の製造コストを
大幅に低減することができるために、ポリシリコンＴＦ
Ｔを用いた液晶表示装置は、大きな注目を浴びている。

【００１１】しかし、この駆動回路は、一般にＣＭＯＳ
構成を採るので、ＴＦＴとしては、ｎチャネル型ＴＦＴ
とｐチャネル型ＴＦＴの両方が必要とされる。しかも、
ｎチャネル型ＴＦＴにおいていわゆるホットエレクトロ
ン効果による誤動作を防ぐためには、ＬＤＤ（Ｌｉｇｈ
ｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を有するＴＦＴ
を形成することが望ましい。しかし、これらのＴＦＴを
アレイ基板の周縁部に同時に作り込むプロセスは、従来
は、必ずしも容易ではなかった。

【００１２】図７（ａ）〜（ｅ）は、このような従来の
プロセスの一部を説明するための概略断面図である。す
なわち、同図（ａ）〜（ｅ）は、アレイ基板の周縁部に
駆動回路の一部として形成する、ＬＤＤ構造のｎチャネ
ル型ＴＦＴとｐチャネル型ＴＦＴと補助容量の各製造工
程における概略断面図である。

【００１３】まず、同図（ａ）は、基板１３０上にポリ
シリコン層１３１、１３２、１３３とゲート絶縁膜１３
４が形成され、ｎチャネル型ＴＦＴ部分とｐチャネル型
ＴＦＴ部分のゲート電極１３６Ａ、１３６Ｂがパターニ
ングされた状態を示している。このような、パターニン
グは、レジストなどを用いたフォト・エングレイビング
・プロセス（以下、「ＰＥＰ」と略す。）により行う。
従って、同図（ａ）に示したゲート電極のパターニング
のためにＰＥＰが１回必要となる。このＰＥＰ数の増加
は、スループットを低下させ、製造コストを上昇させる
一因であるために、その回数を減らすことが望ましい。

【００１４】つぎに、同図（ｂ）に示したように、ｎ型
不純物を高濃度にドーピングして、ｎチャネルＴＦＴの
ソース・ドレイン領域１３１Ａと補助容量部１３３のメ
タル化を行う。この際に、ｐチャネル型ＴＦＴ部分をレ
ジスト等の材料によりマスクしなければならない。この
マスク１４０の形成に際して、再びＰＥＰが必要とな
る。

【００１５】次に、同図（ｃ）に示したように、補助容
量部に補助容量電極１４２を形成する。この際に、ま
た、パターンニングのためのＰＥＰが必要となる。

【００１６】次に、同図（ｄ）に示したように、ｐ型不
純物を高濃度にドーピングして、ｐチャネル型ＴＦＴの
ソース・ドレイン領域１３２Ａをｐ⁺領域とする。この
際に、ｎチャネル型ＴＦＴの部分をレジスト等の材料に
よりマスクとなければならない。このマスク１４４の形
成に際して、また、ＰＥＰが必要となる。

【００１７】そして、同図（ｅ）に示したように、ｎチ
ャネル型ＴＦＴをＬＤＤ構造とするためのドーピングを
行う。すなわち、ゲート電極１３６Ａの幅をパターンニ
ングにより、狭く加工して、ｎ型不純物をライトドーピ
ングすることにより、チャネルの両側にｎ^-領域１３１
Ｂを形成する。この際のドーピングは、ｐ型領域１３２
Ａの導電型が反転しない程度のドープ量とする。このゲ
ート電極１３６Ａのパターンニングに際して、また、Ｐ
ＥＰが必要となる。

【００１８】以上、説明したように、図８（ａ）〜
（ｅ）に示した各工程は、それぞれ１回のＰＥＰを必要
としている。すなわち、従来のプロセスは、同図（ａ）
〜（ｂ）に示した部分だけで、５回のＰＥＰを必要とし
ている。このように、従来の液晶表示装置では、アレイ
基板上に駆動回路用のＴＦＴを同時に作り込むためのプ
ロセスが非常に煩雑であるために、製造歩留まりが低下
しやすく、製造コストを低減することが困難であった。

【００１９】本発明は、かかる点に鑑みてなされたもの
である。すなわち、その目的は、以上、説明したよう
な、従来の液晶表示装置が有する種々の問題点を解決す
ることにより、画素部の開口率の向上と補助容量の確保
を両立させて、表示品位を向上させ、高輝度でコントラ
スト比が高く、且つ高品質な画像表示を実現でき、且つ
製造工程も簡易な液晶表示装置を提供することにある。

【００２０】

【課題を解決するための手段】すなわち、本発明による
液晶表示装置は、その画素電極が、少なくとも１層以上
の絶縁膜を介して前記信号線よりも上層に配置され、前
記走査線は、各電極層が互いに同一または異なる材料に
より構成された少なくとも２層以上の電極層よりなる積
層構造を有し、前記補助容量線は、前記走査線の前記積
層構造のうちで、前記基板側に位置する最下層の電極層
を除いた他の電極層のうちの少なくともいずれかと同一
の電極層により構成されているものとして、構成され
る。

【００２１】また、前記画素電極のそれぞれは、その画
素電極に対応する画素に隣接する信号線および補助容量
線と、絶縁膜を介し、平面的にみてオーバーラップする
ように形成されたものとして、構成される。

【００２２】また、前記補助容量としての前記コンデン
サは、前記補助容量線と前記画素スイッチングＴＦＴを
構成している半導体層の少なくとも一部分とが絶縁膜を
介して対向することにより構成され、前記コンデンサを
構成する前記半導体層の前記一部分は、不純物が高濃度
にドーピングされてメタル化され、前記コンデンサを構
成する前記絶縁膜と、前記スイッチングＴＦＴの前記ゲ
ート絶縁膜は同一の絶縁膜であることを特徴とするもの
として構成される。

【００２３】また、前記画素スイッチングＴＦＴは、そ
のＴＦＴを構成する半導体層のソースおよびドレイン領
域とゲート領域との間にライトドープされた領域を有す
るＬＤＤ構造であることを特徴とするものとして構成さ
れる。

【００２４】また、本発明による液晶表示装置の製造方
法は、第１の基板上に、ＴＦＴと補助容量を構成するポ
リシリコン層を形成する工程と、前記ポリシリコン層の
上に絶縁膜を堆積する工程と、前記絶縁膜の上に、第１
の金属膜を堆積する工程と、前記第１の金属膜のうち
で、前記ＴＦＴの前記不純物濃度の高いソースおよびド
レインとなる部分と前記補助容量となる部分の金属膜を
除去する工程と、前記第１の金属膜をマスクとして、前
記ポリシリコン層に不純物を高濃度にドーピングする工
程と、第２の金属膜を堆積する工程と、前記第２の金属
膜をパターンニングすることにより前記補助容量線を形
成するとともに、前記第１の金属膜および前記第２の金
属膜をパターンニングすることにより、前記ＴＦＴの前
記不純物濃度の低い領域の前記第１の金属膜および前記
第２の金属膜を除去する工程と、前記第１の金属膜およ
び前記第２の金属膜をマスクとして、前記ポリシリコン
層に不純物を低濃度にドーピングする工程とを有するも
のとして構成される。

【００２５】また、前記基板上の表示領域の外側に、前
記信号線への前記映像信号の供給を制御する信号線駆動
回路と、前記走査線への制御信号の供給を制御する走査
線駆動回路を有し、前記信号線駆動回路または前記走査
線駆動回路を構成するスイッチングＴＦＴのうちで、少
なくともｎチャネル型ＴＦＴを前記各工程により、画素
スイッチング用ＴＦＴと同時に形成することを特徴とす
るものして構成される。

【００２６】

【発明の実施の形態】本発明による液晶表示装置は、信
号線の上に絶縁膜を介して画素電極を形成することによ
り、開口率を向上することができる。さらに、ＴＦＴの
半導体層の一部と補助容量線との間で補助容量を形成す
ることとして、充分な補助容量を実現することができ
る。また、その補助容量を構成する半導体層は、高濃度
にドーピングすることにより、補助容量の時定数が小さ
く、書き込み時間も充分に小さくすることができる。さ
らに、そのような半導体層へのドーピングは、ＴＦＴの
ゲートメタルをマスクとして行うことにより、メタル化
のプロセスも簡略なものとすることができる。一方、補
助容量線は、アレイ基板上の各行毎に電気的に一体とし
て構成され、任意の電位に保持することができるため
に、各補助容量を安定して維持できる。

【００２７】以下に図面を参照しつつ、本発明の実施の
形態について、説明する。

【００２８】図１は、本発明による液晶表示装置１０の
アレイ基板１２の各配線の配置を示す概略平面図であ
る。アレイ基板１２上には、最上層に画素電極１８、１
８、・・・がマトリクス状に形成され、その下層に信号
線２０、２０、・・・が列方向、すなわち図中の縦方向
に配線されている。また、その信号線２０の下層には、
走査線２２、２２、・・・、及び補助容量線２４、２
４、・・・が行方向、すなわち図中の横方向に配線され
ている。そして、さらに、絶縁膜を介して最下層には、
ポリシリコン層２６、２６、・・・が各画素ごとにマト
リクス状に形成されている。

【００２９】信号線２０とポリシリコン層２６とは、ソ
ースコンタクト２８において接続されている。また、各
走査線２２はポリシリコン層２６との交差部において、
ゲート３０を形成している。さらに、画素電極１８とポ
リシリコン層２６とは、ドレインコンタクト３２におい
て接続されている。このようにして、ポリシリコン層２
６上に、ソースコンタクト２８、ゲート３０、およびド
レインコンタクト３２からなるＴＦＴ３４が形成されて
いる。

【００３０】また、ポリシリコン層２６と補助容量線２
４とは、絶縁膜を介してその一部が対向するように形成
され、補助容量部３６を構成している。

【００３１】ここで、このようなアレイ基板１２の作用
を以下に簡単に説明する。まず、外部から液晶表示装置
１０に供給された映像信号は、アレイ基板１２上の周辺
部にある図示しない駆動用ＩＣを介して信号線２０に供
給される。そして、その映像信号は、各ＴＦＴのソース
コンタクト２８からドレインコンタクト３２を介して、
画素電極１８に供給され、各画素の液晶に印加される。
また、図示しない駆動用ＩＣを介して走査線２２に供給
される駆動信号によって、それぞれのＴＦＴ３４のゲー
ト３０が開閉される。ＴＦＴ３４のゲート３０がオン状
態になり、ドレインコンタクト３２側に供給された映像
信号電圧は、ゲート３０がオフ状態の間は、補助容量部
３６において蓄積保持される。このようにして、次の映
像信号の書き込みまでの間、液晶の表示状態が維持され
る。

【００３２】本発明によれば、隣接する画素電極１８、
１８・・・どうしは、プロセスマージン、すなわち、プ
ロセスで許容される最少スペース以上の間隔を開けつ
つ、信号線２０及び補助容量線２４と平面的に見てオー
バーラップするように形成されている。このように形成
することにより、信号線２０や補助容量線２４によって
遮光されない全ての部分の液晶に、画素電極１８を介し
て映像信号電圧を印加することができる。すなわち、画
素の開口率を向上することができる。

【００３３】次に、この液晶表示装置１０の断面構造に
ついて説明する。

【００３４】図２は、図１のＡ−Ａ線で切断して、矢印
方向から眺めた液晶表示装置１０の概略断面図である。
液晶表示装置１０は、アレイ基板１２とそれに対向する
対向基板５０と、その間に挟持された液晶層４０とから
なる。

【００３５】アレイ基板１２には、低温ポリシリコンプ
ロセスを用いてＴＦＴ３４と補助容量部３６のポリシリ
コン層２６が形成されている。そして補助容量部３６の
部分のポリシリコン層２６は、高濃度にドーピングが施
され、メタル化、すなわち、電気導電率が顕著に高い状
態とされている。すなわち、補助容量部３６は、いわゆ
るＭＩＭ型のコンデンサを構成している。このポリシリ
コン層のメタル化のためには、そのキャリア濃度を１０
¹⁷ｃｍ^-3以上とすることが望ましい。

【００３６】ポリシリコン層２６の上層には、ゲート絶
縁膜２７が形成され、そのゲート酸化膜２７上に、ＴＦ
Ｔのゲート電極３０としての走査線２２と、補助容量線
２４とが形成されている。ここで、ゲート電極３０およ
び走査線２２は、２層の電極層３０Ａ、３０Ｂが積層し
た構造を有する。これらの電極層３０Ａ、３０Ｂを構成
する材料は、互いに同一のものであっても、異なるもの
であっても良い。また、その積層数は、２層に限定され
ず、３層以上の電極層が積層したものであっても良い。
また、補助容量線２４の材質及び膜厚は、このゲート電
極３０を構成している各電極層のうちの上側の電極層３
０Ｂと実質的に同一である。

【００３７】さらに、これらの配線の上には第１層間絶
縁膜２９が堆積され、その第１層間絶縁膜２９上には、
信号線２０が形成され、コンタクトホール２８Ａを介し
てＴＦＴ３４のソースコンタクト２８を構成している。
また、第１層間絶縁膜２９上には、コンタクトホール３
２Ａを介してＴＦＴ３４のドレインコンタクト３２も形
成されている。

【００３８】第１層間絶縁膜２９の上には、パッシベー
ションとしての第２層間絶縁膜３１及び平坦化層として
の絶縁膜３３が堆積されている。そして、平坦化用絶縁
膜３３の上には透明導電性材料からなる画素電極１８が
形成され、コンタクトホール１８Ａを介して、ＴＦＴ３
４のドレインコンタクト３２に接続されている。

【００３９】一方、対向基板５０には、カラーフィルタ
層５２、及び透明導電膜からなる対向電極５４が形成さ
れている。そしてさらに、両基板の最表面層には、液晶
４０の配向方向を制御するための配向膜３８、５６が設
けられている。この配向膜３８、５６は、例えばポリイ
ミドからなる薄膜で、その表面に配向処理が施されてい
る。なお、アレイ基板１２の絶縁膜３３を着色層により
構成してカラーフィルタとして用いれば、対向基板５０
上にカラーフィルタ層５２を設ける必要がなくなる。

【００４０】本発明によれば、前述したように、画素の
開口率を向上するために、画素電極１８が信号線２０お
よび補助電極２４と絶縁膜を挟んで平面的にオーバーラ
ップするように形成されている。従って、信号線２０と
画素電極１８との間でカップリング容量が発生し、信号
線２０の駆動負荷が増大するおそれがある。しかし、本
発明においては、第２層間絶縁膜３１と第３層間絶縁膜
３３は、補助容量部３６の電気容量値を決定するもので
はない。したがって、これらの絶縁膜の堆積にあたっ
て、誘電率の低い材料を用い、また、膜厚を厚くするこ
とによって、カップリング容量を低下させることができ
る。すなわち、本発明によれば、信号線２０の駆動負荷
を増大することなく、開口率を向上することができる。

【００４１】また、本発明においては、ポリシリコン層
２６と補助容量電極２４との間で補助容量部３６が構成
されている。従って、前述した信号線２０と画素電極１
８とのカップリング容量を低下させるために、層間絶縁
膜３１、３３を低誘電率化、厚膜化しても、補助容量が
低下することがない。

【００４２】しかも、補助容量部３６の部分のポリシリ
コン層２６は、前述してように、メタル化されている。
従って、補助容量への書き込み時定数は小さく、画素を
高精細化した場合でも、所定の駆動時間内に、映像信号
を書き込むことができる。

【００４３】次に、このアレイ基板１２の製造工程につ
いて、図面を参照しながら説明する。

【００４４】図３（ａ）〜（ｅ）は、アレイ基板１２の
製造工程の前半を説明する概略断面図である。また、図
４（ａ）〜（ｃ）は、アレイ基板１２の製造工程の後半
を説明する概略断面図である。

【００４５】まず、ガラスまたは石英などの透明絶縁基
板１４上に、プラズマＣＶＤ法によりアモルファスシリ
コンの薄膜を形成する。そして、エキシマレーザー照射
によるアニーリングを施して多結晶化させ、ポリシリコ
ン膜とする。さらに、パターンニングしてエッチングを
行い、所定のＴＦＴ部及び補助容量部の形状を有するポ
リシリコン層２６を得る。次に、常圧ＣＶＤ法を用いて
シリコン酸化膜を堆積することにより、図３（ａ）に示
すようにゲート絶縁膜２７を形成する。このゲート絶縁
膜２７は、補助容量の層間絶縁膜も兼ねる。

【００４６】次にスパッタ法によって第１のＭｏＷ膜３
０Ａを形成し、これをパターンニングして、ＴＦＴのゲ
ート領域のみにマスクとして残す。この第１のＭｏＷ膜
３０Ａは、最終的にＴＦＴのゲート電極の一部となる。
ＭｏＷマスク形成後の断面構造を同図（ｂ）に示す。な
お、ここで、単層のＭｏＷ膜３０Ａの代わりに、２層以
上の電極層を積層して形成しても良い。

【００４７】その後、イオンドーピング法によりポリシ
リコン層２６にｎ型の不純物をゲート酸化膜スルー、す
なわち、ゲート絶縁膜を透過させてドーピングする。な
お、各工程で行うポリシリコン層へのイオン種の打ち込
みは、イオンドーピング法でなくてイオンインプランテ
ーション法を用いても良い。このドーピングによって、
同図（ｃ）に示したように、ｎチャネル型ＴＦＴのソー
ス領域２６Ａおよびドレイン領域２６Ｂが形成され、ま
た、同時に補助容量部のポリシリコン層２６Ｃがメタル
化される。このドーピングは、ポリシリコン層のキャリ
ア濃度が１０¹⁷ｃｍ３以上となるように施すことが望ま
しい。本発明によれば、このドーピングを、ゲート金属
となる第１のＭｏＷ膜３０Ａを用いて、いわゆるセルフ
アライン的に行うことができる。しかも、レジスト等の
付加的なマスクを形成する必要がなくなる。

【００４８】次に、同図（ｄ）に示したように、第２の
ＭｏＷ膜３０Ｂをスパッタ法で堆積する。なお、この工
程で堆積する金属は、必ずしも同図（ｂ）において堆積
した金属と同一である必要はない。また、２層以上の電
極層を積層して形成してもよい。

【００４９】さらに、同図（ｅ）に示したように、この
ＭｏＷ膜３０Ｂをパターンニングして、ＴＦＴ３４のゲ
ート３０と補助容量線２４を形成する。このゲート３０
は、アレイ基板上の走査線２２の一部である。このと
き、パターンニング時のマスクの合わせマージンを考慮
して、第１のＭｏＷ膜３０ＡよりもＴＦＴのゲート方向
の幅が短く（細く）なるようにパターンニングする。こ
うするとＴＦＴのソース・ドレインとゲートとの間にイ
ントリンシックなポリシリコン領域２６Ｄがゲート絶縁
膜２７をつけた状態で露出する。

【００５０】ここで再度、パターンニングされた第１お
よび第２のＭｏＷ膜３０をマスクとし、イオンドーピン
グ法を用いてｎ型の不純物をライトドープすることによ
り、従来よりも少ない工程数で、ＬＤＤ（Ｌｉｇｈｔｌ
ｙＤｏｐｅｄＤｒａｉｎ）構造を有するｎチャネル
型ＴＦＴを形成することができる。なお、この際に、ｎ
型のライトドープではなくてへビードープとして、ＬＤ
Ｄ構造を有しないＴＦＴとしても良い。

【００５１】次に、図４（ａ）に示したように、常圧Ｃ
ＶＤ法により第１層間絶縁膜２９を形成し、続いて、Ｔ
ＦＴソース・ドレイン部のコンタクトホール２８Ａおよ
び３２Ａを開口する。

【００５２】さらに、同図（ｂ）に示したように、Ａｌ
層およびＭｏ層からなる多層膜をこの順序に堆積し、パ
ターンニングすることにより、コンタクトホール２８Ａ
を介してＴＦＴのソースコンタクト２８を形成するとと
もに、信号線２０を形成する。また、同時に、ＴＦＴ３
４のドレイン側にもＴＦＴのドレインコンタクト３２を
形成する。

【００５３】次に窒化シリコン膜を堆積してパッシベー
ション膜３１を形成し、画素電極とのコンタクト部３２
Ｂを開口する。さらに、低誘電率の透明または着色絶縁
膜３３を堆積し、同じく画素電極とのコンタクト部３２
Ｃを開口する。そして、透明導電膜である酸化インジウ
ムすず（ＩＴＯ）を堆積し、パターンニングして画素電
極１８を形成する。このようにして、図４（ｃ）に示し
たような断面構造を有するアレイ基板１２が得られる。

【００５４】以上、説明したように、本発明によれば、
ゲート金属３０をマスクとしてセルフアライン的にＴＦ
Ｔのソース・ドレイン領域２６Ａ、２６Ｂおよび補助容
量部のポリシリコン層２６Ｃのメタル化を行うことがで
きる。さらに、再度、金属膜３０Ｂを形成してＴＦＴゲ
ート部を狭くパターンニングし、ドーピングすることに
より、ＬＤＤ構造を簡易に実現することができる。この
ようなＬＤＤ構造を採用することにより、ドレイン端で
の空乏層の電界を抑制することができる。従って、アバ
ランシェ現象によるホットエレクトロンに起因したＴＦ
Ｔのしきい値電圧の変動を防ぐことができる。

【００５５】次に、本発明による液晶表示装置の駆動回
路部について、説明する。本発明によれば、液晶表示装
置のアレイ基板の周辺部に、映像信号やＴＦＴのスイッ
チング用信号の駆動用回路を容易に形成することができ
る。このような駆動用回路一体型の液晶表示装置におい
ては、ｎ型ＴＦＴとｐ型ＴＦＴとを組み合わせたＣＭＯ
Ｓ構造と、コンデンサとしての補助容量が主要な構成要
素となる。そこで、以下では、これらのｎ型ＴＦＴとｐ
型ＴＦＴ、および補助容量の製造工程について図面を参
照しながら説明する。

【００５６】図５（ａ）〜（ｅ）は、本発明による液晶
表示装置の駆動回路用ｎ型ＴＦＴ、ｐ型ＴＦＴおよび補
助容量の製造工程の前半を説明する概略断面図である。
また、図６（ａ）〜（ｃ）は、その後半を説明する概略
断面図である。

【００５７】まず、ガラスまたは石英などの透明絶縁基
板１４上に、プラズマＣＶＤ法によりアモルファスシリ
コンの薄膜を形成する。そして、エキシマレーザー照射
によるアニーリングを施して多結晶化させ、ポリシリコ
ン膜とする。さらに、パターンニングしてエッチングを
行い、所定のＴＦＴ部及び補助容量部の形状を有するポ
リシリコン層６０、７０、８０を得る。次に、常圧ＣＶ
Ｄ法を用いてシリコン酸化膜を堆積することにより、図
５（ａ）に示すようにゲート絶縁膜２７を形成する。こ
のゲート絶縁膜２７は、補助容量の層間絶縁膜も兼ね
る。

【００５８】次に、スパッタ法によって第１のＭｏＷ膜
６６Ａ、７６Ａを形成し、これをパターンニングして、
ＴＦＴのソース領域、ドレイン領域及び補助容量部のポ
リシリコン層の部分を開口する。この第１のＭｏＷ膜６
６Ａ，７６Ａは、ＴＦＴのゲート電極の一部となる。な
お、ここで、２層以上の電極層からなる積層構造を形成
してもよい。同図（ｂ）に、この開口工程後の断面構造
を示す。

【００５９】続いて、同図（ｃ）に示したように、この
ＭｏＷ膜６６Ａ，７６Ａをマスクとして用い、イオンド
ーピング法によりｎ型の不純物添加をゲート酸化膜スル
ーでドーピングする。このドーピングは、ポリシリコン
層のキャリア濃度が１０¹⁷ｃｍ^-3以上となるように施す
ことが望ましい。なお、各工程で行うポリシリコン層へ
のイオン種の打ち込みは、イオンドーピング法でなくて
イオンインプランテーション法を用いても良い。このド
ーピングにより、ｎチャネル型ＴＦＴのソース・ドレイ
ン領域６０Ａを形成し、同時に補助容量部のポリシリコ
ン層８０をメタル化することができる。

【００６０】この後、さらに、第２のＭｏＷ膜をスパッ
タ法で堆積する。なお、ここで、２層以上の電極層から
なる積層構造を形成してもよい。そして、同図（ｄ）に
示すように、ｐ型ＴＦＴのソース・ドレイン領域のポリ
シリコン層７０Ａの上をパターンニングして開口する。
このとき、前述した工程でｎ型不純物の打ち込みをおこ
なった箇所及びｐチャネル型ＴＦＴのゲート部は第２の
ＭｏＷ膜６６Ｂ、７６Ｂ、８４によりマスクされる。そ
して、開口部にイオンドーピング法によって、ｐ型不純
物がセルフアライン且つゲート酸化膜スルーでドーピン
グされる。このドーピングにより、ｐチャネル型ＴＦＴ
のソース・ドレイン領域７０Ａが形成される。

【００６１】次に、同図（ｅ）に示すように、ｎチャネ
ル型ＴＦＴのゲートと、そのゲートの配線を最終的に形
成するため、第１および第２のＭｏＷ膜６６Ａ、６６Ｂ
を同時にエッチングする。このエッチングに際しては、
ｐチャネル型ＴＦＴのゲート電極７６は既に形成されて
いるので、マスクしておく。ｎチャネル型ＴＦＴのゲー
ト電極６６は、マスク合わせのマージンを考慮して、第
１のＭｏＷ膜６６Ａの当初のゲート長よりも短く（細
く）加工する。こうするとｎチャネル型ＴＦＴのソース
・ドレインとゲートとの間にイントリンシックなポリシ
リコン領域６０Ｂがゲート酸化膜をつけた状態で露出す
る。この状態で、ゲート電極６６をマスクとしてｎ型不
純物の打ち込みを行う。このとき、打ち込むイオン種の
ドーズ量はｐ型のポリシリコン層部分７０Ａの導電型を
反転させない程度の量のライトドープとする。

【００６２】この後の工程は、図４において説明した工
程と実質的に同様である。即ち、図６（ａ）に示したよ
うに、常圧ＣＶＤ法により第１層間絶縁膜２９を形成し
て、ＴＦＴソース・ドレイン部のコンタクトホール６８
Ａ、６９Ａおよび７８Ａ、７９Ａを開口する。

【００６３】さらに、同図（ｂ）に示したように、Ａｌ
／Ｍｏ多層膜を堆積、パターンニングして、コンタクト
ホール６８Ａ、７８Ａを介してＴＦＴのソースコンタク
ト６８、７８を形成する。また、同時に、ＴＦＴのドレ
イン側にもドレインコンタクト６９、７９を形成する。

【００６４】次に窒化シリコン膜を堆積してパッシベー
ション膜３１を形成し、さらに、低誘電率の透明または
着色絶縁膜３３を堆積して、同図（ｃ）に示したように
ｎチャネル型ＴＦＴ６２、ｐチャネル型ＴＦＴ７２、お
よび画素部補助容量８２が完成する。

【００６５】本発明によれば、第１及び第２のＭｏＷ膜
をマスクとして、セルフアライン的にｎ型およびｐ型の
不純物をドーピングすることができる。従って、その工
程は従来よりも簡素となる。具体的に説明すると、図８
に示した従来のプロセス部分に対応する本発明の工程は
図５（ｂ）〜（ｅ）に示されている。そして、図８にお
いて説明したように、従来の液晶表示装置は、同図に示
した部分だけで、５回のＰＥＰを必要としている。しか
し、本発明においては、図５（ｂ）〜（ｅ）に示した部
分で必要とされるＰＥＰは３回に過ぎない。すなわち、
本発明によれば、従来よりも２回少ないＰＥＰにより、
駆動回路一体型の液晶表示装置を製造することができ
る。本発明によれば、このように、従来よりもＰＥＰ数
を減らすことが可能となり、液晶表示装置の製造スルー
プットを向上させ、製造コストを低減することができ
る。

【００６６】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に説明する効果を奏する。

【００６７】まず、本発明によれば、アレイ基板上で画
素電極は絶縁膜を介して、信号線及び補助容量線と平面
的に見てオーバーラップするように形成されている。こ
のように形成することにより、信号線や補助容量線によ
って遮光されない全ての部分の液晶に、画素電極を介し
て映像信号電圧を印加することができる。すなわち、画
素の開口率を向上することができとともに、対向基板の
ＢＭを省略することも可能となる。

【００６８】しかも、本発明によれば、信号線と画素電
極との間には、第２層間絶縁膜と第３層間絶縁膜が堆積
されている。また、本発明によれば、ポリシリコン層と
補助容量電極との間で補助容量部が構成されている。し
たがって、これらの第２、第３絶縁膜の堆積にあたっ
て、誘電率の低い材料を用い、また、膜厚を厚くするこ
とによって、補助容量を低下させずに、カップリング容
量を低下させることができる。すなわち、本発明によれ
ば、信号線の駆動負荷を増大することなく、開口率を向
上することができる。したがって、液晶パネルの背面に
配置される白色光源としてのバックライトの消費電力を
低減することもできる。

【００６９】また、本発明によれば、補助容量部の部分
のポリシリコン層がメタル化されたＭＩＭ型の補助容量
を簡素なプロセスで作成することができる。従って、補
助容量への書き込み時定数は小さく、画素を高精細化し
た場合でも、所定の駆動時間内に、映像信号を書き込む
ことができる。

【００７０】さらに、本発明によれば、簡易な工程で、
アレイ基板の周縁部に映像信号や画素ＴＦＴの制御信号
の駆動用の回路を形成することができる。すなわち、本
発明においては、ゲート電極となる金属層をドーピング
のマスクとして用いることができる。その結果として、
ドーピングをセルフアライン的に行うことが可能とな
る。ＬＤＤ構造を有するｎ型ＴＦＴとｐ型ＴＦＴを形成
するにあたって、本発明において必要なＰＥＰ工程数
は、従来のレジストマスクを用いた場合よりも２回少な
い。すなわち、低コストで高性能の液晶表示装置を製造
することが可能となり、産業上のメリットは多大であ
る。

【図面の簡単な説明】

【図１】本発明による液晶表示装置のアレイ基板の各配
線の配置を示す概略平面図である。

【図２】図１のＡ−Ａ線で切断して、矢印方向から眺め
た液晶表示装置１０の概略断面図である。

【図３】本発明による液晶表示装置のアレイ基板１２の
製造工程の前半を説明する概略断面図である。

【図４】本発明による液晶表示装置のアレイ基板１２の
製造工程の後半を説明する概略断面図である。

【図５】本発明による液晶表示装置の駆動回路用ｎ型Ｔ
ＦＴ、ｐ型ＴＦＴおよび画素部補助容量の製造工程の前
半を説明する概略断面図である。

【図６】本発明による液晶表示装置の駆動回路用ｎ型Ｔ
ＦＴ、ｐ型ＴＦＴおよび画素部補助容量の製造工程の後
半を説明する概略断面図である。

【図７】従来のプロセスの一部を説明するための概略断
面図である。すなわち、同図（ａ）〜（ｅ）は、アレイ
基板の周縁部に駆動回路の一部として形成するＬＤＤ構
造のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴと補助容
量の、各製造工程における概略断面図である。

【符号の説明】

１０液晶表示装置１２アレイ基板１４基板１８画素電極１８Ａコンタクトホール２０信号線２２走査線２４補助容量線２８ソースコンタクト２８Ａコンタクトホール３０ゲート３２ドレインコンタクト３４ＴＦＴ３６補助容量部３８配向膜４０液晶５０対向基板５４対向電極

Claims

【特許請求の範囲】

【請求項１】第１の基板と、前記第１の基板と対向して配置され、その対向面上に対
向電極を有する第２の基板と、前記第１の基板と前記第２の基板との間に挟持された液
晶層とを有し、前記第１の基板は、その表示領域上に、複数行、複数列のマトリックス状に配置され、各画素の
液晶への映像信号の供給を制御する複数の画素スイッチ
ングＴＦＴと、前記表示領域の前記列方向に配線され、前記画素スイッ
チングＴＦＴのソース側に接続されて前記画素スイッチ
ングＴＦＴに映像信号を供給する信号線と、前記信号線とほぼ直行して前記基板上に配線され、前記
画素スイッチングＴＦＴのゲート電極に接続されて前記
画素スイッチングＴＦＴのスイッチング動作を制御する
走査線と、前記画素スイッチングＴＦＴのドレイン側のコンタクト
部に接続され、前記液晶に前記映像信号電圧を印加する
画素電極と、前記走査線とほぼ平行して、前記基板上に配線され、補
助容量としてのコンデンサを構成する補助容量線とを有
する、液晶表示装置であって、前記画素電極は、少なくとも１層以上の絶縁膜を介して
前記信号線よりも上層に配置され、前記走査線は、各電極層が互いに同一または異なる材料
により構成された少なくとも２層以上の電極層よりなる
積層構造を有し、前記補助容量線は、前記走査線の前記積層構造のうち
で、前記基板側に位置する最下層の電極層を除く他の電
極層のうちの少なくともいずれかと同一の電極層により
構成されている、液晶表示装置。
【請求項２】前記画素電極のそれぞれは、その画素電極
に対応する画素に隣接する信号線および補助容量線と、
絶縁膜を介し、平面的にみてオーバーラップするように
形成された、請求項１記載の液晶表示装置。
【請求項３】前記補助容量としての前記コンデンサは、
前記補助容量線と前記画素スイッチングＴＦＴを構成し
ている半導体層の少なくとも一部分とが絶縁膜を介して
対向することにより構成され、前記コンデンサを構成する前記半導体層の前記一部分
は、不純物が高濃度にドーピングされてメタル化され、前記コンデンサを構成する前記絶縁膜と、前記スイッチ
ングＴＦＴの前記ゲート絶縁膜は同一の絶縁膜であるこ
とを特徴とする、請求項１または２記載の液晶表示装
置。
【請求項４】前記画素スイッチングＴＦＴは、そのＴＦ
Ｔを構成する半導体層のソースおよびドレイン領域とゲ
ート領域との間にライトドープされた領域を有するＬＤ
Ｄ構造であることを特徴とする、請求項１〜３のいずれ
か１つに記載の液晶表示装置。
【請求項５】前記第１の基板上の前記表示領域の外側の
領域に、前記信号線への前記映像信号の供給を制御する
信号線駆動回路を有し、前記信号線駆動回路を構成するスイッチングＴＦＴのゲ
ート電極は、各電極層が互いに同一または異なる材料に
より構成された少なくとも２層以上の電極層よりなる積
層構造を有し、前記補助容量線は、前記信号線駆動回路を構成するスイ
ッチングＴＦＴのゲート電極を構成している前記積層構
造のうちで、前記基板側に位置する最下層の電極層を除
いた他の電極層のうちの少なくともいずれと同一の電極
層により構成されていることを特徴とする、請求項１〜
４のいずれか１つに記載の液晶表示装置。
【請求項６】前記第１の基板上の前記表示領域の外側の
領域に、前記走査線への制御信号の供給を制御する走査
線駆動回路を有し、前記走査線駆動回路を構成するスイッチングＴＦＴのゲ
ート電極は、各電極層が互いに同一または異なる材料に
より構成された少なくとも２層以上の電極層よりなる積
層構造を有し、前記補助容量線は、前記走査線駆動回路を構成するスイ
ッチングＴＦＴのゲート電極を構成している前記積層構
造のうちで、前記基板側に位置する最下層の電極層を除
いた他の電極層のうちの少なくともいずれかと同一の電
極層により構成されていることを特徴とする、請求項１
〜４のいずれか１つに記載の液晶表示装置。
【請求項７】基板上の表示領域に複数行、複数列のマト
リックス状に配置され、不純物濃度の高いソースおよび
ドレイン領域と、前記ソースおよび前記ドレイン領域の
ゲート側に隣接してそれぞれ存在する不純物濃度の低い
領域を有する、複数の画素スイッチングＴＦＴと、前記表示領域の前記列方向に配線され、前記画素スイッ
チングＴＦＴのソース側に接続されて前記画素スイッチ
ングＴＦＴに映像信号を供給する信号線と、前記信号線とほぼ直行して前記基板上に配線され、前記
画素スイッチングＴＦＴのゲート電極として前記画素ス
イッチングＴＦＴのスイッチング動作を制御する走査線
と、前記走査線とほぼ平行して、前記基板上に配線され、補
助容量としてのコンデンサを構成する補助容量線とを有
する第１の基板と、前記第１の基板と対向して配置され、その対向面上に対
向電極を有する第２の基板と、前記第１の基板と前記第２の基板との間に挟持された液
晶層とを有する液晶表示装置の製造方法であって、前記第１の基板上に、前記ＴＦＴと前記補助容量を構成
するポリシリコン層を形成する工程と、前記ポリシリコン層の上に絶縁膜を堆積する工程と、前記絶縁膜の上に、第１の金属膜を堆積する工程と、前記第１の金属膜のうちで、前記ＴＦＴの前記不純物濃
度の高いソースおよびドレインとなる部分と前記補助容
量となる部分の金属膜を除去する工程と、前記第１の金属膜をマスクとして、前記ポリシリコン層
に不純物を高濃度にドーピングする工程と、第２の金属膜を堆積する工程と、前記第２の金属膜をパターンニングすることにより前記
補助容量線を形成すると同時に、前記第１の金属膜およ
び前記第２の金属膜をパターンニングすることにより、
前記ＴＦＴの前記不純物濃度の低い領域の前記第１の金
属膜および前記第２の金属膜を除去する工程と、前記第１の金属膜および前記第２の金属膜をマスクとし
て、前記ポリシリコン層に不純物を低濃度にドーピング
する工程と、を有する液晶表示装置の製造方法。
【請求項８】前記基板上の表示領域の外側に、前記信号
線への前記映像信号の供給を制御する信号線駆動回路
と、前記走査線への制御信号の供給を制御する走査線駆
動回路を有し、前記信号線駆動回路または前記走査線駆
動回路を構成するスイッチングＴＦＴのうちで、少なく
ともｎチャネル型ＴＦＴを前記各工程により、画素スイ
ッチング用ＴＦＴと同時に形成することを特徴とする、
請求項７記載の製造方法。