JP3423108B2

JP3423108B2 - 表示装置及び表示装置の製造方法

Info

Publication number: JP3423108B2
Application number: JP12175995A
Authority: JP
Inventors: 浩司鈴木; 秀謙尾方; 洋史松田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-05-20
Filing date: 1995-05-19
Publication date: 2003-07-07
Anticipated expiration: 2018-07-07
Also published as: JPH08116067A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示装置及び表示装置
の製造方法に関するものである。

【０００２】

【従来の技術】近年、薄膜トランジスタ（ＴＦＴ；Thin
Film Transistor）を用いたアクティブマトリックス方
式の液晶ディスプレイ（ＬＣＤ；Liquid Crystal Displ
ay）が高画質な表示装置として注目されている。

【０００３】マトリックスに配置された点（ドット）で
表示を行うドットマトリックスＬＣＤには、単純マトリ
ックス方式とアクティブマトリックス方式とがある。単
純マトリックス方式は、マトリックスに配置された各画
素の液晶を走査信号に同期して外部から直接駆動する方
式であり、電極と液晶だけでＬＣＤの表示部である画素
部（液晶パネル）が構成されている。そのため、走査線
数が増大すると１つの画素に割り当てられる駆動時間
（デューティ）が少なくなり、コントラストが低下する
という欠点がある。

【０００４】一方、アクティブマトリックス方式は、マ
トリックスに配置された各画素に画素駆動素子（アクテ
ィブエレメント）と信号蓄積素子（画素容量）とを集積
し、各画素に一種の記憶動作を行わせて液晶を準スタテ
ィックに駆動する方式である。すなわち、画素駆動素子
は、走査信号によってオン・オフ状態が切り換わるスイ
ッチとして機能する。そして、オン状態にある画素駆動
素子を介してデータ信号（表示信号）が画素に伝達さ
れ、液晶の駆動が行われる。その後、画素駆動素子がオ
フ状態になると、画素に印加されたデータ信号は電荷の
状態で信号蓄積素子に蓄えられ、次に画素駆動素子がオ
ン状態になるまで引き続き液晶の駆動が行われる。その
ため、走査線数が増大して１つの画素に割り当てられる
駆動時間が少なくなっても、液晶の駆動が影響を受ける
ことはなく、コントラストが低下することもない。従っ
て、アクティブマトリックス方式によれば、単純マトリ
ックス方式に比べてはるかに高画質な表示が可能にな
る。

【０００５】アクティブマトリックス方式は画素駆動素
子の違いにより、トランジスタ型（３端子型）とダイオ
ード型（２端子型）とに大別される。トランジスタ型
は、ダイオード型に比べて製造が困難である反面、コン
トラストや解像度を高くするのが容易でＣＲＴに匹敵す
る高品位なＬＣＤを実現することができるという特徴が
ある。

【０００６】トランジスタ型の画素駆動素子としては、
一般にＴＦＴが用いられる。ＴＦＴでは、絶縁基板上に
形成された半導体薄膜が能動層として使われる。能動層
として、セレン化カドミウム（ＣｄＳｅ）やテルル（Ｔ
ｅ）等を用いる研究もなされてはいるが、一般的なのは
非晶質シリコン膜および多結晶シリコン膜である。能動
層として非晶質シリコン膜を用いたＴＦＴは非晶質シリ
コンＴＦＴと呼ばれ、多結晶シリコン膜を用いたＴＦＴ
は多結晶シリコンＴＦＴと呼ばれる。多結晶シリコンＴ
ＦＴは非晶質シリコンＴＦＴに比べ、移動度が大きく駆
動能力が高いという利点がある。そのため、多結晶シリ
コンＴＦＴは、画素駆動素子としてだけでなく、論理回
路を構成する素子としても使用することができる。従っ
て、多結晶シリコンＴＦＴを用いれば、画素部だけでな
く、その周辺に配置されている周辺駆動回路部までを同
一基板上に一体にして形成することができる。すなわ
ち、画素部に配置された画素駆動素子としての多結晶シ
リコンＴＦＴと、周辺駆動回路部を構成する多結晶シリ
コンＴＦＴとを同一工程で形成するわけである。

【０００７】図１４に、一般的なアクティブマトリック
ス方式ＬＣＤのブロック構成を示す。画素部５０には各
走査線（ゲート配線）Ｇ1 …Ｇn,Ｇn+1 …Ｇm と各デー
タ線（ドレイン配線）Ｄ1 …Ｄn,Ｄn+1 …Ｄm とが配置
されている。各ゲート配線と各ドレイン配線とはそれぞ
れ直交し、その直交部分に画素６１が設けられている。
そして、各ゲート配線はゲートドライバ５１に接続さ
れ、ゲート信号（走査信号）が印加されるようになって
いる。また、各ドレイン配線はドレインドライバ（デー
タドライバ）５２に接続され、データ信号（ビデオ信
号）が印加されるようになっている。これらのドライバ
５１，５２によって周辺駆動回路部５３が構成されてい
る。そして、各ドライバ５１，５２のうち少なくともい
ずれか一方を画素部５０と同一基板上に形成したＬＣＤ
は、一般にドライバ一体型（ドライバ内蔵型）ＬＣＤと
呼ばれる。尚、ゲートドライバ５１が、画素部５０の両
側に設けられている場合もある。また、ドレインドライ
バ５２が、画素部５０の両側に設けられている場合もあ
る。

【０００８】図１５に、ゲート配線Ｇn とドレイン配線
Ｄn との直交部分に設けられている画素６１の等価回路
を示す。画素６１は、画素駆動素子としてのＴＦＴ、液
晶セルＬＣ、補助容量ＣS から構成される。ゲート配線
Ｇn にはＴＦＴのゲートが接続され、ドレイン配線Ｄn
にはＴＦＴのドレインが接続されている。そして、ＴＦ
Ｔのソースには、液晶セルＬＣの表示電極（画素電極）
と補助容量（蓄積容量または付加容量）ＣS とが接続さ
れている。この液晶セルＬＣと補助容量ＣS とにより、
前記信号蓄積素子が構成される。液晶セルＬＣの共通電
極（表示電極の反対側の電極）には電圧Ｖcom が印加さ
れている。一方、補助容量ＣS において、ＴＦＴのソー
スと接続される側の電極の反対側の電極には定電圧ＶR
が印加されている。この液晶セルＬＣの共通電極は、文
字どおり全ての画素６１に対して共通した電極となって
いる。そして、液晶セルＬＣの表示電極と共通電極との
間には静電容量が形成されている。尚、補助容量ＣS に
おいて、ＴＦＴのソースと接続される側の電極の反対側
の電極は、隣のゲート配線Ｇn+1 と接続されている場合
もある。

【０００９】このように構成された画素６１において、
ゲート配線Ｇn を正電圧にしてＴＦＴのゲートに正電圧
を印加すると、ＴＦＴがオンとなる。すると、ドレイン
配線Ｄn に印加されたデータ信号で、液晶セルＬＣの静
電容量と補助容量ＣS とが充電される。反対に、ゲート
配線Ｇn を負電圧にしてＴＦＴのゲートに負電圧を印加
すると、ＴＦＴがオフとなり、その時点でドレイン配線
Ｄn に印加されていた電圧が、液晶セルＬＣの静電容量
と補助容量ＣS とによって保持される。このように、画
素６１へ書き込みたいデータ信号をドレイン配線に与え
てゲート配線の電圧を制御することにより、画素６１に
任意のデータ信号を保持させておくことができる。その
画素６１の保持しているデータ信号に応じて液晶セルＬ
Ｃの透過率が変化し、画像が表示される。

【００１０】ここで、画素６１の特性として重要なもの
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、画素部５０の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣおよび補
助容量ＣS ）に対して所望のビデオ信号電圧を十分に書
き込むことができるかどうかという点である。また、保
持特性に対して要求されるのは、信号蓄積素子に一旦書
き込んだビデオ信号電圧を必要な時間だけ保持すること
ができるかどうかという点である。

【００１１】補助容量ＣS が設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性および保
持特性を向上させるためである。すなわち、液晶セルＬ
Ｃはその構造上、静電容量の増大には限界がある。そこ
で、補助容量ＣS によって液晶セルＬＣの静電容量の不
足分を補うわけである。

【００１２】

【発明が解決しようとする課題】従来、ドライバ一体型
ＬＣＤでは、多結晶シリコンＴＦＴの能動層の膜厚が画
素部５０と周辺駆動回路部５３とで同一であった。

【００１３】前記したように、画素部５０においては、
画素駆動素子がオン状態からオフ状態に切り換わってか
ら次にオン状態になるまでの間（１フレームの間）だけ
データ信号を信号蓄積素子に蓄えておく必要がある。そ
のため、画素部５０に配置された画素駆動素子としての
多結晶シリコンＴＦＴについては、オフ電流（リーク電
流）を小さくしなければならない。一方、周辺駆動回路
部５３においては動作速度を速くする必要がある。その
ため、周辺駆動回路部５３を構成する多結晶シリコンＴ
ＦＴについては、オン電流を大きくしなければならな
い。

【００１４】ところが、多結晶シリコンＴＦＴのオフ電
流を小さくするには能動層（特に、チャネル部）の膜厚
を薄くしなければならず、オン電流を大きくするには能
動層（特に、チャネル部）の膜厚を厚くしなければなら
ない。現在のＬＣＤでは、周辺駆動回路部５３の動作速
度の向上より、１フレームの間だけデータ信号を信号蓄
積素子に確実に蓄えておくことの方が重要である。その
ため、多結晶シリコンＴＦＴの能動層の膜厚は、オフ電
流を小さくすることに留意して薄く設定されている。し
かし、結果として、多結晶シリコンＴＦＴのオン電流が
小さくなり、周辺駆動回路部５３の動作速度が低下する
ことは否めない。

【００１５】また、従来、多結晶シリコンのソース・ド
レイン領域の不純物濃度は、画素部５０と周辺駆動回路
部５３とで同一であった。ところが、多結晶シリコンＴ
ＦＴのオフ電流を小さくするには不純物濃度を低くしな
ければならず、オン電流を大きくするには不純物濃度を
高くしなければならない。現在のＬＣＤでは、前記した
ように能動層の膜厚を薄く設定しているため、ソース・
ドレイン領域の不純物濃度を低く設定すると、多結晶シ
リコンＴＦＴのオン電流が小さくなり過ぎて周辺駆動回
路部５３の動作に支障がでる。そのため、ソース・ドレ
イン領域の不純物濃度は、周辺駆動回路部５３の多結晶
シリコンＴＦＴのオン電流を大きくすることに留意して
高く設定されている。しかし、それでは画素部５０の多
結晶シリコンＴＦＴのオフ電流も大きくなってしまい、
能動層の膜厚を薄く設定した意味がなくなってしまう。

【００１６】このように、画素部５０と周辺駆動回路部
５３との両方に要求される性能を共に満足させることが
できないという問題があった。そこで、周辺駆動回路部
５３の多結晶シリコンＴＦＴについてはＳＤ（SingleDr
ain）構造をとることでオン電流を大きくし、画素部５
０の多結晶シリコンＴＦＴについてはＬＤＤ（Lightly
Doped Drain ）構造をとることでオフ電流を小さくする
方法が提案されている。しかし、ＬＤＤ構造を作成する
には正確なマスク合わせが必要であり、製造工程におけ
る制御性が悪化する上にスループットが低下するという
問題があった。

【００１７】本発明は上記問題点を解決するためになさ
れたものであって、以下の目的を有するものである。

【００１８】１〕画素部と周辺駆動回路部との両方に要
求される性能を満足することができる優れたドライバ一
体型の表示装置を提供する。２〕画素部と周辺駆動回路部との両方に要求される性能
を満足することができる優れたドライバ一体型の表示装
置の製造方法を提供することに係り、特に、高スループ
ットな製造方法を提供する。

【００１９】

【課題を解決するための手段】請求項１に記載の発明
は、画素部と周辺駆動回路部とが同一基板上に形成され
たドライバ一体型の表示装置において、画素部に配置さ
れた画素駆動素子と周辺駆動回路部を構成する半導体素
子とが薄膜トランジスタからなり、前記画素駆動素子と
しての薄膜トランジスタのソース領域およびドレイン領
域の表層部分の不純物濃度が、前記表層部分以外の不純
物濃度及び前記半導体素子としての薄膜トランジスタの
ソース領域およびドレイン領域の表層部分の不純物濃度
よりも高いことをその要旨とする。

【００２０】請求項２に記載の発明は、請求項１に記載
の表示装置において、前記画素駆動素子の能動層の不純
物濃度が１０Ｅ１９ｃｍ ^-3 以上であることをその要旨と
する。

【００２１】請求項３に記載の発明は、画素部と周辺駆
動回路部とが同一基板上に形成されたドライバ一体型の
表示装置の製造方法において、絶縁基板上にシリコン膜
とゲート絶縁膜とゲート電極とを順次形成する第１の工
程と、ゲート電極を用いた自己整合技術により、画素部
に対応するゲート絶縁膜だけをエッチングして薄くする
第２の工程と、ゲート電極を用いた自己整合技術によ
り、画素部および周辺駆動回路部のシリコン膜にソース
領域およびドレイン領域を形成するための不純物を注入
する第３の工程とを備え、前記第２の工程により、前記
第３の工程において不純物を注入したときに、この不純
物の濃度のピークを、画素部のシリコン膜については基
板内に、周辺駆動回路部のシリコン膜についてはこのシ
リコン膜内にもってくることをその要旨とする。

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【作用】請求項１に記載の発明によれば、画素駆動素子
としての薄膜トランジスタのソース領域およびドレイン
領域の表層部分の不純物濃度を高くすることで、ソース
領域およびドレイン領域とそれぞれコンタクトする電極
のコンタクト抵抗を十分に低くすることができる。

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】請求項２に記載の発明によれば、前記画素
駆動素子の能動層の不純物濃度が１０Ｅ１９ｃｍ ^-3以上
であるため、十分なオン電流を得ることができる。

【００４１】請求項３に記載の発明によれば、画素部の
薄膜トランジスタの能動層と周辺駆動回路部の薄膜トラ
ンジスタの能動層とを異なった不純物濃度にすることが
容易にできる。

【００４２】請求項１５に記載の発明によれば、画素駆
動素子としての薄膜トランジスタのソース領域およびド
レイン領域の表層部分の不純物濃度を高くすることがで
き、ソース領域およびドレイン領域とそれぞれコンタク
トする電極のコンタクト抵抗を十分に低くすることが可
能になる。

【００４３】

【実施例】以下、本発明をドライバ一体型のアクティブ
マトリックス方式ＬＣＤに具体化した第１〜第３実施例
を図面に従って説明する。尚、各実施例のアクティブマ
トリックス方式ＬＣＤにおけるブロック構成は図１１に
示したとおりである。また、各実施例では、画素部５０
および周辺駆動回路部５３の多結晶シリコンＴＦＴとし
てプレーナ型を採用している。

【００４４】（第１実施例）以下、第１実施例を図１〜
図５に従って説明する。図１に、後記する多結晶シリコ
ンＴＦＴの製造方法において、ゲート電極の形成までを
終えた状態の断面図を示す。画素部５０の多結晶シリコ
ンＴＦＴ１と周辺駆動回路部５３の多結晶シリコンＴＦ
Ｔ２とは、同一の透明絶縁基板３上に形成される。各多
結晶シリコンＴＦＴ１，２において、ゲート絶縁膜４の
膜厚およびゲート電極５の寸法は同一である。また、各
多結晶シリコンＴＦＴ１，２は共にＳＤ構造である。し
かし、多結晶シリコンＴＦＴ１の能動層として用いられ
る多結晶シリコン膜６ａの膜厚は、オフ電流を十分に小
さくできるように薄くなっている。一方、多結晶シリコ
ンＴＦＴ２の能動層として用いられる多結晶シリコン膜
６ｂの膜厚は、オン電流を十分に大きくできるように厚
くなっている。

【００４５】従って、多結晶シリコンＴＦＴ１のオフ電
流を小さくした上で、多結晶シリコンＴＦＴ２のオン電
流を大きくすることができる。その結果、画素部５０と
周辺駆動回路部５３との両方に要求される性能を共に満
足させることができ、優れたＬＣＤを得ることが可能に
なる。

【００４６】ところで、多結晶シリコン膜６ａの膜厚は
薄くなるほど多結晶シリコンＴＦＴ１のオフ電流が小さ
くなるが、あまり薄くなるとオン電流も小さくなり過ぎ
て画素駆動素子として必要な動作ができなくなる。その
ため、多結晶シリコン膜６ａの膜厚は300 〜800 Åが適
当であり、好ましくは400 〜700 Å、特に好ましくは50
0 〜600 Åである。

【００４７】一方、多結晶シリコン膜６ｂの膜厚は厚く
なるほど多結晶シリコンＴＦＴ２のオン電流が大きくな
るが、あまり厚くなると後記する製造工程（成膜および
エッチング）に時間がかかってスループットが低下す
る。そのため、多結晶シリコン膜６ｂの膜厚は1000〜20
00Åが適当であり、好ましくは1300〜2000Å、特に好ま
しくは1500〜1800Åである。

【００４８】次に、本実施例の第１の製造方法を図２，
図１，図４に従って説明する。工程１（図２（ａ）参照）；絶縁基板（石英ガラス，高
耐熱ガラス）３上にノンドープの多結晶シリコン膜１１
（膜厚；1000〜2000Å）を形成する。ここで、画素部５
０および周辺駆動回路部５３において、多結晶シリコン
膜１１の膜厚は同一である。

【００４９】多結晶シリコン膜１１の形成方法には以下
のものがある。多結晶シリコン膜１１を直接形成する方法；常圧ＣＶ
Ｄ法，減圧ＣＶＤ法，プラズマＣＶＤ法，光励起ＣＶＤ
法，蒸着法，ＥＢ（Electron Beam ）蒸着法，ＭＢＥ
（Molecular Beam Epitaxy）法，スパッタ法などを用い
る。

【００５０】この中では、モノシラン（ＳｉＨ₄）また
はジシラン（Ｓｉ₂Ｈ₆）の熱分解を利用する減圧ＣＶ
Ｄ法が一般的であり、最も高品質な多結晶シリコン膜１
１を形成することができる。減圧ＣＶＤ法では、処理温
度が550 ℃以下では非晶質、620 ℃以上では多結晶とな
る。

【００５１】また、プラズマ中でのモノシランまたはジ
シランの熱分解を利用するプラズマＣＶＤ法も用いられ
る。プラズマＣＶＤ法の処理温度は300 ℃程度で、水素
を添加すると反応が促進されて非晶質シリコン膜が形成
される。そして、不活性ガス（ヘリウム，ネオン，アル
ゴン，クリプトン，キセノン，ラドン）を添加するとプ
ラズマが励起され、同一の処理温度でも多結晶シリコン
膜が形成される。

【００５２】非晶質シリコン膜を形成した後に多結晶
化させて多結晶シリコン膜１１を形成する方法；固相成
長法や溶融再結晶化法を用いる。固相成長法は、非晶質
シリコン膜に600 ℃前後で20時間前後の長時間の熱処理
を行うことにより、固体のままで多結晶化させて多結晶
シリコン膜を得る方法である。

【００５３】溶融再結晶化法は、非晶質シリコン膜の表
面だけを溶融させて再結晶化を図りながら基板温度を60
0 ℃以下に保つ方法であり、レーザアニール法やＲＴＡ
（Rapid Thermal Annealing ）法がある。レーザアニー
ル法は、非晶質シリコン膜の表面にレーザを照射して加
熱溶融させる方法である。ＲＴＡ法は、非晶質シリコン
膜の表面にランプ光を照射して加熱溶融させる方法であ
る。

【００５４】このように基板温度が600 ℃以上にならな
いようにすれば、透明絶縁基板３として高耐熱ガラスを
用いることができる。石英ガラスは大型化に伴って著し
く高価になる上に現在のところ大型化には限りがあるた
め、基板の寸法が制約を受ける。そのため、コスト的に
見合うＬＣＤのパネルサイズは２型以下となり、ビデオ
カメラのビューファインダ用や液晶プロジェクタ用とし
ては十分に使用できるものの、直視用としてはパネルサ
イズが小さすぎて使用できない。一方、通常のガラス
（高耐熱ガラス）は石英ガラスの約1/10の価格で寸法に
も制限がない。現在、ＬＣＤ用に市販されている高耐熱
ガラス（例えば、米国Corning Inc.製の「7059」）では
600 ℃程度の耐熱温度がある。そこで、透明絶縁基板３
に通常のガラス（高耐熱ガラス）を使えるように、多結
晶シリコンＴＦＴを600 ℃程度以下の低温の工程（低温
プロセスと呼ばれる）を使って形成することが求められ
ている。尚、多結晶シリコンＴＦＴを1000℃程度の高温
の工程で形成する場合は、低温プロセスに対して高温プ
ロセスと呼ばれる。

【００５５】工程２（図２（ｂ）参照）；周辺駆動回路
部５３の多結晶シリコン膜１１上だけにレジストパター
ンRPを形成する。このとき、画素部５０の多結晶シリコ
ン膜１１上にはレジストパターンRPが形成されないよう
にマスク合わせを行う必要がある。しかし、そのマスク
合わせに必要とされる精度は、ＬＤＤ構造を作成する場
合に比べてはるかに低いもので十分である。また、この
工程２の時点ではＬＣＤの構成部材が何一つ形成されて
いないため、多少のマスクずれが生じたとしても後の工
程でそのずれを補正したマスク合わせを行うことで、Ｌ
ＣＤの完成時におけるマスクずれの影響を無くすことも
できる。従って、本実施例によれば、周辺駆動回路部５
３の多結晶シリコンＴＦＴ２についてはＳＤ構造をと
り、画素部５０の多結晶シリコンＴＦＴ１についてはＬ
ＤＤ構造をとる場合に比べて、製造工程における制御性
が良好になる上にスループットを向上させることができ
る。

【００５６】工程３（図２（ｃ）参照）；レジストパタ
ーンRPをエッチングマスクとして用いたエッチングによ
り、画素部５０の多結晶シリコン膜１１だけを所定の厚
さだけ均一にエッチバックする。その結果、画素部５０
の多結晶シリコン膜１１は、周辺駆動回路部５３の多結
晶シリコン膜１１に比べて薄くなる。このようにして、
画素部５０の多結晶シリコン膜１１から多結晶シリコン
膜６ａが形成され、周辺駆動回路部５３の多結晶シリコ
ン膜１１から多結晶シリコン膜６ｂが形成される。

【００５７】工程４（図１参照）；多結晶シリコン膜６
ａ，６ｂ上にゲート絶縁膜４（膜厚；1000Å) を形成す
る。ゲート絶縁膜４の形成方法には以下のものがある。

【００５８】[1] 酸化法を用いてシリコン酸化膜を形成
する方法；高温酸化法（乾燥酸素を用いるドライ酸化
法，湿った酸素を用いるウェット酸化法，水蒸気雰囲気
中での酸化法），低温酸化法（高圧水蒸気雰囲気中での
酸化法，酸素プラズマ中での酸化法），陽極酸化法など
を用いる。

【００５９】この中では、900 〜1200℃程度の高温酸化
法が一般的である。 [2] 被着法を用いてシリコン酸化膜，シリコン窒化膜，
シリコン窒酸化膜（ＳｉＯ_xＮ_y）を形成する方法；Ｃ
ＶＤ法やＰＶＤ法を用いる。また、各膜を組み合わせて
多層構造にする方法もある。

【００６０】ＣＶＤ法には常圧ＣＶＤ法，減圧ＣＶＤ
法，プラズマＣＶＤ法，光励起ＣＶＤ法がある。シリコ
ン酸化膜の形成には、モノシランまたはジシランの酸
化，有機オキシシラン（ＴＥＯＳなど）の熱分解，ハロ
ゲン化珪素の加水分解などを用いる。シリコン窒化膜の
形成には、アンモニアおよびジクロルシラン（ＳｉＨ₂
Ｃｌ₂），アンモニアおよびモノシラン，窒素およびモ
ノシランなどの熱分解などを用いる。シリコン窒酸化膜
は酸化膜と窒化膜の両膜の特性をもつもので、シリコン
窒化膜の形成の系に酸化窒素（Ｎ₂Ｏ）を少量導入する
ことで形成できる。

【００６１】ＰＶＤ法には蒸着法，ＥＢ（Electron Bea
m ）蒸着法，ＭＢＥ（Molecular Beam Epitaxy）法，ス
パッタ法などがある。尚、ゲート絶縁膜４の形成方法に
も高温プロセスおよび低温プロセスがある。高温プロセ
スでは、一般に前記した高温酸化法が用いられる。一
方、低温プロセスでは、一般に前記した酸素プラズマ中
での酸化法や被着法などが用いられ、処理温度が600 ℃
程度以下に抑えられる。

【００６２】次に、ゲート絶縁膜４上にゲート電極５を
形成して所望の形状にパターニングする。ゲート電極５
としては、多結晶シリコン，金属シリサイド，ポリサイ
ド，高融点金属担体，その他の金属（アルミ，金，銀，
銅など）などが用いられる。

【００６３】工程５（図４参照）；自己整合技術によ
り、ゲート電極５をマスクとして多結晶シリコン膜６
ａ，６ｂにソース・ドレイン領域１２を形成する。ソー
ス・ドレイン領域１２の形成方法にも高温プロセスおよ
び低温プロセスがある。高温プロセスでは、不純物をイ
オン注入後に高温の熱処理を行って不純物を活性化させ
る。低温プロセスでは、ホスフィン（ＰＨ₃）およびプ
ロトン（Ｈ₂）によるイオンシャワーを照射すること
で、特別な熱処理工程を設けることなく不純物の注入と
活性化を同時に行う。尚、低温プロセスでは、不純物を
イオン注入後に600 ℃程度の低温で数時間〜数十時間の
熱処理を行うことで不純物を活性化させる方法もある。
透明絶縁基板３に高耐熱ガラスを用いた場合には、多結
晶シリコン膜６ａ，６ｂの形成時だけでなく、ゲート絶
縁膜４およびソース・ドレイン領域１２の形成時にも低
温プロセスを用いなければならない。

【００６４】そして、デバイスの全面に層間絶縁膜１３
を形成する。層間絶縁膜１３としては、ＣＶＤ法，プラ
ズマＣＶＤ法，光励起ＣＶＤ法，蒸着法，スパッタ法な
どによって形成されたシリコン酸化膜，シリケートガラ
ス，シリコン窒化膜などが用いられる。

【００６５】その後、ソース・ドレイン領域１２とコン
タクトするコンタクトホール１３ａを層間絶縁膜１３に
形成し、ソース・ドレイン電極１４を形成して多結晶シ
リコンＴＦＴ１，２が完成する。

【００６６】次に、本実施例の第２の製造方法を図３，
図１，図４に従って説明する。工程１（図３（ａ）参照）；透明絶縁基板３上にノンド
ープの多結晶シリコン膜２１（膜厚；300 〜800 Å）を
形成する。ここで、画素部５０および周辺駆動回路部５
３において、多結晶シリコン膜２１の膜厚は同一であ
る。多結晶シリコン膜２１の形成方法は、前記した多結
晶シリコン膜１１の形成方法と同じである。

【００６７】工程２（図３（ｂ）参照）；画素部５０の
多結晶シリコン膜２１上だけにレジストパターンRPを形
成する。この場合にも、レジストパターンRPを形成する
際のマスク合わせに必要とされる精度はＬＤＤ構造を作
成する場合に比べてはるかに低いもので十分であり、多
少のマスクずれが生じたとしてもＬＣＤの完成時にはそ
の影響を無くすことができる。

【００６８】工程３（図３（ｃ）参照）；レジストパタ
ーンRPをマスクとして用い、画素部５０の多結晶シリコ
ン膜２１上だけに所定の膜厚の多結晶シリコン膜２２を
形成する。多結晶シリコン膜２２の形成方法は多結晶シ
リコン膜２１の形成方法と同じである。その結果、周辺
駆動回路部５３の多結晶シリコン膜２１，２２は、画素
部５０の多結晶シリコン膜２１に比べて厚くなる。この
ようにして、画素部５０の多結晶シリコン膜２１から多
結晶シリコン膜６ａが形成され、周辺駆動回路部５３の
多結晶シリコン膜２１，２２から多結晶シリコン膜６ｂ
が形成される。

【００６９】工程４（図１参照）および工程５（図４参
照）；第１の製造方法の工程４および工程５と同じであ
る。このように、第１および第２の製造方法によれば、
多結晶シリコンＴＦＴ１，２を容易に製造することがで
きる。その結果、ＬＣＤを製造するのも容易になる。

【００７０】尚、オン電流およびオフ電流に関係するの
は、図４に示すソース・ドレイン領域１２の間のチャネ
ル領域１２ａに対応する多結晶シリコン膜６ａ，６ｂの
膜厚である。そのため、前記したように多結晶シリコン
膜６ａ，６ｂ全体の膜厚を変えるのではなく、チャネル
領域１２ａの膜厚だけを変えてもよい。つまり、多結晶
シリコンＴＦＴ１のチャネル領域１２ａを薄く、多結晶
シリコンＴＦＴ２のチャネル領域１２ａを厚くし、各多
結晶シリコンＴＦＴ１，２共にソース・ドレイン領域１
２の膜厚は同じにしてもよい。

【００７１】次に、上記のように製造された多結晶シリ
コンＴＦＴ１を画素駆動素子として用いた透過型構成を
とるＬＣＤの画素部の製造方法を図５に従って説明す
る。工程一；層間絶縁膜１３の形成に先立ち、スパッタ法に
より、透明絶縁基板３の画素部５０上にインジウム錫酸
化物（ＩＴＯ；Indium Tin Oxide）等からなる補助容量
の蓄積電極１０１を形成する。

【００７２】工程二；デバイスの全面に絶縁膜１０２を
形成する。絶縁膜１０２の材質としては、シリコン酸化
膜，シリケートガラス，シリコン窒化膜などが用いら
れ、その形成にはＣＶＤ法またはＰＶＤ法が用いられ
る。次に、絶縁膜１０２にソース・ドレイン電極１４と
コンタクトするためのコンタクトホールを形成し、スパ
ッタ法により、そのコンタクトホールを含むデバイスの
全面にＩＴＯ膜を形成し、そのＩＴＯ膜をパターニング
して表示電極１０３を形成する。

【００７３】工程三；多結晶シリコンＴＦＴ１が形成さ
れた透明絶縁基板３と、表面に共通電極１０４が形成さ
れた透明絶縁基板１０５とを相対向させ、各基板２，１
０５の間に液晶を封入して液晶層１０６を形成する。そ
の結果、ＬＣＤの画素部５０が完成する。

【００７４】（第２実施例）以下、第２実施例の製造方
法を図６〜図１０に従って説明する。尚、本実施例にお
いて、第１実施例と同じ構成部材については符号を等し
くしてその詳細な説明を省略する。

【００７５】工程１（図６（ａ）参照）；透明絶縁基板
３上にノンドープの多結晶シリコン膜３１（膜厚；1000
Å）を形成する。多結晶シリコン膜３１の形成方法は、
前記した多結晶シリコン膜１１の形成方法と同じであ
る。次に、多結晶シリコン膜３１上にゲート絶縁膜４を
形成し、ゲート絶縁膜４上にゲート電極５を形成する。工程２（図６（ｂ）参照）；周辺駆動回路部５３のゲー
ト絶縁膜４およびゲート電極５の上だけにレジストパタ
ーンRPを形成する。この場合にも、レジストパターンRP
を形成する際のマスク合わせに必要とされる精度はＬＤ
Ｄ構造を作成する場合に比べてはるかに低いもので十分
であり、多少のマスクずれが生じたとしてもＬＣＤの完
成時にはその影響を無くすことができる。次に、レジス
トパターンRPおよび画素部５０のゲート電極５をエッチ
ングマスクとして用いたエッチングにより、画素部５０
のゲート絶縁膜４だけを所定の厚さだけ除去する。その
結果、画素部５０のゲート絶縁膜４ａの膜厚はゲート電
極５直下の部分を除いて、周辺駆動回路部５３のゲート
絶縁膜４ｂに比べて薄くなる。

【００７６】工程３（図７参照）；自己整合技術によ
り、ゲート電極５をマスクとして多結晶シリコン膜３１
にソース・ドレイン領域１２を形成する。ここで、高温
プロセスを用いた場合には、不純物をイオン注入（例え
ば、リンイオンを用い、注入電圧；100keV，注入密度；
2E15cm^-2）した後に高温の熱処理を行って不純物を活性
化させる。

【００７７】従って、各ゲート絶縁膜４ａ，４ｂの膜厚
を不純物の注入条件に合わせて最適に制御すれば、多結
晶シリコン膜３１に注入した不純物の濃度のピークＰ
を、画素部５０の多結晶シリコンＴＦＴ１については透
明絶縁基板３内に、周辺駆動回路部５３の多結晶シリコ
ンＴＦＴ２については多結晶シリコン膜３１内にもって
くることができる。その結果、ソース・ドレイン領域１
２の不純物濃度は、多結晶シリコンＴＦＴ１では低くな
り、多結晶シリコンＴＦＴ２では高くなる。これによ
り、多結晶シリコンＴＦＴ１のオフ電流を小さくした上
で、多結晶シリコンＴＦＴ２のオン電流を大きくするこ
とができる。このように、本実施例においても、画素部
５０と周辺駆動回路部５３との両方に要求される性能を
共に満足させることができ、優れたＬＣＤを得ることが
可能になる。

【００７８】尚、低温プロセスを用いた場合にも、各ゲ
ート絶縁膜４ａ，４ｂの膜厚を不純物の注入条件に合わ
せて最適に制御することで、同様の効果を得ることがで
きる。

【００７９】ところで、ゲート絶縁膜４ａの膜厚は薄く
なっているが、ゲート絶縁膜としての機能を要求される
のはゲート電極５直下（チャネル領域１２ａ上）の部分
であり、ゲート電極５直下におけるゲート絶縁膜４ａの
膜厚はゲート絶縁膜４ｂと同じである。そのため、多結
晶シリコンＴＦＴ１においてゲート絶縁膜４ａは十分に
その機能を果たし、素子特性が劣化することはない。

【００８０】工程４（図８参照）；デバイスの全面に層
間絶縁膜１３を形成する。次に、ソース・ドレイン領域
１２とコンタクトするコンタクトホール１３ａを層間絶
縁膜１３に形成する。続いて、周辺駆動回路部５３上だ
けにレジストパターンRPを形成する。この場合にも、レ
ジストパターンRPを形成する際のマスク合わせに必要と
される精度は、ＬＤＤ構造を作成する場合に比べてはる
かに低いもので十分である。そして、レジストパターン
RPをマスクとして用い、画素部５０のコンタクトホール
１３ａ内だけに低濃度のイオン注入（例えば、リンイオ
ンを用い、注入電圧；25keV ，注入密度；1E15cm^-2）を
行う。すると、多結晶シリコンＴＦＴ１のソース・ドレ
イン領域１２の表層部分の不純物濃度が高められる。そ
の後、第１実施例と同様にソース・ドレイン電極１４を
形成して多結晶シリコンＴＦＴ１，２が完成する。

【００８１】このように、多結晶シリコンＴＦＴ１のソ
ース・ドレイン領域１２の表層部分の不純物濃度をわず
かに高めることにより、ソース・ドレイン領域１２とソ
ース・ドレイン電極１４とのコンタクト抵抗を下げるこ
とができる。尚、ソース・ドレイン領域１２の表層部分
の不純物濃度をわずかに高くした程度では、多結晶シリ
コンＴＦＴ１のオフ電流はほとんど増大しないため、上
記した効果が損なわれることはない。このような工程を
設けるのは、多結晶シリコンＴＦＴ１のソース・ドレイ
ン領域１２の不純物濃度が低いことからソース・ドレイ
ン領域１２とソース・ドレイン電極１４とのコンタクト
抵抗が大きくなり過ぎて必要なコンタクトがとれなくな
る恐れがあるためである。従って、工程３におけるソー
ス・ドレイン領域１２の形成時において、多結晶シリコ
ンＴＦＴ１のソース・ドレイン領域１２とソース・ドレ
イン電極１４とのコンタクト抵抗が十分に小さくなって
いれば、この工程４については省いてもよい。

【００８２】図９に、ソース・ドレイン領域１２の不純
物濃度を変化させた場合の多結晶シリコンＴＦＴ１のオ
ン電流の変化を示す。図１０に、ソース・ドレイン領域
１２の不純物濃度を変化させた場合の多結晶シリコンＴ
ＦＴ１のオフ電流の変化を示す。

【００８３】図９および図１０より、多結晶シリコンＴ
ＦＴ１のソース・ドレイン領域１２の不純物濃度は10E1
9cm ^-3以上にすればよく、望ましくは10E19〜10E20cm ^-3
である。

【００８４】尚、本実施例におけるＬＣＤの画素部５０
の製造方法については、第１実施例のそれと同様である
ので説明を省略する。（第３実施例）以下、第３実施例の製造方法を図１１お
よび図１２に従って説明する。尚、本実施例において、
第２実施例と同じ構成部材については符号を等しくして
その詳細な説明を省略する。

【００８５】工程１（図１１（ａ）参照）；透明絶縁基
板３上に多結晶シリコン膜３１を形成する。次に、多結
晶シリコン膜３１上にゲート絶縁膜４を形成し、ゲート
絶縁膜４上にゲート電極５を形成する。続いて、自己整
合技術により、ゲート電極５をマスクとして多結晶シリ
コン膜３１にソース・ドレイン領域１２を形成する。こ
こで、高温プロセスを用いた場合には、画素部５０およ
び周辺駆動回路部５３の全体に低濃度の不純物をイオン
注入（例えば、リンイオンを用い、注入電圧；100keV，
注入密度；5E14cm^-2）した後に高温の熱処理を行って不
純物を活性化させる。尚、低温プロセスを用いた場合も
同様に、画素部５０および周辺駆動回路部５３の全体に
低濃度の不純物を注入する。

【００８６】工程２（図１１（ｂ）参照）；画素部５０
上だけにレジストパターンRPを形成する。この場合に
も、レジストパターンRPを形成する際のマスク合わせに
必要とされる精度はＬＤＤ構造を作成する場合に比べて
はるかに低いもので十分であり、多少のマスクずれが生
じたとしてもＬＣＤの完成時にはその影響を無くすこと
ができる。そして、レジストパターンRPをマスクとして
用い、周辺駆動回路部５３だけに高濃度の不純物を注入
する。ここで、高温プロセスを用いた場合には、高濃度
の不純物をイオン注入（例えば、リンイオンを用い、注
入電圧；100keV，注入密度；2E15cm^-2）した後に高温の
熱処理を行って不純物を活性化させる。その結果、ソー
ス・ドレイン領域１２の不純物濃度は、多結晶シリコン
ＴＦＴ１では低くなり、多結晶シリコンＴＦＴ２では高
くなる。尚、低温プロセスを用いた場合も同様に、周辺
駆動回路部５３だけに低濃度の不純物を注入する。

【００８７】これにより、多結晶シリコンＴＦＴ１のオ
フ電流を小さくした上で、多結晶シリコンＴＦＴ２のオ
ン電流を大きくすることができる。このように、本実施
例においても、画素部５０と周辺駆動回路部５３との両
方に要求される性能を共に満足させることができ、優れ
たＬＣＤを得ることが可能になる。

【００８８】工程３（図１２参照）；具体的な方法は第
２実施例の工程４と同じであり、作用および効果につい
ても同様である。尚、本実施例におけるＬＣＤの画素部
５０の製造方法については、第１実施例のそれと同様で
あるので説明を省略する。

【００８９】ところで、上記各実施例は以下のように変
更してもよく、その場合でも同様の作用および効果を得
ることができる。（１）第１実施例と第２実施例、または、第１実施例と
第３実施例とをそれぞれ組み合わせて実施する。この場
合、各実施例の相乗作用により、本発明の効果をさらに
高めることができる。

【００９０】（２）第２実施例の工程４において、レジ
ストパターンRPを省く。同様に、第３実施例の工程４に
おいて、レジストパターンRPを省く。これらの場合、周
辺駆動回路部５３の多結晶シリコンＴＦＴ２のソース・
ドレイン領域１２の不純物濃度が前記各実施例に比べて
若干高くなる。しかし、多結晶シリコンＴＦＴ２につい
てはオン電流を大きくすることが重要であるため、ソー
ス・ドレイン領域１２の不純物濃度が若干高くなっても
実用上は特に問題とはならない。

【００９１】（３）第２実施例において、図１３に示す
ように、ゲート絶縁膜４ａ，４ｂを２層の絶縁膜４１，
４２によって構成する。この場合、各絶縁膜４１，４２
にエッチングレートの異なる膜を用いて各絶縁膜４１，
４２の膜厚を調整すれば、工程２において、ゲート絶縁
膜４ａを前記したような形状に形成するのが容易にな
る。例えば、下層の絶縁膜４１をシリコン酸化膜で形成
し、上層の絶縁膜４２をシリコン窒化膜で形成すれば、
絶縁膜４２が完全に除去された時点でエッチングを停止
するのが容易になり、製造工程における制御性が良好に
なる。

【００９２】（４）多結晶シリコンＴＦＴ１，２をＳＤ
構造ではなくＬＤＤ構造にする。（５）多結晶シリコン膜６ａ，６ｂ，３１の形成後に、
水素化処理を行うことで多結晶シリコンＴＦＴ１，２の
素子特性を向上させる。水素化処理とは、多結晶シリコ
ンの結晶欠陥部分に水素原子を結合させることにより、
欠陥を減らして結晶構造を安定化させ、電界効果移動度
を高める方法である。

【００９３】（６）チャネル領域１２ａに不純物をドー
ピングして多結晶シリコンＴＦＴ１，２の閾値電圧（Ｖ
th）を制御する。固相成長法で形成した多結晶シリコン
ＴＦＴにおいては、Ｎチャネルトランジスタではディプ
レッション方向に閾値電圧がシフトし、Ｐチャネルトラ
ンジスタではエンハンスメント方向に閾値電圧がシフト
する傾向にある。また、上記（５）の水素化処理を行っ
た場合には、その傾向がより顕著となる。この閾値電圧
のシフトを抑えるには、チャネル領域に不純物をドーピ
ングすればよい。

【００９４】（７）多結晶シリコンＴＦＴ１，２を非晶
質シリコンＴＦＴに置き代える。（８）多結晶シリコンＴＦＴ１，２としてプレーナ型で
はなく、逆プレーナ型，スタガ型，逆スタガ型などを採
用する。

【００９５】（９）透明絶縁基板３をセラミックス基板
やシリコン酸化膜などの絶縁層に置き代え、ＬＣＤでは
なく密着型イメージセンサや三次元ＩＣなどに適用す
る。

【００９６】

【００９７】

【００９８】

【００９９】（ａ）絶縁基板としては、石英ガラス，高
耐熱ガラス，高耐熱樹脂などのあらゆる透明絶縁材料に
よる基板を含むものとする。（ｂ）シリコン膜としては多結晶シリコン膜だけでな
く、非晶質シリコン膜，微結晶を含んだ多結晶シリコン
膜と非晶質シリコン膜との中間の膜をも含むものとす
る。

【０１００】

【発明の効果】１〕画素部と周辺駆動回路部との両方に
要求される性能を満足することが可能な優れたドライバ
一体型の表示装置を提供することができる。

【０１０１】２〕画素部と周辺駆動回路部との両方に要
求される性能を満足することが可能な優れたドライバ一
体型の表示装置の製造方法を提供することができ、特
に、高スループットな製造方法を提供することができ
る。

【図面の簡単な説明】

【図１】第１実施例の製造方法を説明するための概略断
面図。

【図２】第１実施例の製造方法を説明するための概略断
面図。

【図３】第１実施例の製造方法を説明するための概略断
面図。

【図４】第１実施例の製造方法を説明するための概略断
面図。

【図５】ＬＣＤの画素部の製造方法を説明するための概
略断面図。

【図６】第２実施例の製造方法を説明するための概略断
面図。

【図７】第２実施例の製造方法を説明するための概略断
面図。

【図８】第２実施例の製造方法を説明するための概略断
面図。

【図９】第２実施例の作用を説明するための特性図。

【図１０】第２実施例の作用を説明するための特性図。

【図１１】第３実施例の製造方法を説明するための概略
断面図。

【図１２】第３実施例の製造方法を説明するための概略
断面図。

【図１３】第２実施例の別の製造方法を説明するための
概略断面図。

【図１４】アクティブマトリックス方式ＬＣＤのブロッ
ク構成図。

【図１５】画素の等価回路図。

【符号の説明】

１，２…薄膜トランジスタとしての多結晶シリコンＴＦ
Ｔ３…絶縁基板４，４ａ，４ｂ…ゲート絶縁膜５ゲート電極６ａ，６ｂ，３１…能動層およびシリコン膜としての多
結晶シリコン膜１２…ソース領域およびドレイン領域（ソース・ドレイ
ン領域）１２ａ…チャネル領域５０…周辺駆動回路部５３…画素部

フロントページの続き (56)参考文献特開平４−279064（ＪＰ，Ａ) 特開平６−88972（ＪＰ，Ａ) 特開平３−20046（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/1368

Claims

(57)【特許請求の範囲】

【請求項１】画素部と周辺駆動回路部とが同一基板上
に形成されたドライバ一体型の表示装置において、画素
部に配置された画素駆動素子と周辺駆動回路部を構成す
る半導体素子とが薄膜トランジスタからなり、前記画素
駆動素子としての薄膜トランジスタのソース領域および
ドレイン領域の表層部分の不純物濃度が、前記表層部分
以外の不純物濃度及び前記半導体素子としての薄膜トラ
ンジスタのソース領域およびドレイン領域の表層部分の
不純物濃度よりも高い表示装置。
【請求項２】請求項１に記載の表示装置において、前
記画素駆動素子の能動層の不純物濃度が１０Ｅ１９ｃｍ
^-3以上である表示装置。
【請求項３】画素部と周辺駆動回路部とが同一基板上
に形成されたドライバ一体型の表示装置の製造方法にお
いて、絶縁基板上にシリコン膜とゲート絶縁膜とゲート電極と
を順次形成する第１の工程と、ゲート電極を用いた自己整合技術により、画素部に対応
するゲート絶縁膜だけをエッチングして薄くする第２の
工程と、ゲート電極を用いた自己整合技術により、画素部および
周辺駆動回路部のシリコン膜にソース領域およびドレイ
ン領域を形成するための不純物を注入する第３の工程と
を備え、前記第２の工程により、前記第３の工程において不純物
を注入したときに、この不純物の濃度のピークを、画素
部のシリコン膜については基板内に、周辺駆動回路部の
シリコン膜についてはこのシリコン膜内にもってくる表
示装置の製造方法。