JP3134911B2

JP3134911B2 - 半導体集積回路の作製方法

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Publication number: JP3134911B2
Application number: JP30862793A
Authority: JP
Inventors: 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1993-11-15
Filing date: 1993-11-15
Publication date: 2001-02-13
Anticipated expiration: 2016-02-13
Also published as: JPH07162005A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基板上に薄膜トランジ
スタ（以下ＴＦＴという）を集積化した半導体集積回路
に関する。特に透光性を有する基板上に集積化された薄
膜トランジスタを用いたアクティブマトリクス型の液晶
表示装置に関する。

【０００２】

【従来の技術】最近、絶縁基板上に、薄膜状の活性層
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、透明な絶縁基板上に形
成され、マトリクス構造を有する液晶等の表示装置にお
いて、各画素の制御用に利用することが目的である。利
用する半導体の材料・結晶状態によって、アモルファス
シリコンＴＦＴやポリシリコン（多結晶シリコンともい
う）ＴＦＴというように区別されている。

【０００３】もっとも、最近ではポリシリコンとアモル
ファスの中間的な状態を呈する材料も利用する研究がな
されている。中間的な状態については議論がなされてい
るが、本明細書では、何らかの熱的プロセス、例えば、
４５０℃以上の温度での熱アニールやレーザー光や強光
等の強力なエネルギーを照射することによって何らかの
結晶状態に達したものを全てポリシリコンと称すること
とする。

【０００４】また、単結晶シリコン集積回路において
も、いわゆるＳＯＩ技術としてポリシリコンＴＦＴが用
いられており、これは例えば高集積度ＳＲＡＭにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンＴＦＴはほとんど使用さ
れない。

【０００５】ＴＦＴを用いた絶縁基板上の半導体回路で
は、基板と配線との容量結合がないため、高速動作が可
能であり、超高速マイクロプロセッサーや超高速メモリ
ーを実現することが可能である。

【０００６】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。

【０００７】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、マトリクス規模の小さい液晶ディスプレー
のアクティブマトリクスのトランジスタのように、それ
ほどの高速動作が要求されず、一方の導電型だけで十分
であり、かつ、電荷保持能力の高いＴＦＴが必要とされ
る用途に利用されている。

【０００８】一方、多結晶半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ² ／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ² ／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。

【０００９】また、ポリシリコンでは、ＮＭＯＳのＴＦ
Ｔだけでなく、ＰＭＯＳのＴＦＴも同様に得られるので
ＣＭＯＳ回路を形成することが可能で、例えば、アクテ
ィブマトリクス方式の液晶表示装置においては、アクテ
ィブマトリクス部分のみならず、周辺回路（ドライバー
等）をもＣＭＯＳの多結晶ＴＦＴで構成する、いわゆる
モノリシック構造を実現可能である。前述のＳＲＡＭに
使用されるＴＦＴもこの点に注目したものであり、ＰＭ
ＯＳをＴＦＴで構成し、これを負荷トランジスタとして
いる。

【００１０】また、通常のアモルファスＴＦＴにおいて
は、単結晶ＩＣ技術で使用されるようなセルフアライン
プロセスによってソース／ドレイン領域を形成すること
は困難であり、ゲイト電極とソース／ドレイン領域の幾
何学的な重なりによる寄生容量が問題となるのに対し、
ポリシリコンＴＦＴはセルフアラインプロセスが採用で
きるため、寄生容量が著しく抑えられるという特徴を持
つ。

【００１１】しかしながら、ポリシリコンＴＦＴはゲイ
トに電圧が印加されていないとき（非選択時）のリーク
電流（ＯＦＦ電流ともいう）がアモルファスシリコンＴ
ＦＴに比べて大きく、液晶ディスプレー画素の電極にお
いて使用するには、このリーク電流を補うための補助容
量を設け、さらにＴＦＴを２段直列にしてリーク電流を
減じるという手段が講じられていた。

【００１２】また他の方法として、アモルファスシリコ
ンＴＦＴの高いＯＦＦ抵抗を利用し、なおかつ、同一基
板上にモノリシックに高い移動度を有するポリシリコン
ＴＦＴの周辺回路を形成する方法が知られている。これ
は、アモルファスシリコンを形成して、これに選択的に
レーザーを照射して、周辺回路のみを結晶化させること
によって実現される。

【００１３】しかしながら、現在のところ、レーザー照
射プロセスの信頼性の問題（例えば、照射エネルギーの
面内均一性が悪い等）から歩留りが低く、また、アクテ
ィブマトリクス領域には移動度の低いアモルファスシリ
コンＴＦＴを使用することになるので、より高度な利用
は困難である。レーザー照射プロセスについては、より
信頼性が高く、コストの低い熱アニールが望まれる。ま
た、製品の付加価値を高める意味から最低でもＴＦＴの
移動度は５ｃｍ² ／Ｖｓが望まれている。

【００１４】また、従来の液晶ディスプレー装置におい
ては、デコーダー／ドライバ回路を構成するＴＦＴとマ
トリクス配置された画素電極に配置されるＴＦＴとを同
一基板上に形成する構成は提案されているが、液晶ディ
スプレーはデコーダー／ドライバ回路と画素だけで動作
するものでなく、他にＣＰＵ回路やメモリー回路が必要
となる。これまでのところ、これらは、外部に設けら
れ、ワイヤボンディング等によってガラス基板上に形成
されたデコーダー／ドライバ回路と接続されるのである
が、このような構成は作製工程を増加させたり、信頼性
を低下させるという問題を生じる原因となる。

【００１５】

【発明が解決しようとする課題】本発明はこのような困
難な課題に対して解答を与えんとするものであり、高移
動度が要求されるＴＦＴと低リーク電流が要求されるＴ
ＦＴという２種類のＴＦＴを作り分け、さらに液晶ディ
スプレーに必要とされるＣＰＵ回路やメモリー回路をも
同一基板上に形成された構成を提供することを目的とす
る。

【００１６】

【問題を解決する方法】本発明は、一対の基板間に液晶
を挟持した構成を有する液晶表示装置において、液晶表
示装置を構成する一方の基板上に画素電極を駆動するＴ
ＦＴ、デコーダやドライバー回路を構成するＴＦＴ、メ
モリーやＣＰＵを構成するＴＦＴ等々を集積化して形成
したことを特徴とする。

【００１７】従来、高い移動度のＴＦＴを作るためには
含まれる不純物濃度を極力低くすることがなされた。こ
れは単結晶状態とは異なって、ポリシリコンでは不純物
によって結晶粒界のエネルギー障壁が低くなるからであ
る。本発明人の研究によると、ポリシリコン中に含まれ
る酸素もしくは窒素もしくは炭素の濃度によって、ＴＦ
Ｔの特性が変動することが明らかになった。すなわち、
一般に酸素もしくは窒素もしくは炭素の濃度が大きくな
ると、移動度が低下することが観測される。しかし同時
にオフ電流も減少させることができる。同様な効果は、
アモルファスもしくは多結晶状態の半導体被膜に高速の
イオンを照射することによっても得られる。高速イオン
によるダメージによって、その後の熱アニール等による
結晶化工程においても、結晶性は完全には回復せず、そ
の結果、オフ電流の低い半導体被膜が得られる。照射す
べきイオンとしては酸素、炭素、窒素、シリコンが好ま
しく、また、これらのイオンの照射の際に、同時に水素
イオンも含まれていることが好ましい。

【００１８】本発明はこの現象を利用したものであっ
て、画素に配置されるＴＦＴは、酸素や窒素や炭素を不
純物として活性層に添加したり、酸素、窒素、炭素、シ
リコン等を３０ｋｅＶ以上の高速に加速して活性層に注
入することで、低リーク特性とし、ドライバー回路やメ
モリー回路、さらにはＣＰＵ回路を構成する周辺回路部
分は不純物濃度を少なくした高移動度ＴＦＴとするもの
である。

【００１９】上記のような構成を実現するには、高移動
度ＴＦＴの領域をマスクして、酸素、窒素、炭素、珪素
のうちの少なくとの一種類のイオンを加速して導入すれ
ばよい。この際には、これらのイオンに加えて水素イオ
ンも含まれていることが好ましい。また、マスクに関し
ては、通常のｃＭＯＳ技術で用いられるような、フォト
レジストを基板に接着して、パターニングし、開口部に
選択的に導入する方法でもよいし、もっと簡単には、メ
タルマスクのごとき、基板と接着されないマスクを用い
ておこなってもよい。特に後者の方法は、工程が簡単
で、それほど制度の要求されない場合に適している。例
えば、アクティブマトリクス回路領域（イオン照射すべ
き領域）と、その周辺回路領域というように明らかに回
路が別れている場合に適している。そしてその後、熱ア
ニールによって、高移動度ＴＦＴと低リーク電流ＴＦＴ
の双方の活性層の結晶化をおこなう。ここで、熱アニー
ルを用いるのは、均一性において優れているからであ
る。なお、熱アニールの工程は、ゲイト電極が形成され
た後でも、ソース／ドレインが形成された後でも構わな
い。熱アニールの温度は、基板やその他の材料によって
制約を受けるが、シリコンや石英を基板として使用した
場合には、最高１１００℃の熱アニールまで可能であ
る。その他の基板材料、例えば、典型的な無アルカリガ
ラスであるコーニング社の７０５９ガラスの場合には、
６５０℃以下の温度でのアニールが望ましい。

【００２０】本発明の１つの例は、液晶等のアクティブ
マトリクス回路の表示部分において、ＰＭＯＳのＴＦＴ
をスイッチングトランジスタとして用い、アクティブマ
トリクス領域のＴＦＴの活性層中の酸素濃度を１０¹⁸ｃ
ｍ^-3以上、好ましくは５×１０¹⁹ｃｍ^-3以上とし、一
方、周辺回路に使用されるＴＦＴの活性層中の酸素や窒
素の濃度はいずれも１×１０¹⁹ｃｍ^-3以下、好ましくは
１×１０¹⁷ｃｍ^-3以下とすることである。ここで、ＰＭ
ＯＳを用いるのは、ＮＭＯＳに比較してさらにリーク電
流（ＯＦＦ電流）を小さくすることができるからであ
る。なおこれら注入される酸素等の不純物の濃度の上限
は、４×１０²¹原子ｃｍ^-3以下とすることが望ましい。

【００２１】また、画素のＴＦＴ回路においてはＰＭＯ
ＳとＮＭＯＳのＴＦＴが直列に挿入されている場合も本
発明は含む。もちろん、２つのＰＭＯＳのＴＦＴが並列
に挿入されていることも本発明の技術範囲である。

【００２２】また、液晶表示装置において、表示回路部
（アクティブマトリクス）とその駆動回路（周辺回路）
とを有する装置において、駆動回路をＣＭＯＳ回路とす
ることは有用である。この場合、回路の全てがＣＭＯＳ
である必要はないが、トランスミッションゲイトやイン
バータ回路はＣＭＯＳ化されるのが望ましい。

【００２３】ドライバー部のＣＭＯＳ回路に関しては、
高移動度を得るために活性層における酸素や窒素、炭素
等の不純物の濃度を１×１０¹⁹ｃｍ^-3以下、好ましくは
１×１０¹⁷ｃｍ^-3以下とすることが望まれる。その結
果、例えば、ＴＦＴのしきい値電圧は、ＮＭＯＳでは
０．５〜２Ｖ、ＰＭＯＳでは−０．５〜−３Ｖ、さらに
移動度は、ＮＭＯＳでは３０〜１５０ｃｍ² ／Ｖｓ、Ｐ
ＭＯＳでは２０〜１００ｃｍ² ／Ｖｓとすることができ
る。

【００２４】一方、アクティブマトリクス部において
は、リーク電流が、ドレイン電圧１Ｖで１ｐＡ程度の小
さな素子を単独もしくは複数直列にして用いることによ
って、補助容量を小さくすることができ、さらには全く
不必要とすることができる。

【００２５】さらに本発明は、画素電極や周辺ドライバ
ー回路に形成されるＴＦＴと同時に同一基板上にＣＰＵ
回路やメモリー回路をも同時に形成することを特徴とす
る。例えば、単結晶ＩＣでは既に動作速度の限界に達し
ており、これ以上の高速動作をおこなわせるには、トラ
ンジスタの電流容量をより大きくすることが必要である
が、それは消費電流の一段の増加の原因になる。

【００２６】単結晶ＩＣが速度の限界に達したといわれ
るのは、一つには基板と配線の容量によって、大きな損
失が生じているからである。もし、基板に絶縁物を使用
すれば、消費電流をあげなくとも十分に高速な駆動が可
能である。このような理由からＳＯＩ（絶縁物上の半導
体）構造のＩＣが提案されている。

【００２７】以上のようにＴＦＴを集積回路に利用する
ことは有用である。従って、液晶表示装置の画素を構成
するマトリクス回路、マトリクス回路を駆動するドライ
バー回路やデコーダー回路のみならず、、さらにはＣＰ
Ｕ回路やメモリー回路を同一基板上に形成することは、
液晶表示装置の小型化や集積化のために極めて有用であ
る。

【００２８】本発明においては、ＴＦＴの活性層中に酸
素や窒素さらには炭素をドーピングすることによって、
リーク電流特性を制御することを特徴の一つとするが、
このドーピングによって移動度は低下する。従って、リ
ーク電流と移動度とはその目的に合致するように適時選
択する必要がある。

【００２９】

【実施例】図１に示すように以下の実施例において説明
するＴＦＴは全て同一基板１４上に形成されることを前
提としている。この一つの基板上に形成される構成のブ
ロック図を図１に示す。図１において、１１がアクティ
ブマトリックス部分の一つの画素に設けられたＴＦＴで
あり、１２が液晶、１３がキャパシタである。図１に示
す構成においては、各画素に形成されるＴＦＴ１１に加
えてさらに入力ポート、補正メモリー、メモリー、ＣＰ
Ｕ、ＸＹ分岐、Ｘデコーダー／ドライバー、Ｙデコーダ
ー／ドライバー、の回路を構成するＴＦＴを全て同一基
板上に形成することを特徴とする。

【００３０】図１に示す構成には、アクティブマトリク
ス回路を構成するＮチャネル型ＴＦＴ１１１以外に、ド
ライバー、デコーダー、ＣＰＵ、メモリー、その他の高
周波低消費電力用のＮＴＦＴ、大電力駆動のドライバー
用ＮＴＦＴ、および必要とされるＰＴＦＴが用いられて
いる。

【００３１】これらのＴＦＴのなかで、各画素電極に配
置されるＴＦＴ１１は、活性層中に酸素を５×１０¹⁹ｃ
ｍ^-3以上含んでおり、低リーク電流特性を有する構成と
なっている。また、その他の周辺回路を構成するＴＦＴ
は、活性層中においては、酸素や窒素や炭素の濃度が１
×１０¹⁹ｃｍ^-3以下と低く、高移動度を有する構成とな
っている。

【００３２】図１に示す回路以外に必要とされる電子回
路や集積回路をＴＦＴを用いて構成することによって、
さらにより高度な回路、システムを構成することが可能
であることは容易に想像のつくことであろう。

【００３３】図１において、入力ポートとは、外部から
入力された信号を読み取り、画像用信号に変換し、補正
メモリーは、アクティブマトリクスパネルの特性に合わ
せて入力信号等を補正するためのパネルに固有のメモリ
ーのことである。特に、この補正メモリーは、各画素固
有の情報を不揮発性メモリーとして有し、個別に補正す
るためのものである。すなわち、電気光学装置の画素に
点欠陥のある場合には、その点の周囲の画素にそれに合
わせて補正した信号を送り、点欠陥をカバーし、欠陥を
目立たなくする。または、画素が周囲の画素に比べて暗
い場合には、その画素により大きな信号を送って、周囲
の画素と同じ明るさとなるようにするものである。

【００３４】ＣＰＵとメモリーは通常のコンピュータの
ものとその機能は同様で、特にメモリーは各画素に対応
した画像メモリーをＲＡＭとして持っている。また、画
像情報に応じて、基板を裏面から照射するバックライト
を変化させることもできる。

【００３５】〔実施例１〕図２に本実施例の作製工程を
示す。本実施例は、液晶表示装置の周辺回路およびアク
ティブマトリクス領域に低温アニールによるポリシリコ
ンＴＦＴを使用した例である。

【００３６】まず、コーニング７０５９基板１０１上
に、スパッタ法によって下地酸化膜１０２を厚さ２００
〜２０００Å堆積する。さらに、その上にモノシランも
しくはジシランを原料とするプラズマＣＶＤ法もしくは
減圧ＣＶＤ法によって、アモルファスシリコン膜を厚さ
５００〜１５００Å堆積する。このときには、アモルフ
ァスシリコン膜中の酸素および窒素の濃度は１×１０¹⁹
ｃｍ^-3以下、好ましくは１×１０¹⁷ｃｍ^-3以下とする。
この目的には減圧ＣＶＤ法が適している。本実施例で
は、このアモルファスシリコン膜中の酸素濃度を１×１
０¹⁷ｃｍ^-3以下とした。このアモルファスシリコン膜の
上に再びスパッタ法によって保護の酸化珪素膜（厚さ１
００〜５００Å）１０５を形成する。その後、周辺回路
領域１０４をフォトレジスト１０６等で覆い、アクティ
ブマトリクス領域１０３のみを露出させる。

【００３７】そして、イオンドーピング装置によって、
図２（Ａ）に示すように酸素イオンを照射した。加速エ
ネルギーは保護層１０５の厚さに応じて、１０〜１００
ｋｅＶとした。ドーズ量は、保護層１０５の厚さと加速
エネルギー、および下地のアモルファスシリコン膜１０
３の厚さによって最適な値を決定すればよい。例えば、
アモルファスシリコン膜の厚さが１０００Å、保護層が
２５０Å、加速エネルギーが５０ｋｅＶのときには、ド
ーズ量を５×１０¹⁴ｃｍ^-2とすることによって、アモル
ファスシリコン膜１０３のほぼ全域にわたって、酸素濃
度を５×１０¹⁹ｃｍ^-3とすることができる。なお、フォ
トレジストのマスクを用いる代わりに図２（Ａ’）に示
すように、メタルマスク１０６’を用いてもよい。この
場合にはフォトリソグラフィー工程が不要である。フォ
トレジストは、イオン照射によって、炭化して、その除
去には手間がかかるが、メタルマスクを用いる場合には
そのような手間が不要である。ただし、メタルマスクを
用いる場合には、境界部での酸素イオン濃度が、フォト
レジストを用いる場合に比較するとなだらかに分布す
る。

【００３８】次に、フォトレジスト１０６を除去した
後、６００℃で２４時間アニールすることによって、ア
モルファスシリコン膜の結晶化を行なった。その後、こ
れらのＳｉ膜を島状にパターニングし、例えば、図２
（Ｂ）のように、周辺回路の島状領域１０７とアクティ
ブマトリクス領域の島状領域１０８を形成する。さら
に、これらの島状領域を覆って、スパッタ法によって酸
化珪素膜（厚さ５００〜１５００Å）を形成し、これを
ゲイト絶縁膜１０９とする。その後、厚さ２０００Å〜
５μｍのアルミニウム膜を電子ビーム蒸着法によって形
成して、これをパターニングし、各島状領域にゲイト電
極を形成する。

【００３９】さらに、基板を電解溶液に浸してゲイト電
極に電流を通じ、その周囲に陽極酸化物の層を形成す
る。なお、この際には、特願平４−３０２２０、同４−
３８６３７および同４−５４３２２に示される如く、周
辺回路領域のＴＦＴの陽極酸化膜を薄くして移動度を向
上せしめ、また、アクティブマトリクス部のＴＦＴの陽
極酸化膜を厚くしてゲイトリークを防止するという構成
を取ることが望ましい。本実施例では、いずれも陽極酸
化膜の厚さは１０００〜２５００Åとする。以上の工程
によって各ＴＦＴのゲイト電極１１０〜１１２の周囲に
酸化物層が作製される。

【００４０】その後、イオンドーピング法によって、各
ＴＦＴの島状シリコン膜中に、ゲイト電極部（すなわち
ゲイト電極とその周囲の陽極酸化膜）をマスクとして自
己整合的に不純物を注入する。この際には、最初に全面
にフォスフィン（ＰＨ₃ ）をドーピングガスとして燐を
注入し、その後、図の島状領域１０７の右側のみをフォ
トレジストで覆って、ジボラン（Ｂ₂ Ｈ₆ ）をドーピン
グガスとして、島状領域１０７の左側とアクティブマト
リクス領域に硼素を注入する。ドーズ量は、燐は２〜８
×１０¹⁵ｃｍ^-2、硼素は４〜１０×１０¹⁵ｃｍ^-2とし、
硼素のドーズ量が燐を上回るように設定する。

【００４１】ドーピング工程によって、シリコン膜の結
晶性が破壊されるが、そのシート抵抗は１ｋΩ／□程度
とすることも可能である。しかし、この程度のシート抵
抗では大きすぎる場合には、さらに、６００℃で２〜２
４時間アニールすることにより、シート抵抗を低下させ
ることが可能である。このアニール工程は、赤外光の照
射によるものでもよい。この工程はＲＴＡ（ラピッドサ
ーマルアニール）と呼ばれるもので、赤外光が選択的に
珪素膜や珪素膜中に添加された不純物に吸収されること
を利用したものである。このＲＴＡ工程は、赤外光がガ
ラス基板に吸収されにくいので、珪素膜に対して１００
０度以上の高温でアニールを施した場合と同様な効果を
与えることができる。

【００４２】以上の工程によって、Ｎ型の領域１１４、
およびＰ型の領域１１３、１１５が形成される。これら
の領域のシート抵抗は２００〜８００Ω／□である。ま
た、同時に活性層１１６〜１１８も形成されたが、この
うち、活性層１１６と１１７においては、窒素、酸素、
炭素の濃度は１×１０¹⁷ｃｍ^-3以下であり、一方、活性
層１１８は図２（Ａ）の工程によって、酸素の濃度が５
×１０¹⁹ｃｍ^-3にまで高められている。その後、全面に
層間絶縁物１１９として、スパッタ法によって酸化珪素
膜を厚さ３０００〜１００００Å形成する。これは、プ
ラズマＣＶＤ法による酸化珪素膜であってもよい。特
に、ＴＥＯＳを原料とするプラズマＣＶＤ法ではステッ
プカバレージの良好な酸化珪素膜が得られる。

【００４３】その後、画素電極１２０として、スパッタ
法によってＩＴＯ膜を形成し、これをパターニングす
る。そして、ＴＦＴのソース／ドレイン（不純物領域）
にコンタクトホールを形成し、クロム配線１２１〜１２
４を形成する。図２（Ｄ）には左側のＮＴＦＴとＰＴＦ
ＴでＣＭＯＳ回路が形成されていることが示されてい
る。配線１２１〜１２４は、シート抵抗をさげるためク
ロムあるいは窒化チタンを下地とするアルミニウムとの
多層配線であってもよい。最後に、水素中で３５０℃で
２時間アニールして、シリコン膜のダングリングボンド
を減らす。以上の工程によって周辺ドライバー回路とア
クティブマトリクス回路を一体化して形成できる。

【００４４】図２に示すのは、周辺回路ドライバー回路
と各画素電極に形成されるＴＦＴから構成されるアクテ
ィブマトリクス回路とを一体化して形成する例である
が、同時にメモリー回路やＣＰＵ回路を形成することが
できる。

【００４５】また以上においては、液晶表示装置の例を
挙げて説明を行なったが、同一基板上に固体撮像装置部
分と駆動回路とを形成したイメージセンサにも本発明は
利用することができる。この場合、必要とするメモリー
回路やＣＰＵ回路は同一基板上にＴＦＴにより形成すれ
ばよい。

【００４６】

【発明の効果】液晶表示装置に必要とされるマトリクス
回路（多数の画素電極を構成する）、周辺ドライバー回
路やデコーダー回路、ＣＰＵ回路、メモリー回路、を同
一基板上に形成することで、一体化された液晶表示装置
を得ることができる。特に、ＴＦＴの特性を活性層中の
酸素、窒素、炭素の不純物濃度で制御すること、あるい
は、酸素、窒素、炭素、珪素のドーズ量を制御すること
で、必要とする特性とすることができる。

【図面の簡単な説明】

【図１】実施例の構成を示す。

【図２】実施例の作製工程を示す。

【符号の説明】

１１・・・・・・ＴＦＴ１２・・・・・・液晶１３・・・・・・キャパシタ１４・・・・・・ガラス基板１０１・・・・・ガラス基板１０２・・・・・下地酸化膜１０３・・・・・マトリクス領域１０４・・・・・周辺回路領域１０５・・・・・酸化珪素膜１０６・・・・・フォトレジスト１０６’・・・・メタルマスク１０７・・・・・周辺回路領域の島状領域１０８・・・・・アクティブマトリクス領域の島状領域１０９・・・・・ゲイト絶縁膜（酸化珪素膜）１１０〜１１２・ゲイト電極部（ゲイト電極と酸化物
層）１１３・・・・・Ｐ型領域１１４・・・・・Ｎ型領域１１５・・・・・Ｐ型領域１１６〜１１８・チャネル形成領域１１９・・・・・層間絶縁膜１２０・・・・・画素電極（ＩＴＯ）１２１〜１２４・クロム配線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−196171（ＪＰ，Ａ) 特開平４−242790（ＪＰ，Ａ) 特開昭62−262421（ＪＰ，Ａ) 特開平３−1573（ＪＰ，Ａ) 特開平５−21801（ＪＰ，Ａ) 特開昭60−245173（ＪＰ，Ａ) 「フラットパネル・デイスプレイ 1991」（1990年11月26日）日経ＢＰ社, ｐ158

Claims

(57)【特許請求の範囲】

【請求項１】薄膜トランジスタが接続された画素電極
を有する画素が複数設けられたマトリクス回路と、前記マトリクス回路を駆動する駆動回路とを絶縁物でな
る基板上に作製する方法であって、前記基板に非晶質珪素被膜を形成し、前記非晶質珪素被膜の前記マトリクス回路が形成される
領域を除く領域を覆うマスクを用いて、酸素、窒素また
は炭素の少なくとも１つの元素を前記非晶質珪素被膜に
添加し、前記非晶質珪素被膜を加熱して結晶化し、前記結晶化された非晶質珪素被膜をパターニングして、
前記元素が添加された部分でなる第１の珪素被膜と、前
記元素が添加されなかった部分でなる第２の珪素被膜と
をそれぞれ複数形成し、前記第１の珪素被膜をチャネル形成領域、ソース領域お
よびドレイン領域が設けられる活性層とする前記画素電
極に接続された薄膜トランジスタ、および前記第２の珪
素被膜をチャネル形成領域、ソース領域およびドレイン
領域が設けられる活性層とする前記駆動回路の薄膜トラ
ンジスタを形成することを特徴とする半導体集積回路の
作製方法。
【請求項２】薄膜トランジスタが接続された画素電極
を有する画素が複数設けられたマトリクス回路と、前記マトリクス回路を駆動する駆動回路と、不揮発性メモリーと、ＲＡＭとを絶縁物でなる基板上に作製する方法であっ
て、前記基板に非晶質珪素被膜を形成し、前記非晶質珪素被膜の前記マトリクス回路が形成される
領域を除く領域を覆うマスクを用いて、酸素、窒素また
は炭素の少なくとも１つの元素を前記非晶質珪素被膜に
添加し、前記非晶質珪素被膜を加熱して結晶化し、前記結晶化された非晶質珪素被膜をパターニングして、
前記元素が添加された部分でなる第１の珪素被膜と、前
記元素が添加されなかった部分でなる第２の珪素被膜と
をそれぞれ複数形成し、前記第１の珪素被膜をチャネル形成領域、ソース領域お
よびドレイン領域が設けられる活性層とする前記画素電
極に接続された薄膜トランジスタ、および前記第２の珪
素被膜をチャネル形成領域、ソース領域およびドレイン
領域が設けられる活性層とする前記駆動回路、前記不揮
発性メモリーおよび前記ＲＡＭの薄膜トランジスタを形
成することを特徴とする半導体集積回路の作製方法。
【請求項３】薄膜トランジスタが接続された画素電極
を有する画素が複数設けられたマトリクス回路と、前記マトリクスを駆動する駆動回路と、不揮発性メモリーを含み、前記画素の固有情報を記憶し
た第１のメモリー回路と、ＲＡＭを含み、前記画素に表示される画像情報を画素毎
に記憶する第２のメモリー回路とを絶縁物でなる基板上
に作製する方法であって、前記基板に非晶質珪素被膜を形成し、前記非晶質珪素被膜の前記マトリクス回路が形成される
領域を除く領域を覆うマスクを用いて、酸素、窒素また
は炭素の少なくとも１つの元素を前記非晶質珪素被膜に
添加し、前記非晶質珪素被膜を加熱して結晶化し、前記結晶化された非晶質珪素被膜をパターニングして、
前記元素が添加された部分でなる第１の珪素被膜と、前
記元素が添加されなかった部分でなる第２の珪素被膜と
をそれぞれ複数形成し、前記第１の珪素被膜をチャネル形成領域、ソース領域お
よびドレイン領域が設けられる活性層とする前記画素電
極に接続された薄膜トランジスタ、および前記第２の珪
素被膜をチャネル形成領域、ソース領域およびドレイン
領域が設けられる活性層とする前記駆動回路、前記不揮
発性メモリーおよび前記ＲＡＭの薄膜トランジスタを形
成することを特徴とする半導体集積回路の作製方法。
【請求項４】請求項１乃至３のいずれか１項におい
て、前記マスクは基板に接着しないマスクであることを
特徴とする半導体集積回路の作製方法。
【請求項５】請求項１乃至４のいずれか１項におい
て、前記酸素、窒素または炭素の少なくとも１つの元素
を添加する際に、水素も同時に添加することを特徴とす
る半導体集積回路の作製方法。
【請求項６】請求項１乃至３のいずれか１項におい
て、イオンドーピング法によって前記酸素、窒素または
炭素の少なくとも１つの元素を添加することを特徴とす
る半導体集積回路の作製方法。