KR100287776B1 - 반도체장치및그제작방법 - Google Patents

반도체장치및그제작방법 Download PDF

Info

Publication number
KR100287776B1
KR100287776B1 KR1019940022511A KR19940022511A KR100287776B1 KR 100287776 B1 KR100287776 B1 KR 100287776B1 KR 1019940022511 A KR1019940022511 A KR 1019940022511A KR 19940022511 A KR19940022511 A KR 19940022511A KR 100287776 B1 KR100287776 B1 KR 100287776B1
Authority
KR
South Korea
Prior art keywords
region
regions
semiconductor layer
oxygen
pair
Prior art date
Application number
KR1019940022511A
Other languages
English (en)
Inventor
다케무라야수히코
Original Assignee
야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP05246408A external-priority patent/JP3134910B2/ja
Priority claimed from JP30862793A external-priority patent/JP3134911B2/ja
Application filed by 야마자끼 순페이, 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 야마자끼 순페이
Priority to US08/522,488 priority Critical patent/US5601062A/en
Application granted granted Critical
Publication of KR100287776B1 publication Critical patent/KR100287776B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos

Abstract

역바이어스 상태에서 낮은 누설전류 특성을 가지는 TFT를 제공하기 위해, TFT의 활성 반도체층에 그의 밴드 갭을 증가시키기 위한 불순물, 예를 들어, 탄소, 질소 및 산소를 도핑한다. 또한, 불순물 첨가에 기인한 전도성의 감소를 보상하기 위해, 소스 및 드레인영역에 금속규화물층이 제공되거나 그 자체가 금속규화물층으로 형성된다. 또한, 기판상에 형성된 낮은 누설전류의 TFT는 전기광학장치의 화소 트랜지스터로서 사용되고, 고이동도의 TFT를 사용하여 동일 기판상에 주변회로가 형성된다.

Description

반도체장치 및 그 제작방법
제1(a)도는 본 발명에 따른 TFT의 구조를 나타내는 단면도.
제1(b)도는 제1(a)도의 TFT의 밴드 갭을 나타내는 도면.
제1(c)도는 역 바이어스 상태에서의 제1(a)도의 TFT의 밴드 갭을 나타내는 도면.
제1(d)도는 본 발명에 따라 FTF의 전업-전류 특성을 나타내는 도면.
제2(a)도는 종래 기술의 TFT의 구조를 나타내는 단면도.
제2(b)도는 제2(a)도의 TFT의 밴드 갭을 나타내는 도면.
제2(c)도는 역바이어스 상태에서의 제2(a)도의 TFT의 밴드 갭을 나타내는 도면.
제2(d)도는 종래 기술의 TFT의 전압-전류 특성을 나타내는 도면.
제3(a)도∼제3(e)도는 본 발명의 실시예 1에 따른 TFT의 제작공정을 나타내는 단면도.
제4(a)도∼제4(e)도는 본 발명의 실시예 2에 따른 TFT의 제작공정을 나타내는 단면도.
제5(a)도∼제5(e)도는 본 발명의 실시예 3에 따른 TFT의 제작공정을 나타내는 단면도.
제6(a)도∼제6(e)도는 본 발명의 실시예 4에 따른 TFT의 제작공정을 나타내는 단면도.
제7도는 본 발명의 두번째 바람직한 실시형태에 따른 박막 반도체 집적회로를 나타내는 블록도.
제8(a)도∼제8(d)도는 본 발명의 실시예 5에 따른 박막 반도체 집적회로의 제작공정을 나타내는 단면도.
본 발명은, 유리와 같은 절연기판 또는 다른 각종 기판 상에 형성된 절연막상에 형성된 비(非)단결정 규소막을 가지는 박막트랜지스터(이후, 간단히 TFT라 함), 또는 그것을 응용한 박막 집적회로, 특히 액티브 매트릭스형 액정표시장치(LCD)용의 박막 집적회로 및 그의 제작방법에 관한 것이다.
Si TFT는 그의 반도체 재료의 종류 및 결정화 상태에 ·따라 비정질 규소 TFT와 폴리실리콘(또는 다결정 규소) TFT로 분류될 수 있다.
한편, 비정질 규소와 폴리실리콘의 중간상태의 결정성을 나타내는 반도체 재료에 대해서도 연구가 행해져 왔다. 중간상태의 결정성에 대해서는 논의가 있지만, 본 명세서에서는, 450℃ 이상의 온도에서의 열어닐 또는 레이저 법이나 강광(强光) 등의 강력한 에너지의 조사(照射)와 같은 방법에 의해 어느 정도 결정화되는 규소를 폴리실리콘이라 부른다.
또한, 단결정 규소 집적회로에 있어서도, 소위 SOI(절연물상의 반도체) 기술로서 폴리실리콘 TFT가 이용되고 있고, 이것은, 예를 들어, 고집적도 SRAM(static random access memory)의 부하 트랜지스터로도 사용된다. 이러한 목적에, 비정질 TFT는 거의 사용되지 않는다.
절연기판상에 TFT를 가지는 반도체 회로는 기판과 배선 사이에 용량결합을 가지지 않기 때문에, 고속동작이 가능하여 초고속 마이크로프로세서 및 메모리를 실현할 수 있다.
일반적으로, 비정질 반도체는 작은 전계이동도를 가지기 때문에, 고속동작이 요구되는 TFT에는 사용될 수 없다. 또한, P형 비정질 규소는 너무 작은 전계이동도를 가지기 때문에, P채널형 TFT(PMOS TFT)를 제작할 수 없고, 따라서, N채널형 TFT(NMOS TFT)와 결합하여 상보형 MOS(C-MOS) 회로를 형성한다.
그러나, 비정질 반도체로 형성된 TFT는 작은 오프전류를 가질 수 있기 때문에 비정질 채널 TFT는, TFT에 고속동작이 그다지 요구되지 않고 오직 한가지 도전형의 TFT로 충분하고 큰 전하보유용량이 요구되는 장치, 예를 들어, 매트릭스 규모가 작은 LCD 장치의 액티브 매트릭스 회로에 적용될 수 있다.
한편, 다결정 반도체는 큰 전계이동도를 가지기 때문에, 비정질 반도체보다 고속동작을 가능케 한다. 예를 들어, 레이저 어닐에 의해 재결정화된 규소막을 이용하는 TFT는 300 cm2/Vs의 높은 전계이동도를 가진다. 이 값은, 통상의 단결정 규소 기판 상에 형성된 MOS 트랜지스터가 500 cm2/Vs 정도의 전계이동도를 가지는 것을 고려하면 매우 큰 값이다. 단결정 규소 기판 상에 형성된 MOS 회로가 기판과 배선 사이에 존재하는 기생용량에 기인하여 동작속도가 제한되는 반면에, 절연기판상에 형성된 TFT는 그러한 제한이 없고, 상당히 높은 동작속도가 기대된다.
또한, 폴리실리콘은 NMOS TFT 뿐만 아니라 PMOS TFT에도 사용될 수 있기 때문에, CMOS 회로를 형성할 수 있어, 다결정 CMOS TFT가 액티브 매트릭스부분 뿐만 아니라 그의 주변회로(드라이버 등)도 구성하는 액티브 매트릭스형 액정표시장치에서와 같은 소위 모놀리식(monolithic) 구조를 실현할 수 있다. 부하 트랜지스터로서의 PMOS TFT는 상기한 SRAM에서와 같이 폴리실리콘으로 구성된다.
통상의 비정질 TFT에서는, 단결정 IC 기술에 사용되는 자기정합 과정에 의해 소스 및 드레인영역을 형성하는 것이 어려워, 소스 및 드레인 전극과 게이트 전극의 기하학적 중첩 구조에 의한 기생용량이 문제가 되는데 대하여, 폴리실리콘 TFT는 자기정합 과정이 이용될 수 있어, 기생용량을 억제할 수 있다는 특징을 가진다.
그러나, 폴리실리콘 TPT는 그의 게이트 전극에 전압이 인가되지 않은 때 비정질 TFT보다 더 큰 누설전류(오프 전류로도 불린다)를 가진다. 따라서, 폴리실리콘 TFT가 액정표시장치의 화소전극에 사용될 때에는, 누설전류를 보상하기 위해 보조용량을 설치하고, 또한 누설전류를 감소시키기 위해 2개의 폴리실리콘 TFT를 직렬로 접속하는 조치가 실행되어 왔다.
또한, 비정질 규소 TFT의 높은 오프저항을 이용하고, 또한 높은 전계이동도를 가지는 폴리실리콘 TFT와 주변회로를 동일 기판상에 형성하는 것이 알려져 있다. 이것은, 비정질 규소막을 형성하고 그 규소막에 레이저 빔을 선택적으로 조사하여 주변회로만을 결정화시키는 것에 의해 실현될 수 있다.
그러나, 현재, 레이저 조사 공정의 낮은 신뢰성(예를 들어, 단위 면적당 조사 에너지의 균일성 불량) 때문에, 상기 방법의 생산수율이 낮다. 또한, 낮은 전계이동도를 갖는 비정질 규소 TFT가 액티브 매트릭스 영역에 사용되기 때문에, 고수준의 응용분야에 이 방법을 사용하는 것이 어렵다. 레이저 조사 공정 대신에, 신뢰성이 높고 비용이 낮은 열 어닐이 바람직하다. 또한, 제품의 부가가치를 높이기 위해 TFT가 적어도 5 cm2/Vs의 전계이동도를 가지는 것이 바람직하다.
종래의 액정표시장치에서는, 디코더/드라이버 회로를 구성하는 TFT와 매트릭스 형태로 배열된 화소전극에 제공된 TFT를 동일 기판상에 형성하는 것이 알려져 있으나, 액정표시장치는 디코더 및 구동회로와 화소전극으로만 작동하는 것은 아니고, 통상 외부에 설치되고 와이어 본딩과 같은 수단에 의해 유리기판상에 형성된 디코더 및 구동회로와 접속되는 CPU 및 메모리도 필요로 한다. 이러한 구성은 제작공정을 증가시키고 신뢰성을 저하시키는 문제를 야기한다.
한편, 이들 비정질 또는 다결정 규소(이들을 비(非)단결결 규소라 총칭하다)는 단결정 반도체 집적회로에 사용되는 단결정 규소보다 입계의 작용이 훨씬 크다. 그의 전형적인 예는 소스영역과 드레인영역 사이의 누설전류이다. 특히, 역바이어스 전압(N채널형 트랜지스터의 경우에는 부(負)의 전압, P채널형 트랜지스터의 경우에는 정(正)의 전압)을 게이트 전극에 인가할 매의 누설전류(오프 전류라고도 불림)가 입계의 작용에 의한 것이고, 트랜지스터의 동작 특성을 악화시키는 것으로 알려져 있다.
오프 전류는 소스 및 드레인영역의 불순물영역(N형 또는 P형 영역)과 채널 형성영역(실질적으로 진성인) 사이의 경계에서의 전계의 급격한 변동에 의해 야기된다. 이것이 단결정 규소에서는 문제를 야기하지 않지만, 비단결정 규소의 경우에는, 캐리어가 불순물 확산 영역의 전도대(가전자대)로부터 입계를 통해 채널형성영역의 가전자대(전도대)로 호핑(hopping)한다.
따라서, 단결정 MOS 소자에서와 같이, 전계를 완화시키기 위해 오프셋 영역을 형성하거나 또는 불순물 확산 영역의 불순물 농도를 저하시키는 저농도로 도핑된 드레인(LDD) 구조를 제공함으로써, 이 문제를 해결하고자 하는 시도가 있었다.
제2(a)도에는, 종래의 오프셋 게이트형 TFT의 개념도가 나타내어져 있다. 그의 활성층이 대략 3개의 영역으로 나누어져 있다. 제1 영역은 높은 불순물 농도를 갖는 불순물영역(소스 및 드레인영역)(제2(a)도에서 부호 13 및 17로 나타냄)이고, 제2 영역은 오프셋 영역 또는 LDD 영역(부호 14 및 16으로 나타냄)으로 불린다. 제2 영역은 실질적으로 진성의 영역, 또는 기생채널의 발생을 억제하는 범위에서 소스 및 드레인영역과 동일한 도전형을 가지면서 높은 저항을 가지는 영역이다. 제2 영역 위에는 게이트 전극이 존재하지 않는다. 제3 영역은 채널형성영역(15)이고, 이 영역은 게이트 절연막(12)을 통해 게이트 전극의 영향하에 도전형을 변화시킬 수 있고 캐리어 흐름을 조절할 수 있다.
제2(b)도는, 게이트 전극에 전압이 인가되지 않고 소스영역과 드레인영역 사이의 전압이 충분히 작을 때의 N채널형 TFT에서의 게이트 절연막 부근에서의 활성층에 대한 에너지 밴드를 나타낸다. 여기서, EF는 페르미 준위이고. E1및 EN은 각각 채널형성영역 및 불순물영역의 밴드 갭(band gap)이다. 통상, E1= EN이다. 또한, 오프셋 영역의 밴드 갭은E1과 동일하다. 소스/드레인 전압을 변화시키지 않은 채 게이트 전극에 역 바이어스 전압(즉, 부의 전압)을 인가하였을 때의 밴드갭을 제2(c)도에 나타내었다. 이 도면에서 볼 수 있는 바와 같이, 게이트 전극에 인접한 채널영역의 전위는 “EG”만큼 변한다.
채널형성영역과 불순물영역 사이의 경계에서의 전계는 오프셋 영역(14, 16)의 존재 때문에 적당히 변화되어, 이 영역에서의 누설전류를 감소시킨다. 그러나, 이 상태에서, 소스/드레인 전압(순방향 바이어스 전압)이 증가되는 경우, 드레인영역(17)에서의 밴드가 제2(c)도에서 실선으로 나타낸 것보다 낮은 부분으로 이동(시프트)한다. 그 결과, 오프셋 영역의 존재에도 불구하고, 채널형성영역(15)과 드레인영역(17) 사이의 전계가 가파르게 되어, 입계를 통한 누설전류를 야기한다.
상기한 분석은, 소스영역과 드레인영역 사이의 전압 VD가 작을 때는 누설전류가 그다지 현저하지 않고, VD가 증가함에 따라 누설전류가 증가하고, 역바이어스 전압(즉, NTFT의 경우, 부의 전압)이 증가할 때 누설전류가 더욱 커진다는 실험에서 입증될 수 있다(제2(d)도 참조).
따라서, 누설전류를 감소시키기 위해서는, 소스/드레인 전압 VD이 클 때라도 채널영역과 드레인영역 사이의 영역에서의 천계가 적절히 변해야 한다.
특히, 앞서 언급한 문제는, 활성층이 결정화를 촉진시키는 금속원소를 함유할 때는 그 금속원소 농도가 매우 작을 지라도 더욱 심각하다. 그 금속원소의 예로서는, Ni, Fe, Co, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Cu, Zn, Au 및 Ag가 있다. 이들 원소는 비단결정 규소의 결정화 온도를 낮추고 결정화 시간을 단축시키기 위해 규소 반도체내에 첨가된다. 그러나, 이들 원소가 첨가된 규소막은, 이들 원소에 의해 밴드 갭내에 중간적인 준위가 생기는 경향이 있고, 이 준위가 입계와 동일한 기능을 가져, 누설전류의 증가를 야기한다.
본 발명의 목적은 상기한 문제를 해결하고자 하는 것으로, 우수한 TFT 또는 이들 TFT를 이용하는 반도체 집적회로를 제공하는데 있다. 특히, 본 발명의 목적은 역바이어스 전압을 인가할 때의 TFT의 누설전류를 최소화 하는데 있다.
본 발명의 제1 양상에 따르면, TFT의 활성층에, 산소, 질소 또는 탄소와 같은 적당한 불순물을 첨가함으로써 더 큰 밴드 갭(EG)을 갖는 영역이 제공되어 있다. 또한, 비정질 상태 또는 다결정 상태의 활성층 부분에, 예를 들어, 30 eV의 가속 전압으로 가속된 고속 이온을 조사함으로써, 유사한 효과가 얻어질 수 있다. 반도체층의 상기 부분은 이온의 공격에 의해 손상되고, 이 부분의 결정성은 열어닐 공정과 같은 후의 결정화 공정으로도 완전히 회복되지 않는다. 그 결과, 이러한 낮은 결정성 영역의 존재 때문에 누설전류가 저하될 수 있다. 이용되는 이온은 산소, 탄소, 질소 또는 규소의 이온인 것이 바람직하다. 또한, 수소 이온이 이들 이온과 혼합되는 것도 바람직하다.
본 발명의 다른 목적은 화소를 구동시키는 TFT(화소 TFT)의 제1 그룹과, 디코더 또는 구동회로를 구성하는 TFT의 제2 그룹 및 메모리 또는 CPU를 구성하는 TFT의 제3 그룹을 동일 기판상에 형성함으로써 액정장치와 같은 전기광학장치를 위한 집적회로를 제공하는데 있다.
본 발명의 상기한 목적 및 특징은 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태에서 더욱 상세히 설명된 것이다.
본 발명의 첫번째 바람직한 실시형태는 TFT의 활성층의 밴드 갭을 증가시킴으로써 누설전류를 감소시키는 방법에 관한 것이다. 제2(a)도에 나타낸 것과 같은 오프셋 게이트형 TFT에서는, 채널영역과 드레인영역 사이의 전계의 가파름이 불변일지라도, 밴드 갭이 증가하면, 채널영역의 가전자대(또는 전도대)로부터 드레인영역의 전도대(또는 가전자대)로의 캐리어의 호핑(hopping)이 억제될 수 있는데, 그 이유는 전도대와 자전자대 사이의 갭이 증가되어, 오프셋 게이트영역의 효과가 증가하기 때문이다. 탄소, 질소 또는 산소와 같은 불순물을 첨가함으로써 규소 반도체의 밴드 갭이 증가될 수 있다. 불순물 농도의 증가에 따라, 밴드 갭을 증가시키는 것이 가능하지만, 반도체의 특성이 열화(劣化)하는 경향이 있다.
따라서, 이들 불순물의 전체 농도는 1×1019~2×1021원자/cm3, 바람직하게는, 5×1019~7×10% 원자/cm3이어야 한다. 한편, 이들 불순물의 농도는 이차이온질량분석법(SIMS)에서의 최저값이다.
그러나, 상기 방법에서는, 채널영역에도 상기 불순물이 첨가되기 때문에, 게이트 전극에 순방향 바이어스 전압을 인가할 때의 온(ON) 전류까지도 감소되는 단점이 있다. 그러한 단점을 해결하기 위해, 본 발명자는 제1(a)도에 나타낸 바와 같이 반도체층내에 영역(4, 6)을 제공하는 것을 제안한다. 즉, 영역(4, 6)은 불순물 영역(3, 7)과 채널영역(5) 사이에 위치되고, 채널영역(5)보다 큰 밴드 갭 및 저항을 갖는다. 영역(4, 6)은 실질적으로 진성이거나 또는 기생채널의 발생을 억제할 수 있는 범위에서 불순물영역(3, 7)과 동일한 도전형을 가진다. 제1(b)도는 게이트 전극에 인접한 NTFT의 부분의 에너지 밴드를 나타낸다. 이 도면에서 볼 수 있는 바와 같이, E1은 E0보다 작고, 일반적으로, E1은 EN보다 작다. 따라서, TFT는 E1< E0 ≤ E1, 또는 N1< N0≤ NN(여기서, N은 탄소, 산소 및/또는 질소와 같은 첨가된 불순물의 농도이다)의 구성을 가진다.
또한, 제1(c)도는 부(역)바이어스 전압이 게이트 전극에 인가된 경우의 에너지 밴드를 나타낸다. 이 도면에서 명백한 바와 같이, 영역(4, 6)이 불순물영역의 전도대(가전자대)와 채널영역의 가전자대(전도대) 사이에서 캐리어가 흐르는 것을 현저하게 방지한다. 그 결과, 제1(d)도에 나타낸 바와 같이, 특히 오프 전류가 감소하고, 소스/드레인 전압 VD가 비교적 클 때라도, 오프 전류가 종래의 오프셋 게이트 TFT와 비교하여 안정화될 수 있다.
영역(4, 6)에 C, N 및 O 불순물이 도핑될 때와 동시에, 불순물영역(3, 7)에도 동일 농도로 동일 불순물이 도핑될 수 있다. 이때, 영역(4, 6)의 에너지 밴드 갭(E0)은 불순물영역(3, 7)의 에너지 밴드 갭(EN)과 동일하다.
상기한 불순물은 이온 도핑법 또는 이온 주입법에 의해 첨가될 수 있다. 불순물의 첨가중에 손상된 반도체 막을 치유하기 위해, 도핑 후에 열 어닐, 레이저 어닐 또는 램프 어닐이 행해진다. 그리하여, 첨가된 불순물이 규소 원자와 균일하게 결합할 수 있고, 결정입계가 중화될 수 있다. 특히, 제1(a)도에 나타낸 구성의 경우, 불순물영역의 P형 또는 N형 불순물이 동시에 활성화되는 것이 바람직하다. 또는, 반도체층의 전체 영역에 앞에서 설명한 바와 같이 불순물이 도핑될 때, 불순물이 반도체층의 퇴적중에 동시에 첨가될 수 있다. 물론, 그러한 경우, 불순물의 농도는 반도체층 전체에 걸쳐 균일하다. 다음은 상기한 방법에 따라 TFT을 제작하는 예들이다.
[실시예 1]
제3(a)도∼제3(e)도는 TFT의 제작방법을 나타내는 단면도이다. 먼저, 제3(a)도에 나타낸 바와 같이, 기판(101)(코닝 7059)상에 산화규소를 스퍼터법에 의해 2000 Å의 두께로 퇴적하여 하지막(下地膜)(102)을 형성한다. 기판의 변형점보다 높은 온도로 기판을 가열한 다음, 그 변형점보다 낮은 온도까지 0.1∼1.0℃/분의 냉각속도로 서서히 냉각시키는 것이 바람직하다. 그리하여, 후의 공정에서의 가열에 의한 기판의 수축을 감소시켜, 마스크 맞춤의 정확도를 향상시킬 수 있다. 코닝 7059의 경우, 기판을 620-660℃로 1∼4시간 가열한 다음, 0.01∼1.0℃/분, 바람직하게는, 0.03∼0.3℃/분의 냉각속도로 400∼500℃까지 냉각시키고, 그 온도에서 기판을 노(furnace)로부터 꺼낸다(이 공정을 이후 “예열”이라 한다). 그 예열은 하지막의 형성 전 또는 후에 행해질 수도 있다.
다음에, 하지막(102)상에 진성의 비정질 규소막(103)을 플라즈마 CVD법에 의해 200∼2000 Å, 바람직하게는, 300∼1500 Å, 예를 들어, 1200 Å의 두께로 형성한다. 그리고, 그 위에 산화규소막(104)을 플라즈마 CVD법에 의해 100∼800 Å, 예를 들어, 200 Å의 두께로 형성한다. 그 산화규소막(104)은 후의 가열공정중에 규소막의 표면이 손상되는 것을 방지하는 블록킹층(보호막)으로 기능한다.
그 다음, 이온 주입법에 의해 규소막(103)내에 산소 이온을 1×1014~3×1016원자/cm2, 예를 들어, 2×1015원자/cm2의 도즈량으로 도입한다. 그 주입은, 비정질규소막(103)과 하지막(102) 사이의 경계에 농도 피크가 위치하도록 주입 에너지가 선택되도록 하는 방식으로 행해진다. 그 결과, 비정질 규소막(103)에 산소가 5×1019~2×1021원자/cm3의 농도(이 농도는 깊이에 따라 다르다)로 첨가된다. 이것은 SIMS 분석을 통해 측정될 수 있다. 산소의 첨가는 규소막의 퇴적과 동시에 수행될 수 있다.
이어서, 질소분위기(대기압)중에서의 600℃, 48시간의 열 어닐에 의해 규소막을 결정화시킨다. 결정화 후에, 산화규소막(104)을 제거한다. 결정화된 규소막을, 제3(b)도에 나타낸 바와 같이, TFT의 활성층(105)이 되는 진성 또는 실질적으로 진성의 다결정 규소를 포함하는 섬 형태로 패터닝한다. 여기서, “실질적으로 진성”이란 용어는, 반도체가 약간 N- 또는 P-의 경향을 가질 수 있다는 것을 의미한다.
활성층(105)은 50 ㎛×20 ㎛∼100 ㎛×1000 ㎛의 크기를 가지며, 그 크기는 TFT의 채널 길이 및 채널 폭을 고려하여 결정된다. 하나의 규소 섬(island)만이 도면에 도시되었으나, 기판상에 다수의 규소 섬이 동시에 형성된다.
다음에, 플라즈마 CVD법에 의해 게이트 절연막으로서 산화규소막(106)을 규소 섬(활성층)(105) 위에 형성한다. CVD법의 원료가스로서는, TEOS(테트라에톡시실란, Si(OC2H5)4)와 산소가 사용된다. 이때의 기판 온도는 300∼550℃, 예를 들어, 400℃이다. 플라즈마 CVD법 대신에 열산화법이 이용될 수도 있다.
다음에, 스퍼터법에 의해 게이트 절연막(106)상에 알루미늄을 3000∼8000 Å, 예를 들어, 6000 Å의 두께로 퇴적하고 이것을 패터닝함으로써, 게이트 전극(107)을 형성한다. 알루미늄은 스칸듐 또는 다른 IIIa족 원소(즉, 회토류 원소)를 0.01∼0.25% 함유할 수 있다. 또한, 알루미늄 대신에, 탄탈, 티탄과 같은 다른 금속, 또는 인이 도핑된 반도체 재료를 게이트 전극 재료로서 사용할 수도 있다.
그 다음, 제3(c)도에 나타낸 바와 같이, 알루미늄 전극의 표면을 양극산화시킴으로써 그 표면에 산화물층(108)을 형성한다. 그 양극산화는 주석산이 1∼5% 첨가된 에틸렌 글리콜 용액을 사용하여 수행될 수 있다. 산화물층의 두께는, 예를 들어, 2000 Å이다. 산화물층의 외측 가장자리와 대략 일치하여 소스 및 드레인영역이 획정되기 때문에, 양극산화 공정에 의해 오프셋 게이트영역의 두께를 결정하는 것이 가능하다.
다음에, 이온 도핑법(플라즈마 도핑법이라고도 불림)에 의해, 게이트 전극부(게이트 전극(107)과 그 주위의 산화물층(108)을 포함)를 마스크로 하여 규소 섬(105)내에 N형 불순물을 자기정합적으로 도입한다. 도핑 가스로서는, 포스핀 가스(PH3)가 사용된다. 가속 전압은 60∼90 kV, 예를 들어, 80 kV이고, 도즈량은 1×1015원자/cm2, 예를 들어, 5×1015원자/cm2이다. 그 결과, 소스 및 드레인영역으로서 N형 불순물영역(109, 110)이 형성된다.
다음에, 제3(d)도에 나타낸 바와 같이, 첨가된 불순물을 활성화시키기 위해, 게이트 전극의 상측으로부터 레이저광 조사를 행한다. 광원으로서는, KrF 엑시머 레이저(파장: 248 nm, 펄스폭: 20 nsec) 또는 다른 레이저가 사용될 수 있다. 레이저의 에너지 밀도는 200∼400 mJ/cm2, 예를 들어, 250 mJ/cm2이고, 일 위치당 2∼10쇼트, 예를 들어, 2쇼트 조사되었다. 또한, 조사의 효과를 높이기 위해, 레이저광 조사중에 기판을 200∼450℃로 가열할 수도 있다.
또는, 레이저 대신에, 가시광 또는 근적외광에 의한 램프 어닐(또는 급속 열어닐(RTA)이라고도 불림)이 이용될 수도 있다. 가시광 또는 근적외광은 결정성 규소 또는 인 또는 붕소가 1019~1021원자/cm3의 농도로 첨가된 비정질 규소에 의해 용이하게 흡수되고, 1000℃ 이상의 열어닐에 의해 얻어진 것에 필적하는 효과를 달성할 수 있다. 이것은 이들 규소막이 육안으로 흑색으로 관찰되기 때문에 식별가능하다. 한편, 가시광 또는 근적외광이 유리기판에 의해서는 그다지 흡수되지 않기 때문에, 기판이 고온으로 가열되지 않고, 가열시간이 단축될 수 있다. 따라서, 이 방법은 가열에 의한 유리기판의 수축이 문제가 될 때 바람직하다.
불순물을 활성화한 후, 제3(e)도에 나타낸 바와 같이, 플라즈마 CVD법에 의해 층간절연물(111)로서 두께 6000 Å의 산화규소막을 형성한다. 플라즈마 CVD 산화규소 대신에, 폴리이미드와 산화규소의 다층막 또는 폴리이미드의 단일 층이 층간절연물로서 이용될 수도 있다. 또한, 통상의 것보다 큰 직경을 갖는 콘택트 홀을 층간절연물(111)을 관통하여 형성한다. 그 다음, 전체 표면상에 티탄막 또는 니켈막을 100∼500 Å의 두께로 형성하고, 레이저광 또는 가시광 또는 근적외광의 강광의 조사에 의해, 그 금속막을 소스 및 드레인영역(109, 110)과 반응시켜, 금속규화물영역(112, 113)을 형성한다. 그후, 규소와 반응하지 않고 잔류하는 금속은 에칭에 의해 제거된다. 그 다음, 질화티탄과 알루미늄을 포함하는 다층막과 같은 금속재료로 전극/배선(114, 115)을 형성한다. 마지막으로, 전체 구조를 1기압에서 350℃로 30분간 어닐한다. 그리하여, TFT가 완성된다.
상기한 구조에서는, 게이트 전극 전압이 0 V일 때 오프 전류를 종래의 경우의 1×10-10A로부터 3×10-12A까지 낮게 저하시키는 것이 가능하다. 또한, 드레인 전압이 10 V이고 게이트 전압이 -10 V일 때, 누설전류는 종래의 경우의 누설전류의 1/30인 3∼5×10-12A이다.
[실시예 2]
본 실시예에 따른 TFT의 제작방법을 제4(a)도∼제4(e)도에 의거하여 설명한다. 기판(201)로서 코닝 7059 유리가 사용된다. 기판의 두께 및 크기는, 예를 들어, 1.1 mm 및 300×400 mm이다. 예열 공정은 실시예 1에서와 같은 방법으로 행해진다. 그 다음, 플라즈마 CVD법에 의해, 기판(201)상에 하지막(202)로서 산화규소를 2000 Å의 두께로 퇴적한다. 퇴적을 위한 원료가스로서는, TEOS 및 산소가 사용된다. 다음에, 두께 1000 Å의 비정질 규소막(203)과 두께 2000 Å의 산화규소막(204)을 LPCVD법 또는 플라즈마 CVD법에 의해 퇴적한다. 그후, 부호 205로 나타낸 영역에서 산화규소막(204)에 개방부를 형성하고, 니켈을 포함하는 막(206)을 전체 표면에 걸쳐 5∼20 Å의 두께로 형성한다. 그 막은 반드시 막의 형태인 것은 아니고, 예를 들어, 클러스터(Cluster)와 같은 다른 형태일 수도 있다. 또한, 비정질 규소막의 결정화를 촉진시키기 위해, Pb 또는 In과 같은 다른 금속원소가 사용될 수도 있다.
다음에, 막내에 질소 이온을 주입하기 위한 이온주입 법을 1×1014~3×1016원자/cm2, 예를 들어, 2×1015원자/cm2의 도즈량으로 행한다. 주입을 위한 가속 에너지는, 비정질 규소막(203)과 산화규소막(204) 사이의 경계에서 이을 농도가 최대로 되도록 선택된다. 그 결과, 질소 이온이 비정질 규소막(203)내에 1×1020~1×1021원자/cm3(깊이에 따라 다르다)의 농도로 함유된다. 이것은 SIMS 분석을 통해 확인된다.(제2(a)도)
다음에, 550℃에서 8시간 또는 600℃에서 4시간의 열어닐에 의해 규소막을 결정화시킨다. 그 결정화는 니켈이 규소막에서 확산함에 따라 영역(205)으로부터 그의 주위로 횡방향으로 진행한다. 그 결정성장은 전형적으로는 20∼100 ㎛까지 연장한다. 제4(b)도에서, 규소막의 영역(207)은 결정화된 영역인 반면에, 영역(208)은 비결정 상태로 남아 있다.
열어닐 공정 후에, 산화규소막(204)을 제거한 다음, 규소막을 섬 형상으로 패터텅하여 활성층(209)을 형성한다. 그리고, 원료가스로서 TEOS 및 산소를 사용하는 플라즈마 CVD법에 의해 게이트 절연막(210)을 형성한다. 그 게이트 절연막(210)의 두께는 70∼120 nm, 전형적으로는, 120 nm이다. 기판온도는 350℃이다. 그 다음, 게이트 절연막상에 알루미늄을 퇴적하고, 이것을 패터닝하여 게이트 전극을 형성한다. 그 알루미늄막은 6000∼8000 Å, 예를 들어, 6000 Å의 두께로 스퍼터법에 의해 형성되고, 0.01∼0.2%의 스칸듐 또는 다른 IIIa족 원소(즉, 희토류 원소)를 함유할 수 있다. 실시에 1에서와 같은 방법으로 게이트 전극의 표면에 양극 산화막을 형성한다. 그리하여, 제2(c)도에 나타낸 바와 같이, 게이트 전극과 양극 산화막을 포함하는 게이트부(211)가 형성된다.
그 다음, 게이트부(211)를 마스크로 하여 자기정합적으로 N형 불순물로서 인을 도입함으로써 소스 및 드레인영역(218, 212)을 형성한다. 다음에, KrF 엑시머 레이저를 조사하여, 이온 주입으로 인해 손상된 막의 결정성을 개선시킨다. 레이저의 에너지 밀도는 250∼300 mJ/cm2이다 또한, 소스 및 드레인영역의 시트 저항은 1∼8 kΩ/평방이 된다. 또한, 레이저를 사용하는 대신에, 가시광 또는 근적외광에 의한 램프 어닐이 사용될 수도 있다. 이 어닐 공정에 의해 활성층이 전체적으로 결정화된다.(제4(d)도)
그 다음, 제4(e)도에 나타낸 바와 같이, 산화규소 또는 폴리이미드로 층간절연물(213)을 형성하고, 그 층간절연물에 콘택트 홀을 형성하여, TFT의 소스 및 드레인영역에 크롬과 알루미늄의 다층막으로 전극(214, 215)을 형성한다. 마지막으로, 수소분위기에서 200∼400℃로 1시간 수소화를 행하여, 소스 및 드레인영역(211, 212)의 규소와 전극재료를 서로 반응시켜 접촉부에 금속규화물영역(216, 217)을 형성한다. 그리하여, TFT의 제작이 완료된다. 산화규소 또는 질촤알루미늄을 포함하는 패시베이션막을 전체 표면상에 추가로 형성할 수도 있다.
본 실시예의 TFT는 니켈 첨가제의 사용 때문에 실시예 1의 것보다 짧은 시간 및 낮은 온도에서 결정화될 수 있다. 활성층이 SIMS으로 3×1017~5×1019원자/cm3의 농도로 니켈을 함유하는 것이 확인된다. 니켈의 존재에도 불구하고, 활성층이 1×1019~2×1021원자/cm3, 바람직하게는, 1×1020~5×1020원자/cm3의 농도로 질소도 함유하고 있기 때문에, 누설전류가 억제될 수 있다.
또한, 본 실시예에서는, 규소막에 함유된 질소가 규소의 댕글링 결합(dangling bond)을 확고하게 종결시킨다. 이 효과는, 질소 대신에 탄소 또는 산소를 사용할 때에도 보여진다. 그러나, 그 효과는 산소를 사용할 때에는 그다지 현저하지 않다. 규소 댕글링 결합은 특히 입계 주위에 존재하고, 그곳에서 누설전류를 야기하지만, 그 결합들이 상기한 바와 같이 본 발명에 따라 효과적으로 종결된다.
또한, 규소막에 첨가된 니켈과 같은 금속원소는 첨가된 질소 또는 탄소에 의해서도 고정되어, 반도체 특성을 향상시킨다.
[실시예 3]
본 실시예를 제5(a)도∼제5(e)도에 의거하여 설명한다. 기판(301)으로서 코닝 7059 유리가 사용되고, 예열이 실시예 1에서와 같은 방법으로 행해진다. 하지막(302)을 가지는 기판(301)상에, 플라즈마 CVD법에 의해 비정질 규소막을 300∼800 Å, 예를 들어, 800 Å의 두께로 형성한다. 그 다음, 그 위에 두께 2000 Å의 산화규소막(도시되지 않음)을 형성한다. 그리고, 실시에 2에서와 같은 방법으로 산화규소막에 개방부를 형성한 후 스퍼터법에 의해 두께 5∼20 Å의 니켈막(도시되지 않음)을 형성한다.
이어서 질소분위기에서의 600℃, 4시간의 어닐에 의해 규소막을 결정화시킨다. 결정화 후에, 위에 놓인 산화규소막을 제거하여 규소막의 표면을 노출시킨다. 그 다음, 550℃의 산소, 오존 또는 일산화 이질소와 같은 산화분위기에 규소막을 1시간 노출시켜, 표면상에 얇은 산화규소막(도시되지 않음)을 형성한다. 그후, 규소막을 패터닝하여 활성층(303)을 형성하고, 그 산화규소막을 제거한다.
제5(a)도에 나타낸 바와 같이, 산화분위기에서의 600℃, 1시간의 열 어닐에 의해, 활성층(303)의 표면상에 다른 산화규소막(304)을 다시 형성한다. 열 어닐후, 기판을 2℃/초 이상, 바람직하게는, 10℃/초 이상의 냉각속도로 450℃까지 급속하게 냉각시킨다. 이것은 열 어닐에 기인하여 기판이 수축하는 것을 방지한다. 사용되는 노(爐)가 그러한 급속 냉각을 허용하지 않는 경우에는, 기판을 꺼내어 실온에 노출시킴으로써, 유사한 효과가 얻어질 수 있다.
그 다음, 제5(b)도에 나타낸 바와 같이, 실시예 1에서와 같은 방법으로, 산화규소의 게이트 절연막(305)과 알루미늄의 게이트 전극(306)을 규소막(303)상에 형성한다. 그 다음, 게이트 전극(306)을 마스크로 하여 이을 도핑법에 의해 자기정합적으로 활성층(303)내에 산소 이온을 도입하여, 산소가 고농도로 함유된 영역(307, 308)(이후, 산소 도핑 영역이라 한다)을 형성한다. 그 이온 도핑은, 활성층(303)과 게이트 절연막(305) 사이의 경계에서 산소 이온의 농도가 최대값으로 되도록 하는 방법으로 5×1015원자/cm2의 도즈량으로 행해진다. 그 결과, 산소 도핑 영역(307, 308)이 5×1019~5×1020원자/cm3(깊이에 따라 다르다)의 농도로. 산소를 함유한다. 이것은 SIMS 측정에 의해 확인된다.
따라서, 산소 도핑 영역(307, 308)의 에너지 밴드 갭이 영역(307)과 영역(308) 사이에 형성된 영역보다 크다.
다음, 제5(c)도에 나타낸 바와 같이, 실시에 1에서와 같은 방법으로 양극산화물층(309)을 형성한다.
다음, 제5(d)도에 나타낸 바와 같이, 실시예 1에서와 같은 방법으로 게이트부를 마스크로 하여 자기정합적으로 활성층내에 인을 도핑하여, 불순물영역(310, 311)을 형성한다. 도즈량은 도핑된 영역을 N+형으로 하기 위해 1×1013~1×1016원자/cm2, 예를 들어, 5×1015원자/cm2이다. 그 다음, 이들 영역에 레이저광을 조사하여, 불순물을 활성화시킨다. 따라서, 제1(b)도에 나타낸 에너지 밴드 구성이 얻어질 수 있다.
그 다음, 제5(e)도에 나타낸 바와 같이, 층간절연물(312)을 형성하고, 그 층간절연물에 콘택트 홀을 형성한 다음, 콘택트 홀을 통하여 금속 배선(313, 314)을 소스 및 드레인영역에 접촉하도록 형성한다. 그리하여, 산소를 고농도로 함유하고 채널영역을 사이에 두고 있는 한쌍의 제1 영역이 형성된다. 또한, 산소를 고농도로 함유하고 제1 영역 외측에 위치하는 한쌍의 제2 영역이 소스 및 드레인영역으로서 형성된다. 그리고, 제1 영역과 제2 영역 사이에 N-형 영역이 있을 수 있다.
따라서, 제1(a)도에 나타낸 것과 유사한 구조를 가지는 TFT가 얻어질 수 있다. 본 실시예에서는, 채널영역에는 산소가 도핑되지 않기 때문에, 실시예 1 및 2에서보다 높은 ON/OFF 비를 얻는 것이 가능하다. 특히, 10 V, 만큼 큰 드레인 전압을 인가할 때라도, 0 ∼ -10 V의 범위의 게이트 전압에서 누설전류 없이 양호한 특성이 얻어질 수 있다.
대안으로, 아래 방법으로 LDD 구조를 형성하는 것이 가능하다. 양극산화막(309)을 500∼1000 Å의 두께로 형성한다. 이 산화막을 마스크의 일부로 하여 N형 불순물을 초기에는 1×1013~1×1016원자/cm2의 도즈량으로 첨가하고, 이어서, 양극 산화막을 2000∼5000 Å의 두께로 추가로 형성한다. 그 다음, 다시 N형 불순물을 1×1015~1×1016원자/cm2의 도즈량으로 첨가한다. 그리하여, LDD 영역 또는 실질적으로 진성인 영역이 채널형성영역과 소스/드레인영역 사이에 형성될 수 있다.
특히, 산소가 N형 불순물로서 기능하기 때문에, 1×1013~1×1014원자/cm2의 도즈량으로 인을 추가로 첨가하는 것이 가능하다.
[실시예 4]
본 실시예를 제6(a)도∼제6(e)도에 의거하여 설명한다. 코닝 7659 기판(401)상에 하지 산화규소막(402), 활성층(403), 산화규소 게이트 절연막(404), 알루미늄 게이트 전극(405)을 실시예 3에서와 같은 방법으로 형성한다. 그 다음, 게이트 전극(405)을 마스크로 하여 이온 도핑법에 의해 활성층(403)의 일부에 탄소, 질소, 또는 산소(본 실시예에서는 산소)를 자기정합적으로 도핑한다. 활성층내의 산소 농도가 1×1019~2×1021원자/cm3, 바람직하게는, 5×1019~5×1020원자/cm3으로 되도록, 산소 이온의 도즈량이 1×1014~3×1016원자/cm2, 예를 들어, 5×1015원자/cm2으로 선택된다. 가속 에너지는 활성층(403)과 게이트 절연막(404) 사이의 경계에서 농도의 피크가 최대로 되도록 선택된다.(제6(a)도)
그후, 실시예 1과 동일한 방법으로 게이트 전극(405)을 양극산화시켜, 양극산화물층(406)을 형성한다. 게이트 전극과 양극산화물층을 마스크로 하여 활성층에 불순물(인)을 도핑하여 불순물영역(407, 408)을 자기정합적으로 형성한다. 도즈량은 실시예 3의 경우의 것보다 작은 1×1013~5×1014원자/cm2, 예를 들여, 2×1014원자/cm2이다. 그 다음, 레이저광 조사에 의해, 첨가된 불순물을 활성화시킨다. 그 결과, 불순물을 1×1018~5×1019원자/cm3으로 함유하는 소스 및 드레인영역이 형성된다.(제6(b)도)
이어서, 두께 300∼3000 Å, 예를 들어, 9000 Å의 산화규소막(409)을 플라즈마 CVD법에 의해 형성한다(제6(c)도).
그 다음, 공지의 RIE법, 즉, 이방성 건식 에칭법에 의해 산화규소막(409)에 대하여 에칭 공정을 행한다. 이때, 게이트 전극의 측면에 인접한 산화규소막(407)의 두께는 산화규소막(9000 Å) 자체의 2배이다. 소스 및 드레인영역(407, 408)이 노출될 때까지 에칭을 계속한다. 그 결과, 부호 410, 411로 나타낸 바와 같이 게이트 전극의 측면에 인접한 곳에만 절연물질이 잔류한다.
그 다음, 규화물을 형성할 수 있는 재료, 예를 들어, 티탄을 포함하는 막(412)을 스퍼터법에 의해 50∼500 Å의 두께로 형성한다. 그 재료의 다른 예는 텅스텐, 백금, 팔라듐, 니켈이다.(제6(d)도)
그 다음, 250∼450℃로 예열된 상태의 구조물에 레이저광을 조사하여, 온도가 500∼800℃까지 급격히 상승되게 한다. 그 결과, 티탄과 규소가 서로 반응하여, 소스 및 드레인영역에 규화티탄영역(413, 414)을 형성한다. 그 규화티탄은 30∼100 μΩcm로 낮은 저항율을 갖는다. 소스 및 드레인영역의 시트 저항은 10 Ω/평방이하이다. 제6(d)도에 나타낸 바와 같이, 규화물층이 기판 표면에 도달할 정도까지 규화물의 형성이 행해지는 경우에는, 알루미늄 전극(416, 417)의 콘택트부에 배리어층을 형성하는 것이 필요하지 않다. 그리하여, 공정이 단순화될 수 있다.
레이저광을 사용하는 대신에, 적외광 램프 어닐, 소위 급속 열 어닐(RTA) 또는 램프 어닐로 상기 공정을 행할 수도 있다. 이 경우, 어닐이 600℃에서 수 분 또는 1000℃에서 수 초간 행해진다. 온도는 실리콘 웨이퍼의 온도를 모니터함으로써 측정된다. 반도체층의 에너지 밴드 갭은 식 E1< E0≤ EN을 갖는다. 산소의 농도는 N1< N0≤ NN이다.
그후, 규소와 반응하지 않고 잔류하는 티탄막을, 과산화수소, 암모니아 및 물을 5 :2 : 2의 비율로 함유하는 에칭액을 사용하여 에칭하여, 규화티탄층(413, 414)을 남긴다. 에칭 후에, 두께 5000 Å의 산화규소막(415)을 플라즈마 CVD법에 의해 전체 구조물상에 형성한다. 그리고, 산화규소막(415)을 관통하여 콘택트 홀을 형성한 다음, 소스 및 드레인영역상에 알루미늄 전극(416, 417)을 형성한다. 그리하여, TFT의 제작이 완료된다.
상기 실시예에서는, 규화물층(413, 414)이, 알루미늄 전극(416, 417)이 소스 및 드레인영역의 규소와 직접 접촉하는 것을 방지한다. 따라서, 우수한 성질을 가진 콘택트가 얻어질 수 있다. 불순물영역을 활성화시키기 위해 200∼400℃에서의 수소 어닐을 행할 수도 있다.
따라서, 본 실시예의 TFT는 채널영역, 채널영역에 인접하여 있는 한쌍의 산소 첨가 영역, 및 산소 첨가 영역에 인접하여 있는 소스 및 드레인영역으로서의 한쌍의 규화물층을 갖는다.(제6(e)도)
본 실시예에서, 규화물영역(413, 414)이 소스 및 드레인영역의 시트 저항을 낮추기 때문에, 소스 및 드레인영역의 도핑량을 실시예 3의 도핑량의 1/10 이하로 줄이는 것이 가능하다. 이 때문에, 채널영역과 드레인영역 사이의 경계 영역에서의 전계가 완화되고, 누설전류가 감소될 수 있다. 또한, 도핑에 요구되는 시간이 1/10 이하로 단축될 수 있다.
그러나, 절연재료(410, 412)에 의해 형성된 반도체층의 부분에 한가지 도전형의 불순물을 첨가하는 것이 가능하여, N+영역을 형성한다. 이것은 금속규화물 또는 그와의 조합물을 형성하는 것 대신에 행해질 수 있다.
실시예 3 및 4에서는, 채널영역과 불순물영역 사이의 경계영역에 산소, 탄소, 질소 등이 도핑된다. 종래기술에서는 그 영역이 큰 왜곡을 가지는 문제가 있었으나, 첨가된 불순물은 고것을 감소시켜, 오프 전류를 감소시킨다.
또한, 활성층이 고상(固相) 성장 뿐만 아니라 레이저 어닐 또는 RTA에 의해서도 결정화될 수 있다. 또한, 고상 성장이 레이저 어닐 또는 RTA와 조합하여 행해질 수도 있다.
상기한 방법은 NTFT 뿐만 아니라 PTFT에도 적용될 수 있다. 그러나, 실시예 1 및 2의 경우에는, 채널영역에 산소, 질소, 탄소 등이 첨가되기 때문에, 스레시홀드 전압이 시프트하는 경향이 있다. 예를 들어, 채널영역에 산소를 첨가하는 경우, 첨가된 산소의 1∼10%는 도너(donor)가 되고, 도전율이 약한 N형이 된다. 따라서, 스레시홀드 전압이 NTFT 또는 PTFT에서 정(正)쪽으로 시프트한다.
또한, 본 발명은, 하나의 기판상에 동일 종류의 TFT를 포함하는 반도체 회로의 형성 뿐만 아니라, 하나의 기판상에 상이한 종류의 TFT를 포함하는 반도체 집적회로의 형성에도 적용가능하다. 예를 들어, 반도체 집적회로의 일부가 오프셋을 갖지 않는 자기정합형 TFT 또는 통상의 타입의 오프셋 게이트형 TFT를 포함하는 한편, 그 회로의 다른 부분은 본 발명을 이용한다.
이하, 본 발명의 두번째 바람직한 실시형태를 설명한다. 이 실시형태에 따르면, 하나의 기판상에 상이한 기능을 가지는 다수의 TFT, 즉, 큰 이동도의 TFT와 작은 이동도의 TFT를 형성할 때, 탄소, 질소, 산소, 규소의 이을 및 그것의 혼합물이 큰 이동도의 TFT를 마스크한 채 작은 이동도의 TFT에만 도입된다. 동시에, 수소 이온도 도입되는 것이 바람직하다. 마스크는 통상의 CMOS 기술에서 사용되는 통상의 방법에 의해, 즉, 기판상에 포토레지스트를 형성하고 패터닝하는 것에 의해 형성될 수 있다. 또는, 기판에 부착되지 않는 금속 마스크를 사용하는 것이 가능하다. 후자의 경우, 공정이 단순화되고, 마스킹의 정확성이 엄격하게 요구되지 않는 경우, 예를 들어, 이온이 조사되는 액티브 매트릭스 회로영역과 마스크되는 주변회로영역을 갖는 전기광학장치에 적합하다.
이온을 도입한 후, 큰 이동도의 TFT와 작은 이동도의 TFT 모두의 활성층이 열어닐에 의해 결정화된다. 열어닐은 그의 균일성의 측면에서 유리하다. 또한, 게이트 전극의 형성 후, 또는 소스 및 드레인영역의 형성 전 또는 후에 어닐이 행해질 수 있다. 열어닐은 기판재료 또는 다른 재료에 따라 제한된다. 예를 들어, 기판으로서 규소 또는 석영을 사용하는 경우, 열어닐의 상한은 최대로 1100℃이다. 다른 기판, 예를 들어, 전형적인 무알카리 유리인 코닝 7059 유리를 사용하는 경우에는, 열어닐이 650℃ 이하에서 행해지는 것이 바람직하다.
본 발명의 두번째 실시형태의 일 예는, 산소, 질소 또는 탄소가 1015원자/cm3이상, 바람직하게는, 5×1019원자/cm3이상의 농도로 함유된 활성층을 갖는 액티브 매트릭스 영역에 PMOS TFT가 사용되고, 주변회로영역의 TFT가 산소, 질소 또는 탄소의 농도가 1×1019원자/cm3이하, 바람직하게는, 1×1017원자/cm3이하인 활성층을 가지는 액정장치용의 반도체 회로이다. PMOS TFT의 사용은 NMOS TFT의 사용보다 누설전류을 줄이는데 더욱 유리하다. 활성층에 첨가된 산소와 같은 불순물의 상한은 4×1021원자/cm3이다.
또한, 본 발명에서는, NMOS TFT가 화소영역에서 PMOS TFT에 직렬로 접속될 수 있다. 물론, 2개의 PMOS TFT가 화소영역에서 병렬으로 사용될 수도 있다.
또한, 표시회로부분(즉, 액티브 매트릭스 부분)과 구동회로부분(주변회로 부분)을 가지는 액정장치에서는, 구동회로를 CMOS 회로로 구성하는 것이 효과적이다. 모든 구동회로를 CMOS를 구성하는 것이 필요하지 않지만, 전달 게이트 및 인버터 회로를 CMOS로 구성하는 것이 바람직하다.
구동회로 부분의 CMOS 회로에 대해서는, 활성층중의 산소, 질소, 탄소 등과 같은 불순물의 농도가 1×1019원자/cm3이하, 바람직하게는, 1×1017원자/cm3이하로 유지되는 것이 바람직하다. 그 결과, TFT의 스레시홀드 전압이 NMOS의 경우 0.5∼2 V이고, PMOS의 경우 -0.5 ∼ -3 V이며, 이동도는 NMOS의 경우 30∼150cm2/Vs이고, PMOS의 경우 20∼100 cm2/Vs이다.
한편, 액티브 매트릭스 부분에서는, 단일의 소자(TFT) 또는 직렬로 접속된 다수의 소자(1 V의 드레인 전압에서 누설전류가 1 pA로 작은)를 사용함으로써 보조용량을 줄이거나 또는 완전히 생략하는 것이 가능하다.
또한, 본 발명의 또다른 특징은, CPU 회로 또는 메모리 회로가 화소 및 주변구동회로에 사용되는 TFT와 함께 동일 기판상에 형성된다는 것이다.
예를 들어, 단결정 IC의 동작속도는 속도를 더욱 증가시키는 것이 불가능하게 되는 지점까지 이른다. 동작속도를 더욱 증가시키려 한다면, 트랜지스터의 전류용량을 증가시키는 것이 필요하지만, 이것은 전력소비의 증가를 야기한다.
단결정 IC의 동작속도가 증가될 수 없는 한가지 이유는, 기판과 배선 사이에 용량이 유도되어 손실을 야기하기 때문이다. 기판으로서 절연재료가 사용되는 경우에는, 소비전력을 증가시키지 않고 동작속도를 충분히 증가시킬 수 있다. 이 때문에, SOI 구조(즉, 절연물상의 반도체)를 갖는 IC가 제안되었다.
따라서, 매트릭스 회로를 구성하는 TFT와 드라이버 회로 및 디코더 회로와 같은 주변회로를 구성하는 TFT로서 동일 기판상의 TFT를 사용하여 CPU 회로 또는 메모리 회로를 형성하는 것은 액정표시장치를 소형화 또는 집적화하는데 특히 유리하다.
본 발명에서는, 활성층에의 산소, 질소 또는 탄소의 도핑이 누설전류를 감소시키지만, 그 도핑에 의해 활성층에서의 이동도도 또한 감소된다. 따라서, 원하는 특성에 따라 누설전류와 이동도를 최적화하기 위해 도핑량이 선택되어야 한다.
제7도는 액정장치를 위해 기판상에 형성된 집적회로를 나타낸다. 부호 511은 액티브 매트릭스 부분의 하나의 화소에 제공된 하나의 NTFT를 나타내고, 512는 액정을 나타내고, 513은 용량을 나타낸다. 본 발명에 따르면, 입력 포트, 보정 메모리, 메모리, CPU, X-Y 디바이더, X-디코더/드라이버, Y-디코더/드라이버를 구성하는 모든 TFT가 동일 기판상에 형성된다.
입력 포트는 외부로부터 입력되는 신호를 읽어, 표시신호로 전환시키는 것이다. 보정 메모리는 액티브 매트릭스 패널의 특정 특성에 따라 각 화소에 대한 입력신호 등을 보정하는 것이다. 특히, 보정 메모리는 패널의 각 화소의 특정 정보를 저장하는 불휘발성 메모리로 이루어져 있다. 예를 들어, 전기광학장치의 한 화소에 점결함이 있는 경우, 그 점결함 주위의 화소에 보정신호가 공급되어, 그 결함이 덜 나타나도록 한다. 또한, 하나의 화소의 휘도가 다른 것들보다 더 낮을 때, 그 화소에 더욱 강한 신호가 보내져, 휘도를 보상하도록 한다.
CPU 및 메모리는 통상의 컴퓨터에 사용되는 것과 동일한 기능을 가진다. 특히, 메모리는 각 화소에 대응하여 표시 메모리를 갖는 RAM으로 이루어져 있다. 또한, 후방측으로부터 기판을 조사하는 백 라이트를 제어하는 것이 가능하다.
상기한 TFT들중에서, 각 화소에 제공된 TFT(511)는 누설전류가 감소되도록 5×1019원자/cm3이상의 농도로 산소(또는 질소, 탄소)를 함유한다. 또한, 주변회로를 구성하는 다른 TFT에서의 산소, 질소 또는 탄소의 농도는 고이동도가 얻어지도록 1×1019원자/cm3이하이다.
상기한 교시의 관점에서, 동일 기판상에 형성된 TFT를 사용하여 다른 전기회로 또는 집적회로를 형성함으로써 추가 개선이 행해질 수 있다는 것이 명백하다.
[실시예 5]
본 실시예는 저온 어닐 공정을 통해 폴리실리콘 TFT를 사용하여 액정장치용 액티브 매트릭스 회로 및 주변회로를 제작하는 것에 관한 것이다. 제8(a)도∼제8(d)도는 반도체 집적회로의 제작공정을 나타내는 단면도이다.
먼저, 코닝 7059 기판(601)상에 하지막으로서 산화규소막(602)을 스퍼터법에 의해 200∼2000 Å두께까지 형성한다. 그리고, 원료가스로서 모노실란 또는 디실란을 이용하는 플라즈마CVD법 또는 감압 CVD법에 의해, 그 산화규소막(602)상에 두께 500∼1500 Å의 비정질 규소막을 형성한다. 이 막은 주변회로영역(604)과 액티브 매트릭스영역(화소영역)(603)을 포함한다. 비정질 규소막내의 탄소, 산소 및 질소의 농도는 1×1019원자/cm3이하, 본 실시예에서는, 1×1017원자/cm3이하이다.
이 농도 수준을 달성하는데 감압 CVD법이 적당하다. 그 다음, 비정질 규소막상에 블록킹층으로서 두께 100∼500 Å의 산화규소막(605)을 스퍼터법에 의해 형성한다. 그후, 액티브 매트릭스영역(603)만이 노출되도록 포토레지스트와 같은 마스트(606)로 주변회로영역(604)을 덮는다.
다음에, 제8(a)도에 나타낸 바와 같이, 이온 도핑장치를 사용하여 산소 이온을 조사한다. 가속전압이 블록킹층(605)의 두께에 따라, 예를 들어, 10∼100 keV의 범위내에서 제어된다. 도즈량은 블록킹층(605)의 두께, 가속전압 및 비정질 규소막(603)의 두께에 따라 결정되어야 한다. 예를 들어, 비정질 규소막의 두께가 1000 Å이고, 블록킹층(605)의 두께가 250 Å이고, 가속전압이 50 keV일 때, 도즈량은 비정질 규소막(603) 전체에 걸쳐 산소 농도가 5×1019원자/cm3이 되도록 5×1014원자/cm2이어야 한다.
또한, 포토레지스트 마스크를 사용하는 대신에, 제8(aa)도에 나타낸 바와 같이 금속 마스크(606′)가 사용될 수도 있다. 이 경우, 포토리소그래피 공정이 필요치 않다. 포토레지스트가 이을 조사에 기인하여 탄화되고 그것을 제거하는 공정이 필요하지만, 금속 마스크를 이용하는 경우에는 그러한 공정이 필요하지 않다.
다음에, 포토레지스트(606)를 제거한 후, 600℃, 24시간의 가열에 의해 비정질 규소막을 결정화한다. 이어서, 제8(b)도에 나타낸 바와 같이, 규소막을 패터닝하여, 주변 회로를 위한 규소 섬(607)과 액티브 매트릭스 회로를 위한 규소 섬(608)을 형성한다. 그리고, 이들 규소 섬상에 두께 500∼1500 Å의 산화규소막을 형성하여 게이트 절연막(609)을 형성한다. 그 다음, 전자빔 증착법에 의해 그 산화규소막상에 두께 2000Å∼5 ㎛의 알루미늄막을 형성하고, 이것을 패터닝하여 각각의 섬상에 게이트 전극을 형성한다.
그 다음, 기판을 전해용액중에 담그고, 게이트 전극에 전류를 인가하여 게이트 전극 주위에 양극산화막(610, 611, 612)을 형성한다. 주변회로영역의 양극산화막은 이동도를 향상시키기 위해 비교적 얇아야 한다. 액티브 매트릭스영역의 양극산화막은 누설전류가 감소될 수 있도록 비교적 두꺼워야 한다. 어느 경우에도, 양극 산화막의 두께는 1000∼2500 Å의 범위내이다.
다음에, 게이트 전극 및 양극산화물을 포함하는 게이트분를 마스크로 하여 자기정합적으로 규소막에 불순물을 선택적으로 도핑한다. 이때, 처음에는 도펀트 가스로서 포스핀(PE3)을 사용하여 전체 영역에 인을 첨가한 다음, 규소 섬(607)의 오른쪽(NTFT가 될)을 포토레지스트로 마스킹한 채, 규소 섬(607)의 왼쪽과 PTFT가 될 규소 섬(608)에 도펀트 가스로서 디보란(B2H6)을 사용하여 붕소를 도핑한다. 인의 도즈량은 2∼8×1015원자/cm2이고, 붕소의 도즈량은 인의 도즈량보다 더 높아야 한다.
규소막의 결정성이 도핑 공정에 기인하여 손상되고, 시트 저항이 1 kΩ/평방으로 높다. 이 값이 너무 크면, 600℃, 2∼24시간의 어닐에 의해 시트 저항을 감소시키는 것이 가능하다. 어닐은 적외광을 사용한 RTA를 통해 수행될 수도 있다.
RTA는 적외광이 규소와 규소내에 함유된 불순물에 의해 선택적으로 흡수되는 특성을 이용한다. 또한, 적외광은 유리기판에 의해 거의 흡수되지 않는다. 따라서, RTA는 효과면에서 1000℃의 고온 어닐에 필적한다.
상기한 공정들에 의해, N형 영역(614) 및 P형 영역(613, 615)이 형성된다. 이들 영역에서의 시트 저항은 200∼800 Ω/평방이다. 또한, 동시에 채널영역(616, 617, 618)도 형성된다. 채널영역(616, 617)내의 질소, 산소, 탄소의 각 농도는 1×1017원자/cm3이하이고, 채널영역(618)에서의 산소 농도는 제8(a)도 또는 제8(aa)도에 나타낸 공정 때문에 5×1019원자/cm3이다. 그 다음, 전체 구조물상에 산화규소로 된 층간절연물(619)을 스퍼터법에 의해 3000∼10000 Å의 두께로 형성한다. 스퍼터법 대신에, 원료로서 TEOS를 이용하는 플라즈마 CVD법에 의해 그 산화규소막을 형성할 수도 있다. TEOS 플라즈마 CVD법은 좋은 스텝 커버리지 때문에 특히 유리하다.
그 다음, 제8(d)도에 나타낸 바와 같이, 스퍼터법에 의해 ITO막을 퇴적하고, 이것을 패터닝하여 화소전극(620)을 형성한다. 이어서, 소스 및 드레인영역에 대응하여 층간절연물(619)에 콘택트 홀은 형성한 다음, 크롬 배선(621∼624)을 형성한다. 제8(d)도에서는, 규소 섬(607)에 CMOS TFT가 형성되었다. 또한, 배선(621∼624)은 하부층으로서의 크롬 또는 질화티탄과 그 위에 형성된 알루미늄막의 다층으로 구성될 수도 있다. 그리하여, 시트 저항이 감소될 수 있다. 마지막으로, 전체 구조물을 350℃의 수소분위기에 2시간 노출시켜, 규소내의 댕글링 결합을 감소시킨다. 따라서, 주변구동회로 및 액티브 매트릭스 회로가 일체화될 수 있다.
앞에서와 같이, 메모리 회로 및 CPU 회로가 주변회로 및 액티브 매트릭스 회로의 형성과 동시에 동일 기판상에 형성될 수 있다.
또한, 실시예 1∼4에 따른 TFT가 액티브 매트릭스 영역에 형성된 TFT에 적용될 수 있고, 주변회로는 높은 이동도의 TFT로 형성된다.
여러 실시예가 설명되었지만, 본 발명의 범위가 특정 실시예에 한정되는 것이 아니고, 많은 변경이 행해질 수 있다. 예를 들어, 게이트 전극용 재료로서, 알루미늄 대신에, 탄탈 또는 티탄과 같은 다른 금속 또는 인이 도핑된 규소를 사용하는 것이 가능하다. 또한, 실시형태에서는 액정표시장치에 대해서 논의되었지만, 본 발명은 동일 기판상에 구동회로 및 고체촬상소자를 형성함으로써 이미지 센서에 적응될 수 있다. 이 경우, 요구되는 메모리 회로 또는 CPU가 TFT에 의해 동일 기판상에 형성될 수 있다.

Claims (32)

  1. 절연표면을 가진 기판; 상기 절연표면상에 형성되고, 채널로서 기능하는 제1 영역, 적어도 하나의 제2 영역, 및 소스 및 드레인영역으로서 기능하는 한쌍의 제3 영역을 포함하는 반도체층; 상기 반도체층에 인접하여 위치된 게이트 절연층; 및 상기 게이트 절연층에 인접하여 위치된 게이트 전극을 포함하고; 상기 제1 영역 및 상기 제2 영역이 상기 한쌍의 제3 영역들 사이에서 연장하고, 상기 제2 영역이 상기 제1 영역과 상기 한쌍의 제3 영역들중 적어도 하나와의 사이에서 연장하며, 상기 제2 영역에서의 산소, 탄소 및 질소의 전체 농도가 상기 제1 영역의 산소, 탄소 및 질소의 전체 농도보다 높은 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 반도체층이 결정성인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 제2 영역의 산소, 탄소 및 질소의 전체농도가 상기 한 쌍의 제3 영역의 산소, 탄소 및 질소의 전체 농도와 동일한 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체층이 규소를 포함하는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 소스 및 드레인영역이 금속규화물을 포함하는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 금속규화물이 티탄, 텅스텐, 백금, 팔라듐 및 니켈로 이루어진 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 반도체층이 결정화 촉진 금속원소를 함유하는 것을 특징으로 하는 반도체장치.
  8. 제3항에 있어서, 상기 제2 영역과 상기 한쌍의 제3 영역과의 사이의 각 경계가 상기 양극산화물의 외측 가장자리와 정렬되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 한쌍의 제3 영역에 한가지 도전형의 불순물이 제1 농도로 도핑되어 있는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 한가지 도전형의 불순물이 상기 제2 영역에 상기 제1 농도보다 작은 제2 농도로 도핑되어 있는 것을 특징으로 하는 반도체장치.
  11. 절연표면을 가진 기판; 상기 절연표면상에 형성되고, 제1 영역, 그 제1 영역을 사이에 두고 있는 한쌍의 제2 영역, 상기 제1 영역과 상기 제2 영역을 사이에 두고 있는 한쌍의 제3 영역을 포함하는 반도체층; 상기 반도체층의 상기 제1 영역에 인접하여 위치된 게이트 절연층; 상기 한쌍의 제3 영역과 접촉하는 한쌍의 금속규화물층; 및 상기 게이트 절연층에 인접하여 위치된 게이트 전극을 포함하고; 상기 제1 영역 및 상기 한쌍의 제2 영역이 진성이거나 실질적으로 진성의 도전형을 가지고, 상기 한쌍의 제3 영역이 한가지 도전형의 불순물로 도핑되어, 한가지 도전형을 가지며, 상기 한쌍의 제2 영역 및 상기 한쌍의 제3 영역에 함유된 탄소, 산소 또는 질소의 농도가 상기 제1 영역내의 것보다 높은 것을 특징으로 하는 반도체장치.
  12. 제11항에 있어서, 상기 반도체층이 결정성인 것을 특징으로 하는 반도체장치.
  13. 제11항에 있어서, 상기 금속규화물층에, 상기 한쌍의 제3 영역과 동일한 농도로 탄소, 질소 또는 산소가 도핑되어 있는 것을 특징으로 하는 반도체장치.
  14. 제11항에 있어서, 상기 게이트 전극이 그의 표면상에 양극산화물을 가지고 있는 것을 특징으로 하는 반도체장치.
  15. 제11항에 있어서, 상기 반도체층이 규소를 포함하는 것을 특징으로 하는 반도체장치.
  16. 제11항에 있어서, 상기 금속규화물층에, 상기 한쌍의 제3 영역에 함유된 것보다 높은 농도로 상기 한가지 도전형의 불순물이 도핑되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제11항에 있어서, 상기 금속규화물이, 티탄, 텅스텐, 백금, 팔라듐 및 니켈로 이루어진 군으로부터 선택된 금속을 함유하는 것을 특징으로 하는 반도체장치.
  18. 제11항에 있어서, 상기 반도체층이 결정화 촉진 금속원소를 함유하는 것을 특징으로 하는 반도체장치.
  19. 제14항에 있어서, 상기 한쌍의 제 2 영역과 상기 한쌍의 제3 영역과의 사이의 각 경계가 상기 양극산화물의 외측 가장자리와 정렬되어 있는 것을 특징으로 하는 반도체 장치.
  20. 절연표면을 가지고 있고, 액티브 매트릭스회로 부분과 주변회로 부분을 가지는 기 판; 액티브 매트릭스회로 부분에 형성된 다수의 전극; 액티브 매트릭스회로 부분의 상기 전극들에 연결된 다수의 제1 박막트랜지스터; 상기 주변회로 부분에 형성되고, 적어도 X-디코더/드라이버, Y-디코더/드라이버, 메모리 회로 및 CPU 회로를 구성하는 다수의 제2 박막트랜지스터를 포함하고; 상기 제1 박막트랜지스터의 활성 반도체층에 함유된 탄소, 질소 또는 산소의 농도가 상기 제2 박막트랜지스의 활성 반도체층에 함유된 탄소, 질소, 또는 산소의 농도보다 높은 것을 특징으로 하는 박막 반도체 집적회로.
  21. 제20항에 있어서, 상기 제1박막트랜지스터의 활성 반도체층내의 탄소, 질소 또는 산소의 농도가 5×1019원자/cm3이상인 것을 특징으로 하는 박막 반도체 집적회로.
  22. 제21항에 있어서, 상기 제2 박막트랜지스터의 활성 반도체층내의 탄소, 질소 또는 산소의 농도가 1×1019원자/cm3이하인 것을 특징으로 하는 박막 반도체 집적회로.
  23. 제20항에 있어서, 상기 박막 반도체 집적회로가, 상기 주변회로 부분에 형성되고 상기 CPU 회로에 연결된 보정 메모리를 추가로 포함하고, 그 보정 메모리가 상기 기판상에 형성된 TFT로 구성된 것을 특징으로 하는 박막 반도체 집적회로.
  24. 제20항에 있어서, 각각의 상기 제1 박막 트랜지스터가, 그의 소스 및 드레인 영역내에 있거나 그 영역과 접촉하여 있는 금속규화물층을 가지고 있는 것을 특징으로 하는 박막 반도체 집적회로.
  25. 기판상에 비(非)단결정 반도체층을 형성하는 공정; 탄소, 질소 및 산소로 이루어진 군으로부터 선택된 적어도 하나의 원소를 1× 1019~2×1021원자/cm3의 농도로 상기 반도체층의 적어도 일부에 첨가하는 공정; 상기 반도체층을 어닐하여 결정화시키는 공정; 상기 반도체층을 패터닝하는 공정; 상기 반도체층상에 게이트 절연층을 형성하는 공정; 상기 게이트 절연층상에 게이트 전극을 형성하는 공정; 상기 게이트 전극의 적어도 측면을 산화시켜, 그 측면에 상기 게이트 전극의 재료의 산화물을 형성하는 공정; 및 상기 게이트 전극과 상기 산화물을 마스크로 하여 자기정합적으로 상기 반도체층의 일부에 P형 또는 N형 도펀트를 도입하는 공정을 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  26. 제25항에 있어서, 상기 도펀트 도입공정 후에 상기 반도체층의 일 부분과 접촉하는 규화물층을 형성하기 위해 금속층을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체장치 제작방법.
  27. 제26항에 있어서, 상기 금속층이 티탄을 포함하는 것을 특징으로 하는 반도체 장치 제작방법.
  28. 절연표면을 가진 기판; 상기 절연표면상에 형성되고, 채널로서 기능하는 제1 영역, 적어도 하나의 제2 영역, 및 소스 및 드레인영역으로서 기능하는 한쌍의 제3 영역을 포함하는 반도체층; 상기 반도체층에 인접하여 위치된 게이트 절연층; 및 상기 게이트 절연층에 인접하여 위치된 게이트 전극을 포함하고; 상기 제1 영역 및 상기 제2 영역이 상기 한쌍의 제3 영역들 사이에서 연장하고, 상기 제2 영역이 상기 제1 영역과 상기 제3 영역들중 적어도 하나와의 사이에서 연장하며, 상기 한쌍의 제3 영역에서의 산소, 탄소 및 질소의 전체 농도가 상기 제2 영역에서의 산소, 탄소 및 질소의 전체 농도보다 높은 것을 특징으로 하는 반도체장치.
  29. 절연표면을 가진 기판; 상기 절연표면상에 형성되고, 채널로서 기능하는 제1 영역, 적어도 하나의 제2 영역, 및 소스 및 드레인영역으로서 기능하는 한쌍의 제3 영역을 포함하는 반도체층; 상기 반도체층에 인접하여 위치된 게이트 절연층; 및 상기 게이트 절연층에 인접하여 위치된 게이트 전극을 포함하고; 상기 제1 영역 및 상기 제2 영역이 상기 한쌍의 제3 영역들 사이에서 연장하고, 상기 제2 영역이 상기 제1 영역과 상기 제3 영역들중 적어도 하나와의 사이에서 연장하며, 상기 제2 영역에서의 산소, 탄소 및 질소의 전체 농도가 상기 제1 영역에서의 산소, 탄소 및 질소의 전체 농도보다 높고, 상기 한쌍의 제3 영역에서의 산소, 탄소 및 질소의 전체 농도가 상기 제2 영역에서의 산소, 탄소 및 질소의 전체 농도보다 높은 것을 특징으로 하는 반도체장치.
  30. 절연표면을 가진 기판; 상기 절연표면상에 형성되고, 채널로서 기능하는 제1 영역, 적어도 하나의 제2 영역, 및 소스 및 드레인영역으로서 기능하는 한쌍의 제3 영역을 포함하는 반도체층; 상기 반도체층에 인접하여 위치된 게이트 절연층; 및 상기 게이트 절연층에 인접하여 위치된 게이트 전극을 포함하고; 및 상기 제2 영역이 상기 한쌍의 제3 영역들 사이에서 연장하고, 상기 제2 영역이 상기 제1 영역과 상기 제3 영역들중 적어도 하나와의 사이에서 연장하며, 상기 제2 영역의 밴드 갭이 상기 제1 영역의 밴드 갭보다 높은 것을 특징으로 하는 반도체 장치.
  31. 절연표면을 가진 기판; 상기 절연표면상에 형성되고, 채널로서 기능하는 제1 영역, 적어도 하나의 제2 영역, 및 소스 및 드레인영역으로서 기능하는 한쌍의 제3 영역을 포함하는 반도체층; 상기 반도체층에 인접하여 위치된 게이트 절연층; 및 상기 게이트 절연층에 인접하여 위치된 게이트 전극을 포함하고; 상기 제1 영역 및 상기 제2 영역이 상기 한쌍의 제3 영역들 사이에서 연장하고, 상기 제2 영역이 상기 제1 영역과 상기 제3 영역들중 적어도 하나와의 사이에서 연장하며, 상기 한쌍의 제3 영역의 밴드 갭이 상기 제2 영역의 밴드 갭보다 높은 것을 특징으로 하는 반도체장치.
  32. 절연표면을 가진 기판; 상기 절연표면상에 형성되고, 채널로서 기능하는 제1 영역, 적어도 하나의 제2 영역, 및 소스 및 드레인영역으로서 기능하는 한쌍의 제3 영역을 포함하는 반도체층; 상기 반도체층에 인접하여 위치된 게이트 절연층; 및 상기 게이트 절연층에 인접하여 위치된 게이트 전극을 포함하고; 상기 제1 영역 및 상기 제2 영역이 상기 한쌍의 제3 영역들 사이에서 연장하고, 상기 제2 영역이 상기 제1 영역과 상기 제3 영역들중 적어도 하나와의 사이에서 연장하며, 상기 제2 영역의 밴드 갭이 상기 제1 영역의 밴드 갭보다 높고, 상기 한쌍의 제3 영역의 밴드 갭이 상기 제2 영역의 밴드 갭보다 높은 것을 특징으로 하는 반도체 장치.
KR1019940022511A 1993-09-07 1994-09-07 반도체장치및그제작방법 KR100287776B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US08/522,488 US5601062A (en) 1994-09-01 1995-08-31 Intake system for engine

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP05246408A JP3134910B2 (ja) 1993-09-07 1993-09-07 半導体装置の作製方法および液晶ディスプレイ用集積回路の作製方法
JP93-246408 1993-09-07
JP30862793A JP3134911B2 (ja) 1993-11-15 1993-11-15 半導体集積回路の作製方法
JP93-308627 1993-11-15

Publications (1)

Publication Number Publication Date
KR100287776B1 true KR100287776B1 (ko) 2001-12-28

Family

ID=26537704

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940022511A KR100287776B1 (ko) 1993-09-07 1994-09-07 반도체장치및그제작방법

Country Status (2)

Country Link
US (1) US5581092A (ko)
KR (1) KR100287776B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101080571B1 (ko) * 2008-04-09 2011-11-04 도시바 모바일 디스플레이 가부시키가이샤 반도체층의 레이저 어닐링 방법

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3556679B2 (ja) * 1992-05-29 2004-08-18 株式会社半導体エネルギー研究所 電気光学装置
JP3165304B2 (ja) * 1992-12-04 2001-05-14 株式会社半導体エネルギー研究所 半導体装置の作製方法及び半導体処理装置
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
US6897100B2 (en) 1993-11-05 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device
CN100367461C (zh) 1993-11-05 2008-02-06 株式会社半导体能源研究所 一种制造薄膜晶体管和电子器件的方法
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3897826B2 (ja) * 1994-08-19 2007-03-28 株式会社半導体エネルギー研究所 アクティブマトリクス型の表示装置
US5789762A (en) * 1994-09-14 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor active matrix circuit
US6798394B1 (en) 1994-10-07 2004-09-28 Semiconductor Energy Laboratory Co., Ltd. Active matrix panel
US6331475B1 (en) * 1995-01-12 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Method and manufacturing semiconductor device
US7348227B1 (en) * 1995-03-23 2008-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW463378B (en) 1995-06-01 2001-11-11 Semiconductor Energy Lab Method of manufacturing semiconductor device
JPH09153458A (ja) * 1995-09-26 1997-06-10 Fujitsu Ltd 薄膜半導体装置およびその製造方法
TW374196B (en) * 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
US5872049A (en) * 1996-06-19 1999-02-16 Advanced Micro Devices, Inc. Nitrogenated gate structure for improved transistor performance and method for making same
JPH10104663A (ja) * 1996-09-27 1998-04-24 Semiconductor Energy Lab Co Ltd 電気光学装置およびその作製方法
JP3525316B2 (ja) * 1996-11-12 2004-05-10 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
DE19652417A1 (de) * 1996-12-09 1998-06-10 Inst Halbleiterphysik Gmbh MOSFET und Verfahren zur Herstellung der Schichten für einen derartigen Transistor
JPH10198292A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3602679B2 (ja) * 1997-02-26 2004-12-15 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP4318768B2 (ja) * 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP3968484B2 (ja) * 1998-02-18 2007-08-29 ソニー株式会社 薄膜トランジスタの製造方法
JPH11238697A (ja) * 1998-02-23 1999-08-31 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2000012783A (ja) * 1998-06-22 2000-01-14 Nippon Asm Kk 半導体素子の製造方法
CN100373563C (zh) * 1998-06-30 2008-03-05 东芝松下显示技术有限公司 顶栅型薄膜晶体管的制造方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP3658213B2 (ja) * 1998-11-19 2005-06-08 富士通株式会社 半導体装置の製造方法
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2264771A3 (en) 1998-12-03 2015-04-29 Semiconductor Energy Laboratory Co., Ltd. MOS thin film transistor and method of fabricating same
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6524895B2 (en) 1998-12-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6531713B1 (en) 1999-03-19 2003-03-11 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and manufacturing method thereof
JP4666723B2 (ja) 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE20006642U1 (de) 2000-04-11 2000-08-17 Agilent Technologies Inc Optische Vorrichtung
US7525165B2 (en) * 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6706544B2 (en) 2000-04-19 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and fabricating method thereof
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
TWI286338B (en) 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
KR100672622B1 (ko) * 2000-07-26 2007-01-23 엘지.필립스 엘시디 주식회사 액정표시장치의 패드 및 그 제조방법
US6562671B2 (en) * 2000-09-22 2003-05-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and manufacturing method thereof
KR100390522B1 (ko) * 2000-12-01 2003-07-07 피티플러스(주) 결정질 실리콘 활성층을 포함하는 박막트랜지스터 제조 방법
US7151017B2 (en) * 2001-01-26 2006-12-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US6825506B2 (en) * 2002-11-27 2004-11-30 Intel Corporation Field effect transistor and method of fabrication
TWI316736B (en) * 2003-05-02 2009-11-01 Au Optronics Corp Method of fabricating polysilicon film by excimer laser crystallization process
US7704883B2 (en) * 2006-12-22 2010-04-27 Texas Instruments Incorporated Annealing to improve edge roughness in semiconductor technology
KR101791713B1 (ko) 2010-02-05 2017-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전계 효과 트랜지스터 및 반도체 장치
TWI593115B (zh) * 2010-11-11 2017-07-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US8431961B2 (en) * 2011-02-03 2013-04-30 Micron Technology, Inc. Memory devices with a connecting region having a band gap lower than a band gap of a body region
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
US20130221345A1 (en) 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN104167448B (zh) * 2014-08-05 2017-06-30 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN104867833A (zh) * 2015-04-09 2015-08-26 信利（惠州）智能显示有限公司 薄膜晶体管及其制作方法、阵列基板以及显示装置
CN104851809A (zh) * 2015-04-09 2015-08-19 信利（惠州）智能显示有限公司 薄膜晶体管及其制作方法、以及阵列基板与显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920018837A (ko) * 1991-03-18 1992-10-22 순페이 야마자끼 반도체 재료 및 그 제작 방법 그리고 박막 트랜지스터

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3682021D1 (de) * 1985-10-23 1991-11-21 Hitachi Ltd Polysilizium-mos-transistor und verfahren zu seiner herstellung.
JPS62162362A (ja) * 1986-01-10 1987-07-18 Mitsubishi Electric Corp Ｍｏｓ型集積回路及びその製造方法
US4849797A (en) * 1987-01-23 1989-07-18 Hosiden Electronics Co., Ltd. Thin film transistor
US5132825A (en) * 1989-10-18 1992-07-21 Asahi Kogaku Kogyo Kabushiki Kaisha Image processing apparatus having control means for adjusting the color temperature of the displayed image
JP2947654B2 (ja) * 1990-10-31 1999-09-13 キヤノン株式会社 Ｍｉｓ型トランジスタ
US5849601A (en) * 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5514879A (en) * 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
KR960010723B1 (ko) * 1990-12-20 1996-08-07 가부시끼가이샤 한도오따이 에네루기 겐큐쇼 전기광학장치
JP3103385B2 (ja) * 1991-01-25 2000-10-30 株式会社東芝 ポリシリコン薄膜半導体装置
US5289030A (en) * 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
US5273924A (en) * 1991-08-30 1993-12-28 Micron Technology, Inc. Method for forming an SRAM by minimizing diffusion of conductivity enhancing impurities from one region of a polysilicon layer to another region
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920018837A (ko) * 1991-03-18 1992-10-22 순페이 야마자끼 반도체 재료 및 그 제작 방법 그리고 박막 트랜지스터

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101080571B1 (ko) * 2008-04-09 2011-11-04 도시바 모바일 디스플레이 가부시키가이샤 반도체층의 레이저 어닐링 방법
US8076186B2 (en) 2008-04-09 2011-12-13 Toshiba Matsushita Display Technology Co., Ltd. Method of laser annealing semiconductor layer and semiconductor devices produced thereby
KR101138552B1 (ko) * 2008-04-09 2012-05-10 도시바 모바일 디스플레이 가부시키가이샤 반도체 장치
US8816351B2 (en) 2008-04-09 2014-08-26 Japan Display Inc. Semiconductor device having a laser annealed semiconductor layer

Also Published As

Publication number Publication date
US5581092A (en) 1996-12-03

Similar Documents

Publication Publication Date Title
KR100287776B1 (ko) 반도체장치및그제작방법
JP3398453B2 (ja) 薄膜トランジスタの製造方法
US5569936A (en) Semiconductor device employing crystallization catalyst
US6875999B2 (en) Semiconductor integrated circuit
US7528406B2 (en) Semiconductor integrated circuit and method of fabricating same
US7589383B2 (en) Thin film semiconductor device and method of manufacturing the same
US7572685B2 (en) Method of manufacturing thin film transistor
JP3359689B2 (ja) 半導体回路およびその作製方法
US7045818B2 (en) Semiconductor device and method of manufacturing the same comprising thin film containing low concentration of hydrogen
JPH10256554A (ja) 薄膜トランジスタ及びその製造方法
US8008718B2 (en) Semiconductor device and production method thereof
JP3107345B2 (ja) 半導体装置の製造方法
JP3134910B2 (ja) 半導体装置の作製方法および液晶ディスプレイ用集積回路の作製方法
JP3765936B2 (ja) 半導体装置の作製方法
JP3398665B2 (ja) 薄膜トランジスタの製造方法
JPH1154755A (ja) 半導体素子の製造方法および薄膜トランジスタ
JP2761496B2 (ja) 薄膜状絶縁ゲイト型半導体装置およびその作製方法
JPH1187714A (ja) 薄膜トランジスタの製造方法および薄膜トランジスタ
JP2705550B2 (ja) Ｃｍｏｓ薄膜トランジスタおよびその製造方法
JP3765975B2 (ja) 半導体装置
JPH0982970A (ja) 非単結晶半導体装置およびその製造方法
JP3153515B2 (ja) 絶縁ゲイト型半導体装置の作製方法
JP2000286427A (ja) 電気光学装置
JPH1098193A (ja) 薄膜半導体装置
JPH0828522B2 (ja) 薄膜状絶縁ゲイト型半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120131

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee