JP3103385B2 - ポリシリコン薄膜半導体装置 - Google Patents
ポリシリコン薄膜半導体装置Info
- Publication number
- JP3103385B2 JP3103385B2 JP03025472A JP2547291A JP3103385B2 JP 3103385 B2 JP3103385 B2 JP 3103385B2 JP 03025472 A JP03025472 A JP 03025472A JP 2547291 A JP2547291 A JP 2547291A JP 3103385 B2 JP3103385 B2 JP 3103385B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- thin film
- nitrogen
- polysilicon thin
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims description 51
- 229920005591 polysilicon Polymers 0.000 title claims description 51
- 239000010409 thin film Substances 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 title claims description 26
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 79
- 239000010408 film Substances 0.000 claims description 53
- 229910052757 nitrogen Inorganic materials 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 28
- 238000009826 distribution Methods 0.000 claims description 8
- 241001122767 Theaceae Species 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- 239000013078 crystal Substances 0.000 description 14
- 239000010410 layer Substances 0.000 description 14
- 125000004429 atom Chemical group 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000010453 quartz Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- -1 nitrogen ions Chemical class 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 2
- 229910052753 mercury Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/0242—Crystalline insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos
Description
【発明の詳細な説明】［発明の目的］
【０００１】
【産業上の利用分野】本発明はポリシリコン膜をチャネ
ル層とするポリシリコン薄膜半導体装置に関する。
ル層とするポリシリコン薄膜半導体装置に関する。
【０００２】
【従来の技術】ポリシリコン薄膜半導体装置は一般に図
４に断面図で示すように構成されている。
４に断面図で示すように構成されている。
【０００３】すなわち、図４に示すＭＩＳ構造のポリシ
リコン薄膜半導体装置は、合成石英基板１１の一主面に
被着されたポリシリコン膜１２上に、ゲート熱酸化膜１
３を介してポリシリコン膜でなるゲート電極１４Ｇを備
える。また、前記ポリシリコン膜１２に接続するアルミ
ニウム部材でソース電極１５Ｓとドレイン電極１５Ｄが
構成されている。なお、前記各電極間は酸化シリコンの
層間絶縁膜１６で被覆されている。
リコン薄膜半導体装置は、合成石英基板１１の一主面に
被着されたポリシリコン膜１２上に、ゲート熱酸化膜１
３を介してポリシリコン膜でなるゲート電極１４Ｇを備
える。また、前記ポリシリコン膜１２に接続するアルミ
ニウム部材でソース電極１５Ｓとドレイン電極１５Ｄが
構成されている。なお、前記各電極間は酸化シリコンの
層間絶縁膜１６で被覆されている。
【０００４】叙上の如く、ポリシリコン薄膜半導体装置
はアモルファスシリコン薄膜半導体装置に比べ、移動度
が１〜２桁大きいことを特徴としている。しかし、ポリ
シリコン薄膜はそれ自身の内部に多数のシリコン結晶粒
を有し、結晶粒界を有するため、その粒界でのシリコン
原子のダングリングボンド（Ｓｉ原子の未結合手）が存
在し、これが移動中のキャリアをトラップすることによ
って移動度が減少するという欠点がある。また、しきい
値電圧も高くなり実用上問題があった。
はアモルファスシリコン薄膜半導体装置に比べ、移動度
が１〜２桁大きいことを特徴としている。しかし、ポリ
シリコン薄膜はそれ自身の内部に多数のシリコン結晶粒
を有し、結晶粒界を有するため、その粒界でのシリコン
原子のダングリングボンド（Ｓｉ原子の未結合手）が存
在し、これが移動中のキャリアをトラップすることによ
って移動度が減少するという欠点がある。また、しきい
値電圧も高くなり実用上問題があった。
【０００５】
【発明が解決しようとする課題】叙上の如く従来のポリ
シリコン薄膜半導体装置では、ポリシリコン膜内部に多
数の結晶粒界を有し、その粒界に存在するダングリング
ボンドのために移動度が減少する状態が生じていた。
シリコン薄膜半導体装置では、ポリシリコン膜内部に多
数の結晶粒界を有し、その粒界に存在するダングリング
ボンドのために移動度が減少する状態が生じていた。
【０００６】本発明は、シリコン結晶粒の大粒径化によ
り結晶粒界の減少を図り、また結晶粒界でのシリコンダ
ングリングボンド数の密度の減少を図ることによって、
特性の向上したポリシリコン薄膜半導体装置を提供する
ことを目的とするものである。
り結晶粒界の減少を図り、また結晶粒界でのシリコンダ
ングリングボンド数の密度の減少を図ることによって、
特性の向上したポリシリコン薄膜半導体装置を提供する
ことを目的とするものである。
【０００７】［発明の構成］
【０００８】
【課題を解決するための手段】本発明に係るポリシリコ
ン薄膜半導体装置は、基板上に形成されたポリシリコン
薄膜をチャネル層とし、このチャネル層の表面にゲート
絶縁膜が形成された半導体装置において、前記チャネル
層に窒素を含有し、かつその含有量の深さ方向分布は前
記チャネル層と前記基板との界面側に最大値を有し、前
記チャネル層の前記ゲート絶縁膜との界面の領域におけ
る窒素含有量が１０１７ａｔｏｍ／ｃｍ３以上で、かつ
前記基板との界面の領域における窒素含有量が１０１８
ａｔｏｍ／ｃｍ３以上であって、窒素含有量の前記最大
値は１０１８ａｔｏｍ／ｃｍ３以上１０１９ａｔｏｍ／
ｃｍ３未満の範囲内にあることを特徴とする。また、前
記チャネル層の窒素含有量が前記基板との界面側ほど多
くなっていることを特徴とする。
ン薄膜半導体装置は、基板上に形成されたポリシリコン
薄膜をチャネル層とし、このチャネル層の表面にゲート
絶縁膜が形成された半導体装置において、前記チャネル
層に窒素を含有し、かつその含有量の深さ方向分布は前
記チャネル層と前記基板との界面側に最大値を有し、前
記チャネル層の前記ゲート絶縁膜との界面の領域におけ
る窒素含有量が１０１７ａｔｏｍ／ｃｍ３以上で、かつ
前記基板との界面の領域における窒素含有量が１０１８
ａｔｏｍ／ｃｍ３以上であって、窒素含有量の前記最大
値は１０１８ａｔｏｍ／ｃｍ３以上１０１９ａｔｏｍ／
ｃｍ３未満の範囲内にあることを特徴とする。また、前
記チャネル層の窒素含有量が前記基板との界面側ほど多
くなっていることを特徴とする。
【０００９】
【作用】本発明は、ポリシリコン薄膜半導体装置のチャ
ネル層に、窒素を含有させ、その含有量が基板との界面
側で最大となっているようなポリシリコン膜を用いるこ
とにより、ポリシリコン膜内部で、基板との界面の領域
で大量に含有される窒素によるシリコン結晶核発生を抑
制しシリコン結晶粒の大粒径化により結晶粒界を減少で
き、また窒素原子によるターミネートによりシリコンダ
ングリングボンド数の密度を減少できたために、特性の
向上したポリシリコン薄膜半導体装置を得ることができ
る。
ネル層に、窒素を含有させ、その含有量が基板との界面
側で最大となっているようなポリシリコン膜を用いるこ
とにより、ポリシリコン膜内部で、基板との界面の領域
で大量に含有される窒素によるシリコン結晶核発生を抑
制しシリコン結晶粒の大粒径化により結晶粒界を減少で
き、また窒素原子によるターミネートによりシリコンダ
ングリングボンド数の密度を減少できたために、特性の
向上したポリシリコン薄膜半導体装置を得ることができ
る。
【００１０】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。
説明する。
【００１１】図２に示すＭＩＳ構造のポリシリコン薄膜
半導体装置は、合成石英基板１１の一主面に被着された
ポリシリコン膜１上に、ゲート熱酸化膜１３を介してポ
リシリコン膜でなるゲート電極１４Ｇを備える。また、
前記ポリシリコン膜１に接続するアルミニウム部材でソ
ース電極１５Ｓとドレイン電極１５Ｄが構成されてい
る。なお、前記各電極間は酸化シリコンの層間絶縁膜１
６で被覆されている。
半導体装置は、合成石英基板１１の一主面に被着された
ポリシリコン膜１上に、ゲート熱酸化膜１３を介してポ
リシリコン膜でなるゲート電極１４Ｇを備える。また、
前記ポリシリコン膜１に接続するアルミニウム部材でソ
ース電極１５Ｓとドレイン電極１５Ｄが構成されてい
る。なお、前記各電極間は酸化シリコンの層間絶縁膜１
６で被覆されている。
【００１２】次に本発明のポリシリコン薄膜半導体装置
の形成方法につき図３を参照して説明する。
の形成方法につき図３を参照して説明する。
【００１３】（１）合成石英基板１１上に水銀増感光Ｃ
ＶＤ法により、基板との界面の領域で窒素を大量に含む
アモルファスシリコン膜１ａを約２００ｎｍ堆積する。
上述の水銀増感光ＣＶＤ法によるアモルファスシリコン
膜形成については、Ｔ．Ｋａｍｉｍｕｒａ，ｅｔ．ａ
ｌ：Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．２
５，Ｎｏ．１２（１９８６）．ｐｐ１７７８−１７８２
に詳細に記載されている。反応ガスにはＳｉＨ4 および
ＮＨ3 を用い、基板温度２００〜３００℃、ＳｉＨ4 流
量１０〜５０ｓｃｃｍ、低圧水銀ランプの照度は波長２
５４ｎｍの光で７〜２０ｍＷ／ｃｍ2 、水銀溜め温度５
０〜１００℃の適切な範囲で行う。ＳｉＨ4 の流量は膜
堆積中一定にし、ＮＨ3 の流量を対ＳｉＨ4 流量比で例
えば１０-4〜１０-8の間で堆積時間の経過とともに減少
させる（図３（ａ））。
ＶＤ法により、基板との界面の領域で窒素を大量に含む
アモルファスシリコン膜１ａを約２００ｎｍ堆積する。
上述の水銀増感光ＣＶＤ法によるアモルファスシリコン
膜形成については、Ｔ．Ｋａｍｉｍｕｒａ，ｅｔ．ａ
ｌ：Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．２
５，Ｎｏ．１２（１９８６）．ｐｐ１７７８−１７８２
に詳細に記載されている。反応ガスにはＳｉＨ4 および
ＮＨ3 を用い、基板温度２００〜３００℃、ＳｉＨ4 流
量１０〜５０ｓｃｃｍ、低圧水銀ランプの照度は波長２
５４ｎｍの光で７〜２０ｍＷ／ｃｍ2 、水銀溜め温度５
０〜１００℃の適切な範囲で行う。ＳｉＨ4 の流量は膜
堆積中一定にし、ＮＨ3 の流量を対ＳｉＨ4 流量比で例
えば１０-4〜１０-8の間で堆積時間の経過とともに減少
させる（図３（ａ））。
【００１４】（２）熱処理６００℃、６０時間炉アニー
ル（アモルファスシリコン膜結晶化、および窒素活性
化）（図３（ｂ））。
ル（アモルファスシリコン膜結晶化、および窒素活性
化）（図３（ｂ））。
【００１５】（３）ポリシリコン膜１の島状エッチン
グ、および熱酸化膜１３形成（図３（ｃ））。
グ、および熱酸化膜１３形成（図３（ｃ））。
【００１６】（４）ゲートポリシリコン膜１４形成、お
よび不純物イオン注入により自己整合的にソース、ドレ
イン領域形成（図３（ｄ））。
よび不純物イオン注入により自己整合的にソース、ドレ
イン領域形成（図３（ｄ））。
【００１７】（５）層間絶縁膜１６堆積、コンタクトホ
ール形成、ソース、ドレイン電極１５Ｓ，１５Ｄ形成に
より、ポリシリコン薄膜半導体装置を完成する（図
２）。
ール形成、ソース、ドレイン電極１５Ｓ，１５Ｄ形成に
より、ポリシリコン薄膜半導体装置を完成する（図
２）。
【００１８】ここで前記ポリシリコン膜１は以下に述べ
るように窒素が含有されており、かつ、窒素含有量の分
布は合成石英基板１１との界面側に最大値を有する。ポ
リシリコン膜内の窒素の深さ方向に関する濃度分布はＳ
ＩＭＳ（ＳｅｃｏｎｄａｒｙＩｏｎ Ｍａｓｓ Ｓｐｅ
ｃｔｒｏｍｅｔｒｙ）により評価した（図１）。そし
て、この窒素含有量の前記最大値は図１の曲線Ａに示さ
れるように、一例の１０18ａｔｏｍ／ｃｍ3 以上で、か
つ１０19ａｔｏｍ／ｃｍ3 未満の範囲内にある。また、
曲線Ｂは前記曲線Ａで示された実施例の場合よりも、窒
素含有量は全般に多いが最大値の存在する位置、最大値
の範囲は変わらない。
るように窒素が含有されており、かつ、窒素含有量の分
布は合成石英基板１１との界面側に最大値を有する。ポ
リシリコン膜内の窒素の深さ方向に関する濃度分布はＳ
ＩＭＳ（ＳｅｃｏｎｄａｒｙＩｏｎ Ｍａｓｓ Ｓｐｅ
ｃｔｒｏｍｅｔｒｙ）により評価した（図１）。そし
て、この窒素含有量の前記最大値は図１の曲線Ａに示さ
れるように、一例の１０18ａｔｏｍ／ｃｍ3 以上で、か
つ１０19ａｔｏｍ／ｃｍ3 未満の範囲内にある。また、
曲線Ｂは前記曲線Ａで示された実施例の場合よりも、窒
素含有量は全般に多いが最大値の存在する位置、最大値
の範囲は変わらない。
【００１９】次に、叙上の実施例はいずれもポリシリコ
ン膜の膜厚が２００μｍの場合を例示しているが、膜厚
が１００μｍの場合でも曲線Ｃに示す測定値を得てい
る。
ン膜の膜厚が２００μｍの場合を例示しているが、膜厚
が１００μｍの場合でも曲線Ｃに示す測定値を得てい
る。
【００２０】また、図１の曲線Ｄは窒素導入量を深さ方
向に増減させた膜に対する評価結果を示し、さらに窒素
導入量を増減させた例を図１の曲線Ｅに示している。
向に増減させた膜に対する評価結果を示し、さらに窒素
導入量を増減させた例を図１の曲線Ｅに示している。
【００２１】なお、上記においてポリシリコン膜の最表
面側付近で窒素の含有量が多くなっているのは、測定に
おけるノイズと考えられる。ポリシリコン膜の深さ方向
の窒素濃度分布は上記に限られるものでなく、基板との
界面側で窒素濃度分布が最大になっていれば分布の形状
に限られず本発明の効果が得られる。
面側付近で窒素の含有量が多くなっているのは、測定に
おけるノイズと考えられる。ポリシリコン膜の深さ方向
の窒素濃度分布は上記に限られるものでなく、基板との
界面側で窒素濃度分布が最大になっていれば分布の形状
に限られず本発明の効果が得られる。
【００２２】次に本発明の効果を示す例として、前記実
施例（１）において、ＮＨ3 を導入せず、その後の工程
を全く同一条件で行なったチャネル層にＮを１０17ａｔ
ｏｍ／ｃｍ3 以下程度しか含有しないポリシリコン薄膜
半導体装置（従来例）と、本実施例の方法で作製したポ
リシリコン薄膜半導体装置の特性を比較する。従来例で
は粒径９４ｎｍ、スピン密度（ダングリングボンド数の
密度を反映）１×１０18ｓｐｉｎｓ／ｃｍ3 、電界効果
移動度ｎチャンネルＴＦＴがチャネルＴＦＴとも１０ｃ
ｍ2 ／Ｖｓ以下、しきい値電圧ｎチャンネルＴＦＴで
６．４５Ｖ、ｐチャンネルＴＦＴで−６．４Ｖであっ
た。それに対し、本実施例では粒径２００ｎｍ、スピン
密度７×１０17ｓｐｉｎｓ／ｃｍ3 、電界効果移動度ｎ
チャンネルＴＦＴで７０ｃｍ2 ／Ｖｓ、ｐチャンネルＴ
ＦＴで３４．５ｃｍ2 ／Ｖｓ、しきい値電圧ｎチャンネ
ルで５．６Ｖ、ｐチャンネルで−５．９Ｖとなり、本発
明の効果により、シリコン結晶粒の大粒径化、シリコン
ダングリングボンド数の密度の減少、およびそれらによ
る電界効果移動度の増加、しきい値電圧の低減が達成さ
れた。一方、チャネル層のゲート絶縁膜との界面の領域
における窒素含有量が１０19ａｔｏｍ／ｃｍ3 を超えた
場合、あるいは基板との界面の領域における窒素含有量
が１０20ａｔｏｍ／ｃｍ3 を超えたポリシリコン薄膜半
導体装置では、窒素によるシリコン結晶粒へのダメージ
の影響が大きく、良好な特性は得られない。このように
チャネル層内の窒素含有量には適正値がある。本発明の
実施例は前記の限りではない。前記実施例の工程（１）
において、合成石英基板上に水銀増感光ＣＶＤ法でＮＨ
3 を導入せず、窒素を特に導入しないアモルファスシリ
コン膜を堆積する。次に窒素イオン注入により、アモル
ファスシリコン膜の基板との界面に近い領域を中心に窒
素イオンが膜内に分布するようにする。この際、シリコ
ンイオンを同時に注入しても良い。このような注入方法
を用いれば、基板との界面の領域で窒素の含有量が最大
となるようなアモルファスシリコン膜が得られる。
（２）以下のプロセスは、前記実施例と同様。
施例（１）において、ＮＨ3 を導入せず、その後の工程
を全く同一条件で行なったチャネル層にＮを１０17ａｔ
ｏｍ／ｃｍ3 以下程度しか含有しないポリシリコン薄膜
半導体装置（従来例）と、本実施例の方法で作製したポ
リシリコン薄膜半導体装置の特性を比較する。従来例で
は粒径９４ｎｍ、スピン密度（ダングリングボンド数の
密度を反映）１×１０18ｓｐｉｎｓ／ｃｍ3 、電界効果
移動度ｎチャンネルＴＦＴがチャネルＴＦＴとも１０ｃ
ｍ2 ／Ｖｓ以下、しきい値電圧ｎチャンネルＴＦＴで
６．４５Ｖ、ｐチャンネルＴＦＴで−６．４Ｖであっ
た。それに対し、本実施例では粒径２００ｎｍ、スピン
密度７×１０17ｓｐｉｎｓ／ｃｍ3 、電界効果移動度ｎ
チャンネルＴＦＴで７０ｃｍ2 ／Ｖｓ、ｐチャンネルＴ
ＦＴで３４．５ｃｍ2 ／Ｖｓ、しきい値電圧ｎチャンネ
ルで５．６Ｖ、ｐチャンネルで−５．９Ｖとなり、本発
明の効果により、シリコン結晶粒の大粒径化、シリコン
ダングリングボンド数の密度の減少、およびそれらによ
る電界効果移動度の増加、しきい値電圧の低減が達成さ
れた。一方、チャネル層のゲート絶縁膜との界面の領域
における窒素含有量が１０19ａｔｏｍ／ｃｍ3 を超えた
場合、あるいは基板との界面の領域における窒素含有量
が１０20ａｔｏｍ／ｃｍ3 を超えたポリシリコン薄膜半
導体装置では、窒素によるシリコン結晶粒へのダメージ
の影響が大きく、良好な特性は得られない。このように
チャネル層内の窒素含有量には適正値がある。本発明の
実施例は前記の限りではない。前記実施例の工程（１）
において、合成石英基板上に水銀増感光ＣＶＤ法でＮＨ
3 を導入せず、窒素を特に導入しないアモルファスシリ
コン膜を堆積する。次に窒素イオン注入により、アモル
ファスシリコン膜の基板との界面に近い領域を中心に窒
素イオンが膜内に分布するようにする。この際、シリコ
ンイオンを同時に注入しても良い。このような注入方法
を用いれば、基板との界面の領域で窒素の含有量が最大
となるようなアモルファスシリコン膜が得られる。
（２）以下のプロセスは、前記実施例と同様。
【００２３】また、前記実施例の工程（１）において水
銀増感光ＣＶＤ法により、石英基板上に基板との界面の
領域で窒素を大量に含むアモルファスシリコン膜を堆積
した後に、窒素イオンを注入する方法を用いて基板との
界面の領域で窒素の含有量が最大となるようなアモルフ
ァスシリコン膜を作製しても良い。（２）以下のプロセ
スは、前記実施例と同様。
銀増感光ＣＶＤ法により、石英基板上に基板との界面の
領域で窒素を大量に含むアモルファスシリコン膜を堆積
した後に、窒素イオンを注入する方法を用いて基板との
界面の領域で窒素の含有量が最大となるようなアモルフ
ァスシリコン膜を作製しても良い。（２）以下のプロセ
スは、前記実施例と同様。
【００２４】叙上の実施例では、石英基板上に素子を形
成しているが、基板はシリコンウェハの表面に熱酸化膜
を成長させたものでもよい。
成しているが、基板はシリコンウェハの表面に熱酸化膜
を成長させたものでもよい。
【００２５】工程（１）のアモルファスシリコン成膜に
水銀増感光ＣＶＤ法を用いているが、プラズマＣＶＤ
法、減圧ＣＶＤ法、常圧ＣＶＤ法、のうちどれを選んで
もよい。また、これらＣＶＤ法でアモルファスシリコン
またはポリシリコン膜を成膜したのちに、シリコンイオ
ン注入を行い、アモルファスシリコン膜を形成してもよ
い。特に窒素を導入しないアモルファスシリコン膜成膜
に関しては、これらＣＶＤ法の他に、スパッタ法、電子
ビーム蒸着法でもよく、シリコンイオン注入を行なって
もよい。
水銀増感光ＣＶＤ法を用いているが、プラズマＣＶＤ
法、減圧ＣＶＤ法、常圧ＣＶＤ法、のうちどれを選んで
もよい。また、これらＣＶＤ法でアモルファスシリコン
またはポリシリコン膜を成膜したのちに、シリコンイオ
ン注入を行い、アモルファスシリコン膜を形成してもよ
い。特に窒素を導入しないアモルファスシリコン膜成膜
に関しては、これらＣＶＤ法の他に、スパッタ法、電子
ビーム蒸着法でもよく、シリコンイオン注入を行なって
もよい。
【００２６】工程（２）の熱処理では、炉アニールに限
られず、レーザアニール、電子ビームアニール、ランプ
アニールのうちどれを選んでもよい。
られず、レーザアニール、電子ビームアニール、ランプ
アニールのうちどれを選んでもよい。
【００２７】また、実施例の如くチャネル層の窒素に深
さ方向の濃度勾配をもたせた場合、応力のバランスがと
れることにより、チャネル層の低欠陥化が実現され、特
性の良いポリシリコン薄膜半導体装置が得られることが
期待できる。
さ方向の濃度勾配をもたせた場合、応力のバランスがと
れることにより、チャネル層の低欠陥化が実現され、特
性の良いポリシリコン薄膜半導体装置が得られることが
期待できる。
【００２８】
【発明の効果】本発明によれば、ポリシリコン薄膜半導
体装置のチャネル層に、窒素Ｎを含有し、その含有量が
基板との界面の近傍で最大になっているようなポリシリ
コン膜を用いることにより、ポリシリコン膜内部で、基
板との界面側で大量に含有される窒素によるシリコン結
晶核発生抑制によるシリコン結晶粒の大粒径化により結
晶粒界を減少でき、また窒素原子によるターミネートに
よりシリコンダングリングボンド数の密度を減少できた
ために、形成されるポリシリコン薄膜半導体装置の移動
度増加、しきい値電圧の低減が達成された。
体装置のチャネル層に、窒素Ｎを含有し、その含有量が
基板との界面の近傍で最大になっているようなポリシリ
コン膜を用いることにより、ポリシリコン膜内部で、基
板との界面側で大量に含有される窒素によるシリコン結
晶核発生抑制によるシリコン結晶粒の大粒径化により結
晶粒界を減少でき、また窒素原子によるターミネートに
よりシリコンダングリングボンド数の密度を減少できた
ために、形成されるポリシリコン薄膜半導体装置の移動
度増加、しきい値電圧の低減が達成された。
【図１】本発明に係るポリシリコン膜内の窒素の含有量
を膜内の深さ方向の濃度分布をＳＩＭＳで評価した結果
を示す線図である。
を膜内の深さ方向の濃度分布をＳＩＭＳで評価した結果
を示す線図である。
【図２】本発明の一実施例のポリシリコン薄膜半導体装
置の断面図である。
置の断面図である。
【図３】（ａ）〜（ｄ）は本発明の一実施例のポリシリ
コン薄膜半導体装置の製造工程を示すいずれも断面図で
ある。
コン薄膜半導体装置の製造工程を示すいずれも断面図で
ある。
【図４】従来例のポリシリコン薄膜半導体装置の断面図
である。
である。
１：基板との界面の領域で窒素を大量に含むポリシリコ
ン膜 １ａ：アモルファスシリコン膜 １１：合成石英基板 １３：ゲート熱酸化膜 １４：ゲートポリシリコン膜 １５Ｓ：ソース電極 １５Ｄ：ドレイン電極 １６：層間絶縁膜
ン膜 １ａ：アモルファスシリコン膜 １１：合成石英基板 １３：ゲート熱酸化膜 １４：ゲートポリシリコン膜 １５Ｓ：ソース電極 １５Ｄ：ドレイン電極 １６：層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−147759（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336
Claims (2)
- 【請求項１】 基板上に形成されたポリシリコン薄膜を
チャネル層とし、このチャネル層の表面にゲート絶縁膜
が形成された半導体装置において、前記チャネル層に窒
素を含有し、かつその含有量の深さ方向分布は前記チャ
ネル層と前記基板との界面側に最大値を有し、前記チャ
ネル層の前記ゲート絶縁膜との界面の領域における窒素
含有量が１０ １７ ａｔｏｍ／ｃｍ ３ 以上で、かつ前記基
板との界面の領域における窒素含有量が１０ １８ ａｔｏ
ｍ／ｃｍ ３ 以上であって、窒素含有量の前記最大値は１
０ １８ ａｔｏｍ／ｃｍ ３ 以上１０ １９ ａｔｏｍ／ｃｍ ３
未満の範囲内にあることを特徴とするポリシリコン薄膜
半導体装置。 - 【請求項２】 前記チャネル層の窒素含有量が前記基板
との界面側ほど多くなっていることを特徴とする請求項
１に記載のポリシリコン薄膜半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03025472A JP3103385B2 (ja) | 1991-01-25 | 1991-01-25 | ポリシリコン薄膜半導体装置 |
| EP92300639A EP0496639B1 (en) | 1991-01-25 | 1992-01-24 | Polysilicon thin film semiconductor device |
| DE69212339T DE69212339T2 (de) | 1991-01-25 | 1992-01-24 | Dünnschicht-Halbleiter-Vorrichtung aus Polysilizium |
| US07/825,586 US5266816A (en) | 1991-01-25 | 1992-01-24 | Polysilicon thin film semiconductor device containing nitrogen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03025472A JP3103385B2 (ja) | 1991-01-25 | 1991-01-25 | ポリシリコン薄膜半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04250669A JPH04250669A (ja) | 1992-09-07 |
| JP3103385B2 true JP3103385B2 (ja) | 2000-10-30 |
Family
ID=12166984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03025472A Expired - Fee Related JP3103385B2 (ja) | 1991-01-25 | 1991-01-25 | ポリシリコン薄膜半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5266816A (ja) |
| EP (1) | EP0496639B1 (ja) |
| JP (1) | JP3103385B2 (ja) |
| DE (1) | DE69212339T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481121A (en) * | 1993-05-26 | 1996-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having improved crystal orientation |
| JP3157985B2 (ja) * | 1993-06-10 | 2001-04-23 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| JPH06349735A (ja) | 1993-06-12 | 1994-12-22 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP3450376B2 (ja) | 1993-06-12 | 2003-09-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5581092A (en) * | 1993-09-07 | 1996-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Gate insulated semiconductor device |
| US5596218A (en) * | 1993-10-18 | 1997-01-21 | Digital Equipment Corporation | Hot carrier-hard gate oxides by nitrogen implantation before gate oxidation |
| US5872049A (en) * | 1996-06-19 | 1999-02-16 | Advanced Micro Devices, Inc. | Nitrogenated gate structure for improved transistor performance and method for making same |
| JP3602679B2 (ja) * | 1997-02-26 | 2004-12-15 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| US5885861A (en) * | 1997-05-30 | 1999-03-23 | Advanced Micro Devices, Inc. | Reduction of dopant diffusion by the co-implantation of impurities into the transistor gate conductor |
| US6020260A (en) * | 1997-06-25 | 2000-02-01 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having nitrogen-bearing gate electrode |
| US7648886B2 (en) * | 2003-01-14 | 2010-01-19 | Globalfoundries Inc. | Shallow trench isolation process |
| US6800887B1 (en) * | 2003-03-31 | 2004-10-05 | Intel Corporation | Nitrogen controlled growth of dislocation loop in stress enhanced transistor |
| TWI257175B (en) * | 2004-11-25 | 2006-06-21 | Chunghwa Picture Tubes Ltd | Production of lightly doped drain of low-temperature poly-silicon thin film transistor |
| TWI287826B (en) * | 2005-06-30 | 2007-10-01 | Chunghwa Picture Tubes Ltd | Method of forming thin film transistor and method of repairing defects in polysilicon layer |
| JP5232360B2 (ja) * | 2006-01-05 | 2013-07-10 | 株式会社ジャパンディスプレイイースト | 半導体装置及びその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658966B2 (ja) * | 1982-05-17 | 1994-08-03 | キヤノン株式会社 | 半導体素子 |
| JPS61203682A (ja) * | 1985-03-07 | 1986-09-09 | Nec Corp | 半導体装置及びその製造方法 |
| EP0222215B1 (en) * | 1985-10-23 | 1991-10-16 | Hitachi, Ltd. | Polysilicon mos transistor and method of manufacturing the same |
| US4755865A (en) * | 1986-01-21 | 1988-07-05 | Motorola Inc. | Means for stabilizing polycrystalline semiconductor layers |
| JPS6310573A (ja) * | 1986-07-02 | 1988-01-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2565192B2 (ja) * | 1986-08-06 | 1996-12-18 | ソニー株式会社 | 半導体装置の製造方法 |
| JPS63146436A (ja) * | 1986-12-10 | 1988-06-18 | Ricoh Co Ltd | 薄膜トランジスタ−の製造方法 |
| JPH07114184B2 (ja) * | 1987-07-27 | 1995-12-06 | 日本電信電話株式会社 | 薄膜形シリコン半導体装置およびその製造方法 |
| EP0383230B1 (en) * | 1989-02-14 | 1997-05-28 | Seiko Epson Corporation | Manufacturing Method of a Semiconductor Device |
| JPH03265142A (ja) * | 1990-03-15 | 1991-11-26 | Toshiba Corp | 薄膜トランジスタおよびその製造方法 |
-
1991
- 1991-01-25 JP JP03025472A patent/JP3103385B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-24 US US07/825,586 patent/US5266816A/en not_active Expired - Lifetime
- 1992-01-24 EP EP92300639A patent/EP0496639B1/en not_active Expired - Lifetime
- 1992-01-24 DE DE69212339T patent/DE69212339T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0496639A2 (en) | 1992-07-29 |
| JPH04250669A (ja) | 1992-09-07 |
| EP0496639B1 (en) | 1996-07-24 |
| EP0496639A3 (en) | 1992-12-30 |
| DE69212339T2 (de) | 1997-01-16 |
| US5266816A (en) | 1993-11-30 |
| DE69212339D1 (de) | 1996-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5534445A (en) | Method of fabricating a polysilicon thin film transistor | |
| JP3103385B2 (ja) | ポリシリコン薄膜半導体装置 | |
| JP3727449B2 (ja) | 半導体ナノ結晶の製造方法 | |
| US7799670B2 (en) | Plasma oxidation of a memory layer to form a blocking layer in non-volatile charge trap memory devices | |
| JPS63236309A (ja) | 半導体素子及びその製造方法 | |
| JP2004048062A (ja) | 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子 | |
| US7432141B2 (en) | Large-grain p-doped polysilicon films for use in thin film transistors | |
| JPH0395939A (ja) | 半導体装置の製造方法 | |
| JPS6276772A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH0614549B2 (ja) | 薄膜トランジスタ | |
| JP3211301B2 (ja) | 窒化シリコン膜 | |
| JPS63146436A (ja) | 薄膜トランジスタ−の製造方法 | |
| JPS62160769A (ja) | 薄膜トランジスタ素子 | |
| JPS63119576A (ja) | 薄膜トランジスターの活性領域の形成方法 | |
| JP2716036B2 (ja) | 薄膜半導体装置の製造方法 | |
| JPH0656856B2 (ja) | 半導体装置の製造方法 | |
| JPH0541519A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0888286A (ja) | 半導体記憶装置の製造方法 | |
| JPH0395969A (ja) | 半導体装置 | |
| JPH0571193B2 (ja) | ||
| JP3016486B2 (ja) | 薄膜トランジスタ | |
| JP2837473B2 (ja) | シリコン薄膜トランジスタ | |
| JPH06177155A (ja) | 半導体薄膜の形成方法及びｍｏｓ型トランジスタの作製方法 | |
| JP3236861B2 (ja) | 半導体薄膜の製造方法 | |
| JPH077156A (ja) | 電界効果型薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070825 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080825 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 9 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |