JP3727449B2 - 半導体ナノ結晶の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、電気的に消去可能かつプログラム可能な不揮発性メモリ等に用いられるフローティングゲートとして使用される半導体ナノ結晶の製造方法に関する。
【０００２】
【従来の技術】
電子機器の低消費電力化,小型化には、集積度が高くかつ低消費電力で電気的に消去可能かつプログラム可能な不揮発性を有する半導体記憶素子（ＥＥＰＲＯＭ）が必要とされている。この不揮発性を有する半導体記憶素子は、チャネル領域とゲート領域との間に浮遊ゲートを有し、この浮遊ゲートをキャリア閉じ込め領域として動作するが、一般に次ぎのような問題がある。
【０００３】
(i) ホットキャリアに起因する信頼性低下という問題から、浮遊ゲートへの電荷の注入および除去の回数が制限されるため、書き込み消去回数に制限がある。
【０００４】
(ii) 不揮発性を維持するために比較的厚い絶縁膜を必要とし、この厚い絶縁膜を通してＦＯＷＬＥＲ−ＮＯＲＤＨＥＩＭ(ファウラー・ノルドハイム)トンネル作用で電子または正孔を注入するには、現状では、１０Ｖ以上の大きな電圧が要求され、その結果、ホットキャリアが生成され、ホットキャリアによるトラップの形成と界面における反応およびホットキャリアの緩和の影響により絶縁膜の劣化が起こる。
【０００５】
(iii) 書き込み消去が浮遊ゲートへの充電・放電を通じて流れる微小電流によって行われるので、充電・放電時間が長い(ミリ秒オーダー)。
【０００６】
そこで、特開平７−３０２８４８号公報の半導体記憶素子では、このような(i)〜(iii)の問題点を解決した半導体記憶素子が提案されている。この半導体記憶素子は、図５に示すように、半導体基板１２０に所定の間隔を開けてソース領域１０８,ドレイン領域１１０を形成し、上記半導体基板１２０上に絶縁層１１２を介してソース,ドレイン領域１０８,１１０間のチャネル領域１０６に対向する領域に浮遊ゲート１０４を形成している。そして、上記浮遊ゲート１０４を絶縁層１０２で覆い、その上に制御ゲート１００を形成している。上記浮遊ゲート１０４は、図６に示すように、直径１nm〜２０nmの半導体材料で構成したクラスタまたは島１２２としている。そうして、チャネル領域１０６と浮遊ゲート１０４との間の絶縁層１１２を電子が直接トンネル効果で通過できるまでに薄くすると共に、浮遊ゲート１０４のエネルギー準位をチャネル領域１０６よりも低くして、トラップされた電子が容易に脱出できないようにしている。
【０００７】
上記浮遊ゲートの製造方法については、以下の２つの文献に述べられている。
【０００８】
（１） Ａ Ｓｉｌｉｃｏｎ ｎａｎｏｃｒｙｓｔａｌｓ ｂａｓｅｄ ｍｅｍｏｒｙ Ｓａｎｄｉｐ Ｔｉｗａｒｉ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６８(１０) ｐ１３７７(１９９６)
図７は上記文献に記載された浮遊ゲートを有する半導体記憶素子の断面の模式図を示し、ソース領域２０６とドレイン領域２０７が形成された半導体基板２０１上に厚さ１.１nm〜１.８nmのトンネル絶縁膜２０２を形成し、トンネル絶縁膜２０２上にＣＶＤ装置で直径５nm,間隔５nmのナノ結晶２０３を形成している。上記ナノ結晶２０３の密度は、１×１０12ｃｍ-2である。さらに、上記ナノ結晶２０３上にコントロールゲート絶縁膜２０４を形成し、そのコントロールゲート絶縁膜２０４上に厚さ７nmのＳiＯ2を堆積して、コントロールゲート２０５を形成している。
【０００９】
（２） Ｆａｓｔ ａｎｄ Ｌｏｎｇ Ｒｅｔｅｎｔｉｏｎ−Ｔｉｍｅ Ｎａｎｏ−Ｃｒｙｓｔａｌ Ｍｅｍｏｒｙ Ｈｕｓｓｅｉｎ Ｉ．Ｈａｎａｆｉ ｅｔ ａｌ．，ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ，Ｖｏｌ．４３，ｐ１３７９(１９９６)
図８(A)〜(C)は上記文献に記載された浮遊ゲートを有する半導体記憶素子の製造方法を示し、半導体基板３０１上に形成された５nm〜２０nmの熱酸化膜３０２を形成し(図８(A)に示す)、熱酸化膜３０２中にハイドーズのシリコンＳiまたはゲルマニウムＧeを過飽和にイオン注入する(図８(B)に示す)。このときのイオン注入は、例えば５ｋｅＶ、５×１０15ｃｍ-2の条件で行う。その後、窒素Ｎ2の雰囲気中で、９５０℃、３０分間の熱処理を施して、熱酸化膜３０２中に直径５nmのシリコンＳiまたはゲルマニウムＧeのナノ結晶３０３を成長させる。そして、半導体基板３０１に所定の間隔をあけてソース領域３０５とドレイン領域３０６を形成して、ソース領域３０５とドレイン領域３０６との間の領域に対向する熱酸化膜３０２上にゲート電極３０４を形成している(図８(C)に示す)。
【００１０】
【発明が解決しようとする課題】
上記文献（１）,（２）に述べられているように、１個のナノ結晶につき１個の電子が蓄積されたときのしきい値電圧Ｖthのシフト電圧△Ｖthは次式で表される。
【００１１】
△Ｖth＝ｑ(ｎwell／εox)(ｔcntl＋(εox／εsi)ｔwell／２)
…………… （式１）
ｑ：電子の負荷
ｎwell：ナノ結晶密度
εox：酸化膜の誘電率
ｔcntl：コントロールゲート酸化膜厚
εsi：シリコンの誘導率
ｔwell：ナノ結晶の大きさ
上記式１より明らかなように、ナノ結晶密度ｎwellおよびナノ結晶の大きさｔwellのばらつきを減じることによって、デバイス特性(△Ｖth)のばらつきを低減できることが分かる。また、ナノ結晶とチャネル間のトンネル絶縁膜の膜厚は、電子のナノ結晶への直接トンネリングを決定づける(トンネル確率はトンネル絶縁膜の膜厚の関数で表される)ものであるから、この膜厚のばらつきが書き込み特性のばらつきに影響を及ぼす。このように、上記ナノ結晶密度,ナノ結晶の大きさおよびナノ結晶とチャネル間のトンネル絶縁膜の膜厚がメモリ固有の制御すべき主たるパラメータと考えられる。
【００１２】
上記文献（１）,（２）のナノ結晶密度,ナノ結晶の大きさおよびナノ結晶とチャネル間のトンネル絶縁膜の膜厚について考える。
【００１３】
文献（１）について
上記文献（１）の半導体記憶素子は、下地のＳiＯ2膜表面に偶発的に存在するナノ結晶またはＣＶＤ初期に発生するランダムな結晶核のまわりに島状に成長するナノ結晶を利用しているものと考えられ、ナノ結晶密度,ナノ結晶の大きさは制御されていない。一方、ナノ結晶とチャネル間のトンネル絶縁膜の膜厚については、予め半導体基板を熱酸化するものであり、従来の技術で制御可能と考えられる。
【００１４】
文献（２）について
上記文献（２）の半導体記憶素子は、熱酸化膜３０２中にシリコンＳiまたはゲルマニウムＧeをイオン注入した後、熱処理して熱酸化膜３０２中にナノ結晶を成長させるが、注入イオン濃度は、深さ方向に分布し、熱酸化膜３０２中のイオン濃度を均一にすることができない。したがって、濃度分布にばらつきのある状態で熱処理するから、熱酸化膜３０２中の深さ方向のナノ結晶密度も分布を有することになり、ナノ結晶密度,ナノ結晶の大きさおよびナノ結晶とチャネル間のトンネル絶縁膜の膜厚を制御するのは困難と考えられる。すなわち、課題であるナノ結晶密度,ナノ結晶の大きさおよびナノ結晶とチャネル間のトンネル絶縁膜の膜厚について、制御性・均一性を向上させるのは困難である。
【００１５】
さらに、下地の半導体基板に到達させることなく、膜厚５nm〜２０nmの極薄の酸化膜へ注入するには、なるべく低エネルギーのイオン注入をする必要があり、例えば２０nmの酸化膜に対しては５ｋｅＶとなる。さらに、酸化膜の膜厚が薄くなると、エネルギーを減じる必要があり、イオン注入機の通常の性能では、このような低エネルギーのイオン注入の制御が困難となり、製造方法として実用的でない。
【００１６】
そこで、この発明の目的は、密度,大きさの制御性がよく、ばらつきの少ない半導体ナノ結晶を形成できる半導体ナノ結晶の製造方法を提供することにある。
【００１７】
また、この発明のもう一つの目的は、上記半導体ナノ結晶を半導体記憶素子に用いた場合に、半導体ナノ結晶とチャネル領域との間の絶縁膜の膜厚の制御が容易にでき、しきい値電圧や書き込み性能等の特性ばらつきが少なく、高速書き換えが可能な不揮発性を有する半導体記憶素子を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、請求項１の半導体ナノ結晶の製造方法は、
半導体基板上または上記半導体基板上に形成された絶縁膜上に大気圧以下の低圧下で非晶質半導体薄膜を堆積するステップと、
上記非晶質半導体薄膜を堆積した後、大気圧以下の低圧下で上記非晶質半導体薄膜の表面に結晶核を形成するステップと、真空中または酸化性を有しないガスの雰囲気中で上記非晶質半導体薄膜の堆積温度以上の温度で上記非晶質半導体薄膜に熱処理を施して、上記結晶核を種にして上記半導体基板上または上記絶縁膜上に直径１８nm以下の球状の複数の半導体ナノ結晶を互いに間隔をあけて形成するステップとを有し、
上記非晶質半導体薄膜を堆積するステップにおいて、上記非晶質半導体薄膜の堆積膜厚ｔと、隣接する上記半導体ナノ結晶の中心間の距離ｓとがｔ＜ ( π／６ ) ｓの関係を満たすように、上記非晶質半導体薄膜を堆積し、
上記結晶核を形成するステップにおいて、上記複数の半導体ナノ結晶が直径１８ nm 以下で互いに間隔をあけて接触しないように、上記非晶質半導体薄膜を堆積した後に化学気相成長法を用いて０．０１Ｔ orr 未満の低圧下で温度と原料ガスの流量と供給時間とを制御 し、
上記半導体ナノ結晶を形成するステップにおいて、５５０℃以上であって、上記結晶核を形成するステップにおける温度以上の温度で、１０Ｔ orr 未満の低圧下または１０Ｔ orr 未満の酸化性を有しないガスの雰囲気中で略６０秒間の熱処理を施すと共に、
上記半導体ナノ結晶がシリコンからなるとき、上記結晶核を形成するステップにおいて５５０〜６２０℃の温度でシランガス , ジシランガスまたはトリシランガスのうちのいずれか１つを含んだガスを原料ガスとして用い、上記原料ガスの流量を略１０ｓｃｃｍ、上記原料ガスの供給時間を略１２分間とし、または、
上記半導体ナノ結晶がゲルマニウムからなるとき、上記結晶核を形成するステップにおいて略３９０℃の温度で四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つを含んだガスを原料ガスとして用い、上記原料ガスの流量を略１０ｓｃｃｍ、上記原料ガスの供給時間を略１０分間とし、または、
上記半導体ナノ結晶がシリコンとゲルマニウムからなるとき、上記結晶核を形成するステップにおいて略３９０℃の温度でシランガス , ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとを含んだガスを原料ガスとして用い、上記原料ガスの流量を略１０ｓｃｃｍ、上記原料ガスの供給時間を略１２分間としたことを特徴としている。
【００１９】
上記請求項１の半導体ナノ結晶の製造方法によれば、上記半導体基板上またはその半導体基板上に形成された絶縁膜上に大気圧以下の低圧下で非晶質半導体薄膜を堆積した後、真空中または酸化性を有しないガス雰囲気中で非晶質半導体薄膜の堆積温度以上の温度で、熱処理を施して堆積した非晶質半導体薄膜すべてを結晶粒に変化させることによって、球状の複数の半導体ナノ結晶を形成する。このとき、上記非晶質半導体薄膜の堆積膜厚ｔ,ナノ結晶の半径ｒ0および隣接する結晶粒の中心間の距離ｓには、
ｓ2ｔ＝(４π／３)ｒ0 3 ……… （式２）
の関係がある。上記隣接する半導体ナノ結晶の中心間の距離ｓは、半導体ナノ結晶の密度に相当し、非晶質半導体薄膜の膜質と熱処理条件で決定される。したがって、非晶質半導体薄膜の膜質と熱処理条件で隣接する半導体ナノ結晶の中心間の距離ｓと堆積膜厚ｔを制御することによって、半導体ナノ結晶の密度,大きさを制御することが可能になる。また、半導体ナノ結晶の直径を１８nm未満にすることによって、球状の半導体ナノ結晶の最低エネルギーが室温におけるエネルギーより大きくなるので、キャリア閉じ込め領域としての半導体ナノ結晶は、熱的なゆらぎの影響を受けることなく、室温で電子を十分に長時間保持することができる。したがって、密度,大きさの制御性がよく、ばらつきの少ない半導体ナノ結晶を形成できる。また、上記半導体ナノ結晶を半導体記憶素子に用いた場合、半導体ナノ結晶とチャネル領域との間の絶縁膜の膜厚の制御が容易にでき、しきい値電圧や書き込み性能等の特性ばらつきが少なく、高速書き換えが可能な不揮発性を有する半導体記憶素子を実現できる。また、上記半導体基板上または半導体基板上に形成された絶縁膜上に非晶質半導体薄膜を堆積した後、その非晶質半導体薄膜の表面に結晶核を形成し、続いて大気圧以下の低圧下で熱処理により非晶質半導体薄膜の表面の結晶核を種にして半導体ナノ結晶を成長させるので、半導体ナノ結晶の大きさ,形状や結晶性等の制御性が高まり、ばらつきをより一層低減できる。この場合、結晶核密度は、結晶核の形成条件によって決定することができる。
また、上記非晶質半導体薄膜を膜厚ｔが３π(＝(π/６)×１８)nm未満となるように堆積することによって、隣接する半導体ナノ結晶同士がくっつくことなく、互いに間隔をあけて半導体ナノ結晶を形成できる。
また、上記半導体ナノ結晶がシリコンからなるとき、非晶質半導体薄膜を堆積した後、反応室中に基板を設置して加熱しながら、シランガス , ジシランガスまたはトリシランガスのうちのいずれか１つを含んだガスを流して、０．０１Ｔ orr 未満の低圧下で処理することによって、上記ガスの分子または反応種を非晶質半導体薄膜表面に吸着させ、島状のシリコン粒を形成することなく、半導体ナノ結晶の形成に最適な結晶核を容易に形成でき る。上記結晶核密度は、シランガス , ジシランガスまたはトリシランガスのうちのいずれか１つを含んだガスを流しているときの温度およびその時間で決めることができ、制御性がよい。
また、上記半導体ナノ結晶がゲルマニウムからなるとき、非晶質半導体薄膜を堆積した後、反応室中に基板を設置して加熱しながら、四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つを含んだガスを流して、０．０１Ｔ orr 未満の低圧下で処理することによって、上記ガスの分子または反応種を非晶質半導体薄膜表面に吸着させ、島状のゲルマニウム粒を形成することなく、ゲルマニウムからなる半導体ナノ結晶の形成に最適な結晶核を容易に形成できる。上記結晶核密度は、四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つを含んだガスを流しているときの温度およびその時間で決めることができ、制御性がよい。
また、上記半導体ナノ結晶がシリコンとゲルマニウムからなるとき、非晶質半導体薄膜を堆積した後、反応室中に基板を設置して加熱しながら、シランガス , ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとを含んだガスを流して、０．０１Ｔ orr 未満の低圧下で処理することによって、上記ガスの分子または反応種を非晶質半導体薄膜表面に吸着させ、島状のシリコンゲルマニウム粒を形成することなく、シリコンとゲルマニウムからなる半導体ナノ結晶の形成に最適な結晶核を容易に形成できる。上記結晶核密度は、シランガス , ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとを含んだガスを流しているときの温度およびその時間で決めることができ、制御性がよい。
シリコンまたはゲルマニウム、あるいはシリコンおよびゲルマニウムからなる半導体ナノ結晶は、既存の製造装置とプロセス制御により容易に形成することができ、半導体ナノ結晶の大きさ , 形状および結晶性等の制御性がよく、ばらつきの少ない半導体ナノ結晶を容易に形成できる。
【００２０】
また、請求項２の半導体ナノ結晶の製造方法は、請求項１の半導体ナノ結晶の製造方法において、上記非晶質半導体薄膜を堆積した後、上記非晶質半導体薄膜を大気にさらすことなく、上記半導体ナノ結晶を形成することを特徴としている。
【００２１】
上記請求項２の半導体ナノ結晶の製造方法によれば、上記非晶質半導体薄膜を堆積させた後、大気にさらすことなく、自然酸化膜のない状態で半導体ナノ結晶を形成すると、結晶化中の表面に結晶成長を阻害する自然酸化膜がないので、半導体ナノ結晶表面の形状が容易に変化しながら結晶化し、半導体ナノ結晶は、最も安定な形状である球に近い形となる。
【００２２】
また、請求項３の半導体ナノ結晶の製造方法は、請求項１の半導体ナノ結晶の製造方法において、上記非晶質半導体薄膜を堆積した後、上記非晶質半導体薄膜の表面に結晶核を形成する前に上記非晶質半導体薄膜の堆積温度以下で上記非晶質半導体薄膜の表面の酸化膜を除去するステップを有することを特徴としている。
【００２３】
上記請求項３の半導体ナノ結晶の製造方法によれば、上記非晶質半導体薄膜を堆積した後、非晶質半導体薄膜の表面に結晶核を形成する前に、基板を一旦大気にさらした後でも、例えば、大気圧以下でＡrプラズマで表面の自然酸化膜をスパッタリングで除去するか、または、高真空下のシランガス等の雰囲気中で自然酸化膜を還元して除去して、上記結晶核の形成処理および半導体ナノ結晶を形成するための熱処理をする。そうすると、半導体ナノ結晶表面の形状が容易に変化しながら結晶化するため、半導体ナノ結晶は、最も安定な形状である球に近い形となる。
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
また、請求項４の半導体ナノ結晶の製造方法は、請求項１乃至３のいずれか１つの半導体ナノ結晶の製造方法において、上記半導体基板上または上記絶縁膜上に上記非晶質半導体薄膜を堆積して、上記半導体ナノ結晶を形成した後、上記半導体ナノ結晶表面を酸化させて酸化膜を形成するステップを有することを特徴としている。
【００３１】
上記請求項４の半導体ナノ結晶の製造方法によれば、この半導体ナノ結晶を半導体記憶素子に適用した場合、上記半導体基板上または絶縁膜上に半導体ナノ結晶を形成した後、半導体ナノ結晶表面を酸化することによって、半導体ナノ結晶間のトンネル絶縁膜となる酸化膜を制御よく形成できる。
【００３２】
【００３３】
【００３４】
また、請求項５の半導体ナノ結晶の製造方法は、請求項１の半導体ナノ結晶の製造方法において、上記半導体ナノ結晶がシリコンからなり、上記非晶質半導体薄膜を形成するステップは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つを原料ガスとして、あるいは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと酸化性を有しないガスとの混合ガスを原料ガスとして、アモルファスシリコン薄膜を堆積することを特徴としている。
【００３５】
上記請求項５の半導体ナノ結晶の製造方法によれば、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つを原料ガスとして、あるいは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つとへリウム,窒素,アルゴンまたは水素等の酸化性を有しないガスとの混合ガスを原料ガスとして、大気圧以下の真空中で反応させて、非晶質半導体薄膜を堆積させた後、引き続いて、圧力が１０Ｔorr未満の低圧下または１０Ｔorr未満のへリウム,窒素,アルゴンおよび水素等の酸化性を有しないガス雰囲気中で、上記非晶質半導体薄膜の堆積温度以上で熱処理することによって、大きさ,形状が均一な球状の半導体ナノ結晶を形成できる。
【００３６】
また、請求項６の半導体ナノ結晶の製造方法は、請求項１の半導体ナノ結晶の製造方法において、上記半導体ナノ結晶がゲルマニウムからなり、上記非晶質半導体薄膜を形成するステップは、四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つを原料ガスとして、あるいは、四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つと酸化性を有しないガスとの混合ガスを原料ガスとして、アモルファスゲルマニウム薄膜を堆積することを特徴としている。
【００３７】
上記請求項６の半導体ナノ結晶の製造方法によれば、四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つを原料ガスとして、あるいは、四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとへリウム,窒素,アルゴンまたは水素等の酸化性を有しないガスとの混合ガスを原料ガスとして、大気圧以下の真空中で反応させて、非晶質半導体薄膜を堆積させた後、引き続いて、圧力が１０Ｔorr未満の低圧下または１０Ｔorr未満のへリウム,窒素,アルゴンおよび水素等の酸化性を有しないガス雰囲気中で、上記非晶質半導体薄膜の堆積温度以上で熱処理することによって、大きさ,形状が均一な球状の半導体ナノ結晶を形成できる。
【００３８】
また、請求項７の半導体ナノ結晶の製造方法は、請求項１の半導体ナノ結晶の製造方法において、上記半導体ナノ結晶がシリコンとゲルマニウムからなり、上記非晶質半導体薄膜を形成するステップは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとを原料ガスとして、あるいは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つと酸化性を有しないガスとの混合ガスを原料ガスとして、アモルファスシリコンゲルマニウム薄膜を堆積することを特徴としている。
【００３９】
上記請求項７の半導体ナノ結晶の製造方法によれば、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとを原料ガスとして、あるいは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとへリウム,窒素,アルゴンまたは水素等の酸化性を有しないガスとの混合ガスを原料ガスとして、大気圧以下の真空中で反応させて、非晶質半導体薄膜を堆積させた後、引き続いて、圧力が１０Ｔorr未満の低圧下または１０Ｔorr未満のへリウム,窒素,アルゴンおよび水素等の酸化性を有しないガス雰囲気中で、上記非晶質半導体薄膜の堆積温度以上で熱処理することによって、大きさ,形状が均一な球状の半導体ナノ結晶を形成できる。
【００４０】
【００４１】
【００４２】
【発明の実施の形態】
以下、この発明の半導体ナノ結晶の製造方法を図示の実施の形態により詳細に説明する。
【００４３】
（参考例）
図１(A)〜(E)は参考例の半導体ナノ結晶の製造方法を用いた半導体記憶素子の製造工程を示す図である。
【００４４】
はじめに、図１(A)に示すように、シリコン基板１表面を以下の条件でＲＴ０(Rapid Thermal Oxidation)により酸化させて、シリコン基板１表面に厚さ２nmのトンネル絶縁膜２を形成する。
【００４５】
Ｎ2ＯとＯ2の混合ガス ： Ｎ2Ｏ＋Ｏ2＝６５％
温度 ： １０５０℃
次に、図示しない炉タイプのホットウォール型ＬＰ(低圧)ＣＶＤ(ケミカル・ベイパー・ディポジション)装置を使用して、同一装置内でトンネル絶縁膜２上にアモルファスシリコン薄膜３を堆積する堆積工程(図１(B)に示す)と、さらに、球状結晶化のための熱処理工程(図１(C),(D)に示す)とを次の条件で真空状態を保ったまま連続的に行う。
【００４６】
［アモルファスシリコン薄膜の堆積工程］
温度 ： ５００℃
原料ガス ： モノシラン ５０ｓｃｃｍ
希釈ガス ： ヘリウム １０００ｓｃｃｍ
圧力 ： ２５Ｐａ
堆積速度 ： ２Å／１分間
膜厚 ： ４nm
［熱処理工程］
温度 ： ７５０℃
雰囲気ガス： ヘリウム
圧力 ： ０．０１Ｔorr
上記条件で図１(D)に示すように、直径ｄ0が８nm、間隔が６nm、中心間の距離ｓが１４nm程度のナノ結晶４が得られた。
【００４７】
上記［アモルファスシリコン薄膜の堆積工程］の原料ガスは、モノシランのかわりにジシランガスやトリシランガスを用いてもよい。上記モノシランガス、ジシランガス、トリシランガスの順により低温で分解するので、この順に堆積温度を下げることができ、各々５００〜５５０℃、４５０〜５００℃、４００〜４５０℃の温度範囲でアモルファスシリコン薄膜を堆積することができる。一般に薄膜は、１０nm以下に非常に薄くなると、堆積直後は島状になりやすく、今回必要とされる連続的な薄膜を得るにはより低温で堆積するのが望ましい。
【００４８】
また、希釈ガスとしてへリウムのかわりに窒素、水素、アルゴン等の酸化性を有しないガスを用いてもよい。必ずしも希釈ガスは用いる必要はないが、希釈ガスを用いた場合、膜厚均一性を容易に制御することができる。
【００４９】
また、上記［熱処理工程］の温度は、結晶化を進行させるためにアモルファスシリコン薄膜の堆積温度以上とする必要がある。望ましくは、結晶化が容易に進行する６００℃以上がよい。この熱処理の初期に生成する結晶核の密度は、一般に高温ほど高く、この参考例では７５０℃とした。また、１０Ｔorr以上の圧力では、ナノ結晶が球状とならなかったり、ナノ結晶の大きさがばらつくなどの不具合が生じるので好ましくない。一般に、所望のナノ結晶を得るには、堆積したアモルファスシリコン薄膜の膜質に適した温度に設定する必要がある。また、熱処理中に少量の酸化性を有しないガスを雰囲気とすることによって、基板全面でより均一なナノ結晶を得やすくなる。なお、真空中で基板をロードロック室を介して搬送可能なＣＶＤ反応室とランプアニールまたは熱処理炉を備えた装置では、アモルファスシリコン薄膜の堆積工程と熱処理工程を別々の反応室で行ってもよい。
【００５０】
次に、図１(E)に示すように、厚さ７nm程度のＳiＯ2膜をＣＶＤ法により堆積して、コントロールゲート絶縁膜５を形成した後、ゲート電極６となる多結晶シリコン領域を作製する。この多結晶シリコン領域には、ｎ型不純物を高濃度にドープして低抵抗化する。その後、上記シリコン基板１にソース,ドレイン領域７,８を形成する。
【００５１】
上記半導体ナノ結晶の製造方法では、アモルファスシリコン薄膜３の膜質と熱処理条件で隣接するナノ結晶の中心間の距離ｓと堆積膜厚ｔを制御することによって、ナノ結晶の密度,大きさを制御することができる。また、上記ナノ結晶４の直径を１８nm未満にすることによって、球状のナノ結晶４の最低エネルギーが室温におけるエネルギーより大きくなるので、キャリア閉じ込め領域としてのナノ結晶４は、熱的なゆらぎの影響を受けることなく、室温で電子を十分に長時間保持することができる。
【００５２】
上記ナノ結晶４の直径を１８nm未満にする理由を以下に説明する。
【００５３】
まず、上記球状のナノ結晶を半径ｒ0の球とみなすと、ナノ結晶内の基底エネルギーＥは、一般的な量子力学に基づいて、
Ｅ＝ｈ2／(８ｍ)×（１／ｒ0 2） ……… （式３）
(ｈ：プランク定数、ｍ：電子の有効質量)
で表される。上記ナノ結晶が、熱的なゆらぎの影響を受けることなく、キャリアの閉じ込め領域として有効に働くためには、基底エネルギーＥがエネルギーのゆらぎｋＴより大きい必要がある。このためには以下の不等式を満足する必要がある。
【００５４】
Ｅ＞ｋＴ ……………………… （式４）
(ｋ：ボルツマン定数、Ｔ：温度)
上記(式３),(式４)により室温でキャリアの閉じ込め領域として有効となるためには、ナノ結晶の直径ｄ0は、
ｄ0＝２ｒ0≦２ｈ／［８ｍｋＴ］1/2≒１８nm ……… （式４）
を満足する必要がある。
【００５５】
また、１個のナノ結晶をそのナノ結晶と周囲の絶縁膜の境界に存在するポテンシャルバリア(ナノ結晶をＳi，絶縁膜をＳiＯ2とすると、その高さは約３.２eＶ)で囲まれたキャリア閉じ込め領域とし、１個の電子が１個のナノ結晶に蓄積されたとき、さらに別の電子が入ってくるのを阻止する効果(クローンブロッケード)が室温で発現するためには、１個の電子が蓄積されたときの静電気エネルギーｑ2／(２Ｃ)の増加が熱的なゆらぎのエネルギーｋＴより大きいことが要求され、その関係は次式で表される。
【００５６】
ｑ2／(２Ｃ)＞ｋＴ ……… （式５）
Ｃ＝４πεiｄ0 ……… （式６）
ｑ：電子１個の電荷
ｋ：ボルツマン定数
Ｔ：温度(室温)
Ｃ：ナノ結晶の自己容量
εi：周囲の絶縁膜の誘導率
上記(式６)を(式５)に代入して、
ｑ2／２／（πεiｄ0）＞ｋＴ
ｄ0＜ｑ2／８πεi／ｋＴ ……… （式７）
となる。上記(式７)を室温で満足させるためには、ナノ結晶の直径ｄ0は、
ｄ0≦１８nm
となる。このように、ナノ結晶内のエネルギーが量子化され、その基底エネルギーが室温のゆらぎより高く、かつ、クローンブロッケードが発現するためには、ナノ結晶の大きさは、直径が１８nmより小さい必要がある。
【００５７】
したがって、上記半導体ナノ結晶の製造方法では、密度,大きさの制御性がよく、ばらつきの少ないナノ結晶を形成することができる。また、このナノ結晶を半導体記憶素子に用いた場合、ナノ結晶とチャネル領域との間の絶縁膜の膜厚を容易に制御でき、しきい値電圧や書き込み性能等の特性ばらつきが少なく、高速書き換えが可能な不揮発性を有する半導体記憶素子を実現することができる。
【００５８】
また、上記アモルファスシリコン薄膜３を堆積させた後、大気にさらすことなく、自然酸化膜のない状態でナノ結晶４を形成すると、結晶化中の表面に結晶成長を阻害する自然酸化膜がないので、図１(C)に示すように、ナノ結晶４表面の形状が容易に変化しながら結晶化し、ナノ結晶は、最も安定な形状である球に近い形となる。
【００５９】
上記アモルファスシリコン薄膜３を堆積した後、一旦基板を大気にさらして表面に自然酸化膜が生成した場合は、以下の方法で表面の自然酸化膜を除去した後、大気にさらさないで表面に自然酸化膜を生成することなく、引き続いて連続的に結晶化のための熱処理することによって、図１(c)に示すように、ナノ結晶４表面の形状が容易に変化しながら結晶化するため、最も安定な形状である球に近い形となり、同等のナノ結晶を得ることができる。すなわち、真空中で基板を搬送することのできるロードロック室を介して自然酸化膜を除去する反応室と熱処理装置を有するいわゆるマルチチャンバー型装置を使用して連続的に処理する。また、上記自然酸化膜は、弗酸ＨＦの蒸気雰囲気中でエッチングにより除去してもよいし、Ａrプラズマ中でスパッタリングにより除去してもよい。
【００６０】
また、上記アモルファスシリコン薄膜３の堆積膜厚ｔと、隣接するナノ結晶４の中心間の距離ｓとの関係式ｔ＜(π／６)ｓを満足するように、堆積膜厚ｔとナノ結晶の中心間の距離ｓを設定することによって、隣接するナノ結晶４同士がくっつくことなく、互いに間隔をあけてナノ結晶４を形成することができる。
【００６１】
また、上記ナノ結晶４は、シリコンからなるので、既存の製造装置とプロセス制御により容易に形成することができ、ナノ結晶の大きさ,形状および結晶性等の制御性がよく、ばらつきの少ないナノ結晶を容易に形成することができる。
【００６２】
また、上記モノシランガスと酸化性を有しないへリウムガスとの混合ガスを原料ガスとして、大気圧以下の真空中で反応させて、アモルファスシリコン薄膜３を堆積させた後、引き続いて、１０Ｔorr以下の酸化性を有しないへリウムガス雰囲気中で、アモルファスシリコン薄膜３の堆積温度５００℃以上の温度(７５０℃)で熱処理することによって、大きさ,形状が均一な球状のナノ結晶４を形成することができる。
【００６３】
上記参考例の半導体ナノ結晶の製造方法では、トンネル絶縁膜２の形成後にナノ結晶４を形成したが、順序を逆にしてもよい。すなわち、図２(A)に示すように、上記製造方法と同様の［アモルファスシリコン薄膜の堆積工程］で、シリコン基板１１上にアモルファスシリコン薄膜１２を形成し、図２(B)に示すように、［熱処理工程］により１０nmのナノ結晶１３を形成した後、図２(C)に示すように、ナノ結晶１３表面を厚さ２nmほど酸化すると共に、シリコン基板１１表面を酸化してトンネル絶縁膜１４bを形成する。こうして、表面が酸化されたナノ結晶１３aの直径は８nm程度となる。そして、図２(D)に示すように、上記ナノ結晶１３a表面の酸化膜１４aと上記トンネル絶縁膜１４bの上に、厚さ７nm程度のＳiＯ2膜をＣＶＤ法により堆積して、コントロールゲート絶縁膜１５を形成した後、ゲート電極１６となる多結晶シリコン領域を作製する。この多結晶シリコン領域には、ｎ型不純物を高濃度にドープして低抵抗化する。その後、上記シリコン基板１１にソース,ドレイン領域１７,１８を形成する。このように、上記半導体基板１１上にナノ結晶１３を形成した後、ナノ結晶１３表面と半導体基板１１表面とを酸化して絶縁膜１４a,１４bを形成することによって、ソース,ドレイン領域１７,１８間のチャネル領域とナノ結晶１３間のトンネル絶縁膜となる酸化膜を制御よく形成することができる。
【００６４】
また、上記参考例では、シリコンＳiのナノ結晶について述べたが、ゲルマニウムＧeのナノ結晶についても、非晶質半導体薄膜としてアモルファスゲルマニウム薄膜を形成する堆積工程と熱処理工程により同様に形成でき、ナノ結晶の大きさ,形状および結晶性等の制御性がよく、ばらつきの少ないナノ結晶を容易に形成できる。
【００６５】
上記アモルファスゲルマニウム薄膜は、以下の条件でＬＰＣＶＤ装置により堆積する。
【００６６】
原料ガス：四フッ化ゲルマニウムＧeＦ4
温度 ：３５０℃
圧力 ：２５Ｐａ
なお、原料ガスにモノゲルマンＧeＨ4を用いてもよい。
【００６７】
また、シリコンＳiとゲルマニウムＧeからなるナノ結晶についても、非晶質半導体薄膜としてのアモルファスシリコンゲルマニウム薄膜を形成する堆積工程と熱処理工程により同様に形成でき、ナノ結晶の大きさ,形状および結晶性等の制御性がよく、ばらつきの少ないナノ結晶を容易に形成できる。
【００６８】
上記アモルファスシリコンゲルマニウム薄膜は、以下の条件でＬＰＣＶＤ装置により堆積する。
【００６９】
原料ガス：四フッ化ゲルマニウムＧeＦ4とジシランＳi2Ｈ6
温度 ：３７５℃
圧力 ：２５Ｐａ
なお、原料ガスの四フッ化ゲルマニウムＧeＦ4の代わりにモノゲルマンＧeＨ4を用いてもよいし、Ｓi2Ｈ6の代わりにシランまたはトリシランを用いてもよい。
【００７０】
また、上記参考例では、シリコン基板を用いたが、図３に示すように、ＳＩＭＯＸ(Separation by Implanted Oxyden)のようなＳＯＩ(Semiconductor on Insulator)基板４０を用いてもよい。図３に示すように、半導体基板４１,埋込酸化層４２および半導体層４３で構成されたＳＯＩ基板４０上に、トンネル絶縁膜３２を形成し、そのトンネル絶縁膜３２上に互いに間隔をあけて球状のナノ結晶３４を形成している。そして、上記ナノ結晶３４上とトンネル絶縁膜３２上にコントロールゲート絶縁膜３５を形成し、そのコントロールゲート絶縁膜３５上の半導体層４３に形成されたソース領域３７とドレイン領域３８との間の領域に対向する領域にゲート電極３６を形成している。上記ナノ結晶３４をＳＯＩ基板４０上に形成されたトランジスタのキャリア閉じ込め領域としてのフローティングゲートに用いることによって、少ない素子数でかつ小さな面積で構成でき、特性ばらつきが少なく、高速書き換えが可能な不揮発性を有する半導体記憶素子を実現することができる。
【００７１】
（実施形態）
図４(A)〜(F)はこの発明の実施形態の半導体ナノ結晶の製造方法を用いた半導体記憶素子の製造工程を示す図である。この実施形態では、結晶核を形成する以外は参考例と同一である。
【００７２】
まず、図４(A)に示すように、シリコン基板５１上に参考例と同様の方法でトンネル絶縁膜５２を形成する。
【００７３】
次に、図４(B)に示すように、参考例と同様の方法で厚さ４nmのアモルファスシリコン薄膜５３を堆積する。
【００７４】
次に、以下の方法で、参考例と同一のＬＰＣＶＤ装置(図示せず)内でアモルファスシリコン薄膜５３表面上への結晶核６０を形成する工程(図４(C)に示す)と、結晶化のための熱処理を施してナノ結晶５４を形成する工程(図４(D),(E)に示す)を大気にさらすことなく連続的に行う。
【００７５】
［前処理工程］
弗酸ＨＦ ： １％
時間 ： １分間
［結晶核の形成工程］
一旦１×１０-9Ｔorrまで真空引きした後、
温度 ： ５９０℃
圧力 ： １×１０-5Ｔorr
ジシランガス ： １０ｓｃｃｍ
時間 ： １２分間
［結晶化のための熱処理工程］
温度 ： ７７０℃
圧力 ： １×１０-9Ｔorr
時間 ： ６０秒間
上記条件で図４(E)に示すように、直径８nm、間隔６nm、中心間の距離１４nm 程度のナノ結晶５４が形成できた。上記結晶核６０の形成中(ジシランガス照射中)は結晶成長は起こらず、結晶核密度は、温度が高いほどジシランガス照射時間が長い程大きく、結晶化のための熱処理時間が長いほど結晶核は大きくなる。すなわち、ジシランガス照射温度と時間および熱処理時間を適正化することによって、所望のナノ結晶を形成することが可能になるのである。
【００７６】
上記結晶核形成の制御性を考えると、５５０〜６２０℃の温度範囲が望ましい。また、上記ジシランガスの代わりにモノシランまたはトリシランガスを照射して、結晶核を形成してもよい。なお、０．０１Ｔorr以上の圧力では、島状のシリコン粒の形成が起こるので適切ではない。
【００７７】
また、上記［結晶化のための熱処理工程］の温度は５５０℃以上であって、結晶核形成時の温度と同一か、または、結晶核形成時の温度以上の温度であればよい。
【００７８】
上記［結晶核の形成工程］において、温度が５５０℃以下では結晶化が起こらない。また、ナノ結晶とトンネル絶縁膜の形成順についても参考例と同様どちらを先にしてもよい。ただし、トンネル絶縁膜を酸化で形成する場合は、酸化時のナノ結晶表面の酸化量を考慮して、ナノ結晶を形成することが必要である。
【００７９】
次に、図４(F)に示すように、上記ナノ結晶５４上とトンネル絶縁膜５２上にＳiＯ2膜をＣＶＤ法により堆積して、コントロールゲート絶縁膜５５を形成した後、ゲート電極５６となる多結晶シリコン領域を作製する。この多結晶シリコン領域には、ｎ型不純物を高濃度にドープして低抵抗化する。その後、上記シリコン基板５１にソース,ドレイン領域５７,５８を形成する。
【００８０】
上記半導体ナノ結晶の製造方法では、参考例と同様の作用,効果を有すると共に、上記半導体基板５１上に形成されたトンネル絶縁膜５２上にアモルファスシリコン薄膜３を堆積した後、そのアモルファスシリコン薄膜３の表面に結晶核６０を形成し、続いて大気圧以下の低圧下で熱処理によりアモルファスシリコン薄膜３の表面の結晶核６０を種にしてナノ結晶５４を成長させるので、ナノ結晶５４の大きさ,形状や結晶性等の制御性が高まり、ばらつきをより一層低減することができる。この場合、結晶核密度は、結晶核の形成条件によって決定することができる。
【００８１】
この実施形態の半導体ナノ結晶の製造方法では、シリコンＳiのナノ結晶について述べたが、参考例と同じように、ゲルマニウムＧeのナノ結晶についても同様に形成できる。
【００８２】
例えば、アモルファスゲルマニウム膜を参考例と同じ方法で堆積した後、ゲルマニウムＧeの結晶核は、次の方法で形成できる。
【００８３】
［前処理工程］
弗酸ＨＦ ： １％
時間 ： １分間
［結晶核の形成工程］
一旦１×１０-9Ｔorrまで真空引きした後、
温度 ： ３９０℃
圧力 ： １×１０-5Ｔorr
モノゲルマンＧeＨ4 ： １０ｓｃｃｍ
時間 ： １０分間
なお、モノゲルマンＧeＨ4の代わりに四フッ化ゲルマニウムＧeＦ4を用いてもよい。
【００８４】
［結晶化のための熱処理工程］
温度 ： ７５０℃
圧力 ： １×１０-9Ｔorr
時間 ： ６０秒間
また、シリコンＳiとゲルマニウムＧeからなるナノ結晶についても同様に形成でき、例えば、アモルファスシリコンゲルマニウム薄膜を参考例と同じ方法で堆積した後、シリコンＳiとゲルマニウムＧeからなる結晶核は次の方法で形成できる。
【００８５】
［前処理工程］
弗酸ＨＦ ： １％
時間 ： １分間
［結晶核の形成工程］
一旦１×１０-9Ｔorrまで真空引きした後、
温度 ： ３９０℃
圧力 ： １×１０-5Ｔorr
モノゲルマンＧeＨ4ジシランガス ： １０ｓｃｃｍ
時間 ：１２分間
なお、モノゲルマンＧeＨ4の代わりに四フッ化ゲルマニウムＧeＦ4を用いてもよいし、ジシランの代わりにシランまたはトリシランを用いてもよい。
【００８６】
［結晶化のための熱処理工程］
温度 ： ７５０℃
圧力 ： １×１０-9Ｔorr
時間 ： ６０秒間
また、上記実施形態では、シリコン基板を用いたが、参考例と同様ＳＯＩ基板を用いることもできる。
【００８７】
なお、この発明の半導体ナノ結晶の製造方法および半導体記憶素子は、上記実施形態の半導体記憶素子の構成に限定されるものではなく、球状の半導体ナノ結晶をキャリアの蓄積ノードとして用いる他のデバイスにも適用できる。
【００８８】
また、上記実施形態では、非晶質半導体薄膜としてアモルファスシリコン薄膜,アモルファスゲルマニウム薄膜およびアモルファスシリコンゲルマニウム薄膜を用いた半導体ナノ結晶の製造方法について説明したが、非晶質半導体薄膜は、これに限らないのは勿論である。
【００８９】
【発明の効果】
以上より明らかなように、請求項１の発明の半導体ナノ結晶の製造方法は、半導体基板上または上記半導体基板上に形成された絶縁膜上に大気圧以下の低圧下で非晶質半導体薄膜を堆積した後、大気圧以下の低圧下で上記非晶質半導体薄膜の表面に結晶核を形成し、真空中または酸化性を有しないガスの雰囲気中で非晶質半導体薄膜の堆積温度以上の温度で非晶質半導体薄膜に熱処理を施して、上記結晶核を種にして上記半導体基板上または絶縁膜上に直径１８nm以下の球状の複数の半導体ナノ結晶を互いに間隔をあけて形成するものであり、上記非晶質半導体薄膜を堆積するステップにおいて、上記非晶質半導体薄膜の堆積膜厚ｔと、隣接する上記半導体ナノ結晶の中心間の距離ｓとがｔ＜ ( π／６ ) ｓの関係を満たすように、上記非晶質半導体薄膜を堆積し、上記結晶核を形成するステップにおいて、上記複数の半導体ナノ結晶が直径１８ nm 以下で互いに間隔をあけて接触しないように、上記非晶質半導体薄膜を堆積した後に化学気相成長法を用いて０．０１Ｔ orr 未満の低圧下で温度と原料ガスの流量と供給時間とを制御し、上記複数の半導体ナノ結晶を熱処理により形成するステップにおいて、５５０℃以上であって、上記結晶核を形成するステップにおける温度以上の温度で、１０Ｔ orr 未満の低圧下または１０Ｔ orr 未満の酸化性を有 しないガスの雰囲気中で略６０秒間の熱処理を施すと共に、上記半導体ナノ結晶がシリコンからなるとき、上記結晶核を形成するステップにおいて５５０〜６２０℃の温度でシランガス , ジシランガスまたはトリシランガスのうちのいずれか１つを含んだガスを原料ガスとして用い、原料ガスの流量を略１０ｓｃｃｍ、原料ガスの供給時間を略１２分間とし、または、上記半導体ナノ結晶がゲルマニウムからなるとき、上記結晶核を形成するステップにおいて略３９０℃の温度で四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つを含んだガスを原料ガスとして用い、原料ガスの流量を略１０ｓｃｃｍ、原料ガスの供給時間を略１０分間とし、または、上記半導体ナノ結晶がシリコンとゲルマニウムからなるとき、上記結晶核を形成するステップにおいて略３９０℃の温度でシランガス , ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとを含んだガスを原料ガスとして用い、原料ガスの流量を略１０ｓｃｃｍ、原料ガスの供給時間を略１２分間とするものである。
【００９０】
したがって、請求項１の発明の半導体ナノ結晶の製造方法によれば、上記半導体ナノ結晶の密度,大きさ等の制御性がよく、特性ばらつきの少ない半導体ナノ結晶を形成できる。また、半導体ナノ結晶の直径を１８nm未満にすることによって、球状の半導体ナノ結晶の最低エネルギーが室温におけるエネルギーより大きくなるので、キャリア閉じ込め領域としての半導体ナノ結晶は、熱的なゆらぎの影響を受けることなく、室温で電子を十分に長時間保持することができる。また、単電子トランジスタや単電子メモリに適用できるnmサイズの球状の半導体ナノ結晶を実現することができる。上記半導体ナノ結晶を用いて、極低温への冷却を必要とせず室温で情報記憶可能な特性ばらつきの少ない半導体記憶素子を提供することができる。さらに、この半導体記憶素子を用いることによって、少ない素子数，少ない面積で情報記憶装置（メモリ）が構成できると共に，高速に置き換え可能でかつ不揮発性を有する半導体記憶装置を実現することができる。また、上記非晶質半導体薄膜を堆積した後、上記半導体ナノ結晶を形成する前に大気圧以下の低圧下で上記非晶質半導体薄膜の表面に結晶核を形成するので、その後、引き続いて大気圧以下の低圧下で熱処理により非晶質半導体薄膜の表面の結晶核を種にして半導体ナノ結晶を成長させるから、半導体ナノ結晶の大きさ,形状や結晶性等の制御性が高まり、ばらつきをより一層低減することができる。
また、上記半導体ナノ結晶がシリコンからなるとき、上記結晶核を形成するステップは、５５０〜６２０℃の温度でシランガス , ジシランガスまたはトリシランガスのうちのいずれか１つを含んだガスを原料ガスとして、０．０１Ｔ orr 未満の低圧下で行うので、上記ガスの分子または反応種を非晶質半導体薄膜表面に吸着させ、島状のシリコン粒を形成することなく、シリコンからなるナノ結晶の形成に最適な結晶核を容易に形成することができる。
また、上記半導体ナノ結晶がゲルマニウムからなるとき、上記結晶核を形成するステップは、略３９０℃の温度で四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つを含んだガスを原料ガスとして、０．０１Ｔ orr 未満の低圧下で行うので、上記ガスの分子または反応種を非晶質半導体薄膜表面に吸着させ、島状のゲルマニウム粒を形成することなく、ゲルマニウムからなる半導体ナノ結晶の形成に最適な結晶核を容易に形成することができる。
また、上記半導体ナノ結晶がシリコンとゲルマニウムからなるとき、上記結晶核を形成するステップは、略３９０℃の温度でシランガス , ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとを含んだガスを原料ガスとして、０．０１Ｔ orr 未満の低圧下で行うので、上記ガスの分子または反応種を非晶質半導体薄膜表面に吸着させ、島状のシリコンゲルマニウム粒を形成することなく、シリコンとゲルマニウムからなる半導体ナノ結晶の形成に最適な結晶核を容易に形成することができる。
さらに、上記半導体ナノ結晶は、シリコンまたはゲルマニウム、あるいはシリコンおよびゲルマニウムからなることので、既存の製造装置とプロセス制御により容易に形成する ことができ、半導体ナノ結晶の大きさ , 形状および結晶性等の制御性がよく、ばらつきの少ない半導体ナノ結晶を容易に形成することができる。
【００９１】
また、請求項２の発明の半導体ナノ結晶の製造方法は、請求項１の半導体ナノ結晶の製造方法において、上記非晶質半導体薄膜を堆積した後、上記非晶質半導体薄膜を大気にさらすことなく、上記半導体ナノ結晶を形成するので、結晶化中の表面に結晶成長を阻害する自然酸化膜がなく、半導体ナノ結晶表面の形状が容易に変化しながら結晶化するため、半導体ナノ結晶は、最も安定な形状である球に近い形となる。
【００９２】
また、請求項３の発明の半導体ナノ結晶の製造方法は、請求項１の半導体ナノ結晶の製造方法において、上記非晶質半導体薄膜を堆積した後、上記非晶質半導体薄膜の表面に結晶核を形成する前に上記非晶質半導体薄膜の堆積温度以下で上記非晶質半導体薄膜の表面の酸化膜を除去するので、上記非晶質半導体薄膜を堆積した後、基板を一旦大気にさらした後でも、自然酸化膜を還元して除去し、その後、上記結晶核の形成処理および半導体ナノ結晶を形成するための熱処理をすると、半導体ナノ結晶表面の形状が容易に変化しながら結晶化するため、半導体ナノ結晶は、最も安定な形状である球に近い形となる。
【００９３】
【００９４】
【００９５】
【００９６】
また、請求項４の発明の半導体ナノ結晶の製造方法は、請求項１乃至３のいずれか１つの半導体ナノ結晶の製造方法において、上記半導体基板上または上記絶縁膜上に上記非晶質半導体薄膜を堆積して、上記半導体ナノ結晶を形成した後、上記半導体ナノ結晶表面を酸化させて酸化膜を形成するので、この半導体ナノ結晶を半導体記憶素子に用いた場合、半導体ナノ結晶間のトンネル絶縁膜となる酸化膜を制御よく形成することができる。
【００９７】
【００９８】
また、請求項５の発明の半導体ナノ結晶の製造方法は、請求項８の半導体ナノ結晶の製造方法において、上記半導体ナノ結晶がシリコンからなり、上記非晶質半導体薄膜を形成するステップは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つを原料ガスとして、あるいは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと酸化性を有しないガスとの混合ガスを原料ガスとして、アモルファスシリコン薄膜を堆積すると共に、上記半導体ナノ結晶を形成するステップは、１０Ｔorr未満の低圧下または１０Ｔorr未満の酸化性を有しないガスの雰囲気中で上記半導体ナノ結晶を成長させるので、大きさ,形状が均一な球状の半導体ナノ結晶を形成することができる。
【００９９】
また、請求項６の発明の半導体ナノ結晶の製造方法は、請求項１の半導体ナノ結晶の製造方法において、上記半導体ナノ結晶がゲルマニウムからなり、四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つを原料ガスとして、あるいは、四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つと酸化性を有しないガスとの混合ガスを原料ガスとして、アモルファスゲルマニウム薄膜を堆積すると共に、１０Ｔorr未満の低圧下または１０Ｔorr未満の酸化性を有しないガスの雰囲気中で上記半導体ナノ結晶を成長させるので、大きさ,形状が均一な球状の半導体ナノ結晶を形成することができる。
【０１００】
また、請求項７の発明の半導体ナノ結晶の製造方法は、請求項１の半導体ナノ結晶の製造方法において、上記半導体ナノ結晶がシリコンとゲルマニウムからなり、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとを原料ガスとして、あるいは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つと酸化性を有しないガスとの混合ガスを原料ガスとして、アモルファスシリコンゲルマニウム薄膜を堆積すると共に、１０Ｔorr未満の低圧下または１０Ｔorr未満の酸化性を有しないガスの雰囲気中で上記半導体ナノ結晶を成長させるので、大きさ,形状が均一な球状の半導体ナノ結晶を形成することができる。
【０１０１】
【０１０２】
【図面の簡単な説明】
【図１】 図１はこの発明の参考例の半導体ナノ結晶の製造方法を用いた半導体記憶素子の製造工程を示す図である。
【図２】 図２は上記半導体ナノ結晶の製造方法においてシリコン基板上に半導体ナノ結晶を形成した場合の工程図である。
【図３】 図３は上記半導体ナノ結晶の製造方法においてＳＯＩ基板上に半導体ナノ結晶を形成した場合の断面図である。
【図４】 図４はこの発明の実施形態の半導体ナノ結晶の製造方法を用いた半導体記憶素子の製造工程を示す図である。
【図５】 図５は従来の半導体記憶素子の断面図である。
【図６】 図６は上記半導体記憶素子の浮遊ゲートを示す拡大図である。
【図７】 図７は従来のトンネル絶縁膜上にナノ結晶を有する半導体記憶素子の断面の模式図である。
【図８】 図８(A)〜(C)は従来の熱酸化膜中にナノ結晶を有する半導体記憶素子の製造方法を示す工程図である。
【符号の説明】
１…シリコン基板、２…トンネル絶縁膜、
３…アモルファスシリコン薄膜、４…ナノ結晶、
５…コントロールゲート絶縁膜、６…ゲート電極、
７…ソース領域、８…ドレイン領域。

Claims (7)

  1. 半導体基板上または上記半導体基板上に形成された絶縁膜上に大気圧以下の低圧下で非晶質半導体薄膜を堆積するステップと、
    上記非晶質半導体薄膜を堆積した後、大気圧以下の低圧下で上記非晶質半導体薄膜の表面に結晶核を形成するステップと、
    真空中または酸化性を有しないガスの雰囲気中で上記非晶質半導体薄膜の堆積温度以上の温度で上記非晶質半導体薄膜に熱処理を施して、上記結晶核を種にして上記半導体基板上または上記絶縁膜上に直径１８nm以下の球状の複数の半導体ナノ結晶を互いに間隔をあけて形成するステップとを有し、
    上記非晶質半導体薄膜を堆積するステップにおいて、上記非晶質半導体薄膜の堆積膜厚ｔと、隣接する上記半導体ナノ結晶の中心間の距離ｓとがｔ＜ ( π／６ ) ｓの関係を満たすように、上記非晶質半導体薄膜を堆積し、
    上記結晶核を形成するステップにおいて、上記複数の半導体ナノ結晶が直径１８ nm 以下で互いに間隔をあけて接触しないように、上記非晶質半導体薄膜を堆積した後に化学気相成長法を用いて０．０１Ｔ orr 未満の低圧下で温度と原料ガスの流量と供給時間とを制御し、
    上記半導体ナノ結晶を形成するステップにおいて、５５０℃以上であって、上記結晶核を形成するステップにおける温度以上の温度で、１０Ｔ orr 未満の低圧下または１０Ｔ orr 未満の酸化性を有しないガスの雰囲気中で略６０秒間の熱処理を施すと共に、
    上記半導体ナノ結晶がシリコンからなるとき、上記結晶核を形成するステップにおいて５５０〜６２０℃の温度でシランガス , ジシランガスまたはトリシランガスのうちのいずれか１つを含んだガスを原料ガスとして用い、上記原料ガスの流量を略１０ｓｃｃｍ、上記原料ガスの供給時間を略１２分間とし、または、
    上記半導体ナノ結晶がゲルマニウムからなるとき、上記結晶核を形成するステップにおいて略３９０℃の温度で四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つを含んだガスを原料ガスとして用い、上記原料ガスの流量を略１０ｓｃｃｍ、上記原料ガスの供給時間を略１０分間とし、または、
    上記半導体ナノ結晶がシリコンとゲルマニウムからなるとき、上記結晶核を形成するステップにおいて略３９０℃の温度でシランガス , ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとを含んだガスを原料ガスとして用い、上記原料ガスの流量を略１０ｓｃｃｍ、上記原料ガスの供給時間を略１２分間としたことを特徴とする半導体ナノ結晶の製造方法。
  2. 請求項１に記載の半導体ナノ結晶の製造方法において、
    上記非晶質半導体薄膜を堆積した後、上記非晶質半導体薄膜を大気にさらすことなく、上記半導体ナノ結晶を形成することを特徴とする半導体ナノ結晶の製造方法。
  3. 請求項１に記載の半導体ナノ結晶の製造方法において、
    上記非晶質半導体薄膜を堆積した後、上記非晶質半導体薄膜の表面に結晶核を形成する前に上記非晶質半導体薄膜の堆積温度以下で上記非晶質半導体薄膜の表面の酸化膜を除去するステップを有することを特徴とする半導体ナノ結晶の製造方法。
  4. 請求項１乃至３のいずれか１つに記載の半導体ナノ結晶の製造方法において、
    上記半導体基板上または上記絶縁膜上に上記非晶質半導体薄膜を堆積して、上記半導体ナノ結晶を形成した後、上記半導体ナノ結晶表面を酸化させて酸化膜を形成するステップを有することを特徴とする半導体ナノ結晶の製造方法。
  5. 請求項１に記載の半導体ナノ結晶の製造方法において、
    上記半導体ナノ結晶がシリコンからなり、
    上記非晶質半導体薄膜を形成するステップは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つを原料ガスとして、あるいは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと酸化性を有しないガスとの混合ガスを原料ガスとして、アモルファスシリコン薄膜を堆積することを特徴とする半導体ナノ結晶の製造方法。
  6. 請求項１に記載の半導体ナノ結晶の製造方法において、
    上記半導体ナノ結晶がゲルマニウムからなり、
    上記非晶質半導体薄膜を形成するステップは、四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つを原料ガスとして、あるいは、四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つと酸化性を有しないガスとの混合ガスを原料ガスとして、アモルファスゲルマニウム薄膜を堆積することを特徴とする半導体ナノ結晶の製造方法。
  7. 請求項１に記載の半導体ナノ結晶の製造方法において、
    上記半導体ナノ結晶がシリコンとゲルマニウムからなり、
    上記非晶質半導体薄膜を形成するステップは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つとを原料ガスとして、あるいは、シランガス,ジシランガスまたはトリシランガスのうちのいずれか１つと四フッ化ゲルマニウムまたはモノゲルマンのいずれか１つと酸化性を有しないガスとの混合ガスを原料ガスとして、アモルファスシリコンゲルマニウム薄膜を堆積することを特徴とする半導体ナノ結晶の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2335951C (en) 1998-06-24 2013-07-30 Mark S. Chee Decoding of array sensors with microspheres
KR100271211B1 (ko) * 1998-07-15 2000-12-01 윤덕용 나노결정을 이용한 비휘발성 기억소자 형성방법
US6544732B1 (en) * 1999-05-20 2003-04-08 Illumina, Inc. Encoding and decoding of array sensors utilizing nanocrystals
US6548825B1 (en) * 1999-06-04 2003-04-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device including barrier layer having dispersed particles
US7041170B2 (en) * 1999-09-20 2006-05-09 Amberwave Systems Corporation Method of producing high quality relaxed silicon germanium layers
US6475882B1 (en) * 1999-12-20 2002-11-05 Nitride Semiconductors Co., Ltd. Method for producing GaN-based compound semiconductor and GaN-based compound semiconductor device
US6172905B1 (en) * 2000-02-01 2001-01-09 Motorola, Inc. Method of operating a semiconductor device
US6571028B1 (en) 2000-03-21 2003-05-27 Evident Technologies Optical switch having a saturable absorber
JP3285341B2 (ja) 2000-06-01 2002-05-27 士郎 酒井 窒化ガリウム系化合物半導体の製造方法
US6413819B1 (en) * 2000-06-16 2002-07-02 Motorola, Inc. Memory device and method for using prefabricated isolated storage elements
US6344403B1 (en) * 2000-06-16 2002-02-05 Motorola, Inc. Memory device and method for manufacture
US6297095B1 (en) * 2000-06-16 2001-10-02 Motorola, Inc. Memory device that includes passivated nanoclusters and method for manufacture
WO2002003472A2 (en) * 2000-06-29 2002-01-10 California Institute Of Technology Aerosol silicon nanoparticles for use in semiconductor device fabrication
JP2003158075A (ja) * 2001-08-23 2003-05-30 Sumitomo Mitsubishi Silicon Corp 半導体基板の製造方法及び電界効果型トランジスタの製造方法並びに半導体基板及び電界効果型トランジスタ
US6455372B1 (en) * 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
KR100347146B1 (ko) * 2000-08-31 2002-08-03 주식회사 하이닉스반도체 단전자점 메모리 소자의 양자점 제조방법 및 단전자메모리 소자 제조방법
JP3466144B2 (ja) 2000-09-22 2003-11-10 士郎 酒井 半導体の表面を荒くする方法
US6646302B2 (en) * 2000-11-21 2003-11-11 Cornell Research Foundation, Inc. Embedded metal nanocrystals
US6697548B2 (en) 2000-12-18 2004-02-24 Evident Technologies Fabry-perot opitcal switch having a saturable absorber
KR100425934B1 (ko) * 2000-12-29 2004-04-03 주식회사 하이닉스반도체 실리콘-게르마늄막 형성 방법
JP2002208541A (ja) * 2001-01-11 2002-07-26 Shiro Sakai 窒化物系半導体装置及びその製造方法
EP1421607A2 (en) * 2001-02-12 2004-05-26 ASM America, Inc. Improved process for deposition of semiconductor films
JP5016164B2 (ja) * 2001-02-22 2012-09-05 シャープ株式会社 メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器
US7491634B2 (en) * 2006-04-28 2009-02-17 Asm International N.V. Methods for forming roughened surfaces and applications thereof
US9139906B2 (en) * 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
US7563715B2 (en) 2005-12-05 2009-07-21 Asm International N.V. Method of producing thin films
KR100427640B1 (ko) * 2001-03-15 2004-04-27 한국과학기술연구원 탄소미세구조를 이용한 ｒｌｃ 회로
JP2002280465A (ja) * 2001-03-19 2002-09-27 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP3520919B2 (ja) 2001-03-27 2004-04-19 士郎 酒井 窒化物系半導体装置の製造方法
JP3548735B2 (ja) 2001-06-29 2004-07-28 士郎 酒井 窒化ガリウム系化合物半導体の製造方法
US7110640B2 (en) 2001-07-19 2006-09-19 Evident Technologies Reconfigurable optical add/drop filter
JP2003068891A (ja) * 2001-08-24 2003-03-07 Hitachi Ltd 半導体記憶素子、半導体装置及びその制御方法
US6906339B2 (en) 2001-09-05 2005-06-14 Rensselaer Polytechnic Institute Passivated nanoparticles, method of fabrication thereof, and devices incorporating nanoparticles
KR100408743B1 (ko) 2001-09-21 2003-12-11 삼성전자주식회사 양자점 형성 방법 및 이를 이용한 게이트 전극 형성 방법
US6656792B2 (en) * 2001-10-19 2003-12-02 Chartered Semiconductor Manufacturing Ltd Nanocrystal flash memory device and manufacturing method therefor
AU2003202872A1 (en) * 2002-01-04 2003-07-24 Nuccon Technologies Inc. Preparation of nano-sized crystals
KR100400717B1 (ko) * 2002-01-16 2003-10-08 한국전자통신연구원 나노 트랜지스터의 제조 방법
US7005685B2 (en) 2002-02-28 2006-02-28 Shiro Sakai Gallium-nitride-based compound semiconductor device
EP2192616B1 (en) * 2002-05-22 2012-12-05 Fujitsu Limited Quantum semiconductor device and method for fabricating the same
US7005697B2 (en) * 2002-06-21 2006-02-28 Micron Technology, Inc. Method of forming a non-volatile electron storage memory and the resulting device
US7186630B2 (en) 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
JP4405715B2 (ja) * 2002-08-23 2010-01-27 キヤノンアネルバ株式会社 酸素あるいは窒素で終端されたシリコンナノ結晶構造体の形成方法とこれにより形成された酸素あるいは窒素で終端されたシリコンナノ結晶構造体
US6808986B2 (en) * 2002-08-30 2004-10-26 Freescale Semiconductor, Inc. Method of forming nanocrystals in a memory device
US7462857B2 (en) * 2002-09-19 2008-12-09 Sharp Kabushiki Kaisha Memory device including resistance-changing function body
US6762094B2 (en) * 2002-09-27 2004-07-13 Hewlett-Packard Development Company, L.P. Nanometer-scale semiconductor devices and method of making
FR2846795A1 (fr) * 2002-11-05 2004-05-07 St Microelectronics Sa Procede de memorisation d'une donnee binaire dans une cellule-memoire d'un circuit integre de memoire, circuit integre correspondant et procede de fabrication
US7259984B2 (en) * 2002-11-26 2007-08-21 Cornell Research Foundation, Inc. Multibit metal nanocrystal memories and fabrication
KR100763897B1 (ko) * 2002-12-23 2007-10-05 삼성전자주식회사 나노도트를 가지는 메모리 제조방법
US7083586B2 (en) * 2003-02-03 2006-08-01 Dj Orthopedics, Llc Patellofemoral brace
WO2005013337A2 (en) * 2003-03-06 2005-02-10 Rensselaer Polytechnic Institute Rapid generation of nanoparticles from bulk solids at room temperature
JP4541651B2 (ja) * 2003-03-13 2010-09-08 シャープ株式会社 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器
US6784103B1 (en) 2003-05-21 2004-08-31 Freescale Semiconductor, Inc. Method of formation of nanocrystals on a semiconductor structure
DE10326805B4 (de) * 2003-06-13 2007-02-15 Infineon Technologies Ag Herstellungsverfahren für nichtflüchtige Speicherzellen
US7045851B2 (en) * 2003-06-20 2006-05-16 International Business Machines Corporation Nonvolatile memory device using semiconductor nanocrystals and method of forming same
KR100573480B1 (ko) * 2003-06-30 2006-04-24 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 제조 방법
KR100545898B1 (ko) * 2003-07-02 2006-01-25 동부아남반도체 주식회사 반도체 소자의 양자점 형성방법
KR20060056331A (ko) * 2003-07-23 2006-05-24 에이에스엠 아메리카, 인코포레이티드 절연체-상-실리콘 구조 및 벌크 기판 상의 ＳｉＧｅ 증착
KR100521433B1 (ko) * 2003-08-12 2005-10-13 동부아남반도체 주식회사 실리콘 양자점의 형성 방법 및 이를 이용한 반도체 메모리소자의 제조 방법
US20070034909A1 (en) * 2003-09-22 2007-02-15 James Stasiak Nanometer-scale semiconductor devices and method of making
US6962850B2 (en) * 2003-10-01 2005-11-08 Chartered Semiconductor Manufacturing Ltd. Process to manufacture nonvolatile MOS memory device
WO2005036599A2 (en) * 2003-10-06 2005-04-21 Massachusetts Institute Of Technology Non-volatile memory device
JP4072621B2 (ja) * 2003-10-23 2008-04-09 国立大学法人名古屋大学 シリコンナノ結晶の作製方法及びフローティングゲート型メモリキャパシタ構造の作製方法
TWI276206B (en) * 2003-11-25 2007-03-11 Promos Technologies Inc Method for fabricating flash memory device and structure thereof
US7595528B2 (en) 2004-03-10 2009-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
WO2005089165A2 (en) * 2004-03-10 2005-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
US20050202615A1 (en) * 2004-03-10 2005-09-15 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
US7662731B2 (en) 2004-03-12 2010-02-16 Japan Science And Technology Agency Quantum dot manipulating method and quantum dot production/manipulation apparatus
KR100660159B1 (ko) 2004-11-03 2006-12-21 삼성전자주식회사 고분자 박막 내에 형성된 Ｎｉ1-ｘＦｅｘ 나노결정체를이용한 플로팅 게이트 및 이를 이용한 플래쉬 기억소자
WO2005093837A1 (en) * 2004-03-29 2005-10-06 Industry-University Cooperation Foundation Hanyang University Flash memory device utilizing nanocrystals embeded in polymer
AU2005253604B2 (en) 2004-06-08 2011-09-08 Scandisk Corporation Methods and devices for forming nanostructure monolayers and devices including such monolayers
US8563133B2 (en) 2004-06-08 2013-10-22 Sandisk Corporation Compositions and methods for modulation of nanostructure energy levels
US7776758B2 (en) 2004-06-08 2010-08-17 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
US7968273B2 (en) * 2004-06-08 2011-06-28 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
TW201341440A (zh) * 2004-06-08 2013-10-16 Sandisk Corp 奈米結構之沉積後包封：併入該包封體之組成物、裝置及系統
US8088483B1 (en) 2004-06-08 2012-01-03 Nanosys, Inc. Process for group 10 metal nanostructure synthesis and compositions made using same
US7265036B2 (en) * 2004-07-23 2007-09-04 Applied Materials, Inc. Deposition of nano-crystal silicon using a single wafer chamber
US7405002B2 (en) 2004-08-04 2008-07-29 Agency For Science, Technology And Research Coated water-soluble nanoparticles comprising semiconductor core and silica coating
US7160775B2 (en) * 2004-08-06 2007-01-09 Freescale Semiconductor, Inc. Method of discharging a semiconductor device
KR100615093B1 (ko) 2004-08-24 2006-08-22 삼성전자주식회사 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법
JP4359207B2 (ja) * 2004-08-30 2009-11-04 シャープ株式会社 微粒子含有体の製造方法
US20060046383A1 (en) * 2004-09-02 2006-03-02 Shenlin Chen Method for forming a nanocrystal floating gate for a flash memory device
US20060054963A1 (en) * 2004-09-10 2006-03-16 Qian Rong A Non-volatile and non-uniform trapped-charge memory cell structure and method of fabrication
US7301197B2 (en) * 2004-09-21 2007-11-27 Atmel Corporation Non-volatile nanocrystal memory transistors using low voltage impact ionization
US7534489B2 (en) * 2004-09-24 2009-05-19 Agency For Science, Technology And Research Coated composites of magnetic material and quantum dots
US6980471B1 (en) 2004-12-23 2005-12-27 Sandisk Corporation Substrate electron injection techniques for programming non-volatile charge storage memory cells
US20060166435A1 (en) * 2005-01-21 2006-07-27 Teo Lee W Synthesis of GE nanocrystal memory cell and using a block layer to control oxidation kinetics
US20060189079A1 (en) * 2005-02-24 2006-08-24 Merchant Tushar P Method of forming nanoclusters
KR100699846B1 (ko) * 2005-06-16 2007-03-27 삼성전자주식회사 ＳｉＨ4 플라즈마 이온주입을 이용한 실리콘 나노 결정체 형성방법 및 이를 포함한 반도체 소자
US7485526B2 (en) * 2005-06-17 2009-02-03 Micron Technology, Inc. Floating-gate structure with dielectric component
WO2007002539A2 (en) * 2005-06-24 2007-01-04 Applied Nanoworks, Inc. Nanoparticles and method of making thereof
US7262991B2 (en) 2005-06-30 2007-08-28 Intel Corporation Nanotube- and nanocrystal-based non-volatile memory
US7381658B2 (en) * 2005-07-05 2008-06-03 Hewlett-Packard Development Company, L.P. Encapsulation of nano-dimensional structures by oxidation
KR100683854B1 (ko) * 2005-09-06 2007-02-15 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
US7172940B1 (en) * 2005-09-15 2007-02-06 Ememory Technology Inc. Method of fabricating an embedded non-volatile memory device
KR100737829B1 (ko) * 2005-10-31 2007-07-12 고려대학교 산학협력단 나노 결정 실리콘의 제조 방법
US20070108502A1 (en) * 2005-11-17 2007-05-17 Sharp Laboratories Of America, Inc. Nanocrystal silicon quantum dot memory device
EP1818989A3 (en) 2006-02-10 2010-12-01 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device and manufacturing method thereof
US8759903B1 (en) * 2006-02-28 2014-06-24 Honeywell International Inc. Method of fabricating total dose hard and thermal neutron hard integrated circuits
TWI416738B (zh) * 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
EP1837917A1 (en) * 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US8022460B2 (en) * 2006-03-31 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US20070262296A1 (en) * 2006-05-11 2007-11-15 Matthias Bauer Photodetectors employing germanium layers
US20080245769A1 (en) * 2006-07-17 2008-10-09 Applied Nanoworks, Inc. Nanoparticles and method of making thereof
US7445984B2 (en) 2006-07-25 2008-11-04 Freescale Semiconductor, Inc. Method for removing nanoclusters from selected regions
US7432158B1 (en) 2006-07-25 2008-10-07 Freescale Semiconductor, Inc. Method for retaining nanocluster size and electrical characteristics during processing
JP4916247B2 (ja) * 2006-08-08 2012-04-11 トヨタ自動車株式会社 炭化珪素半導体装置及びその製造方法
US7927660B2 (en) * 2006-08-21 2011-04-19 Macronix International Co., Ltd. Method of manufacturing nano-crystalline silicon dot layer
US7517747B2 (en) * 2006-09-08 2009-04-14 Freescale Semiconductor, Inc. Nanocrystal non-volatile memory cell and method therefor
US20080121967A1 (en) * 2006-09-08 2008-05-29 Ramachandran Muralidhar Nanocrystal non-volatile memory cell and method therefor
US7773493B2 (en) * 2006-09-29 2010-08-10 Intel Corporation Probe-based storage device
KR101427142B1 (ko) * 2006-10-05 2014-08-07 에이에스엠 아메리카, 인코포레이티드 금속 규산염 막의 원자층 증착
US20080128786A1 (en) * 2006-12-04 2008-06-05 Electronics And Telecommunications Research Institute High density semiconductor memory device and method for manufacturing the same
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
US7847341B2 (en) 2006-12-20 2010-12-07 Nanosys, Inc. Electron blocking layers for electronic devices
US20080150004A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US20080150009A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US20080150003A1 (en) * 2006-12-20 2008-06-26 Jian Chen Electron blocking layers for electronic devices
US20080179762A1 (en) * 2007-01-25 2008-07-31 Au Optronics Corporation Layered structure with laser-induced aggregation silicon nano-dots in a silicon-rich dielectric layer, and applications of the same
US9577137B2 (en) * 2007-01-25 2017-02-21 Au Optronics Corporation Photovoltaic cells with multi-band gap and applications in a low temperature polycrystalline silicon thin film transistor panel
US7932189B2 (en) * 2007-01-26 2011-04-26 Freescale Semiconductor, Inc. Process of forming an electronic device including a layer of discontinuous storage elements
US20080246101A1 (en) * 2007-04-05 2008-10-09 Applied Materials Inc. Method of poly-silicon grain structure formation
US7846793B2 (en) * 2007-10-03 2010-12-07 Applied Materials, Inc. Plasma surface treatment for SI and metal nanocrystal nucleation
JP5044443B2 (ja) * 2008-02-21 2012-10-10 株式会社東芝 半導体装置およびその製造方法
US8545936B2 (en) 2008-03-28 2013-10-01 Asm International N.V. Methods for forming carbon nanotubes
US8643079B2 (en) * 2008-05-05 2014-02-04 Micron Technology, Inc. Nanocrystal formation using atomic layer deposition and resulting apparatus
CN102044569B (zh) * 2009-10-23 2013-09-11 中芯国际集成电路制造(上海)有限公司 电容器及其制造方法
JP2011204720A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置の製造方法
US8536039B2 (en) * 2010-03-25 2013-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-crystal gate structure for non-volatile memory
FR2974941B1 (fr) 2011-05-06 2013-06-14 Commissariat Energie Atomique Procede de realisation de nanocristaux de
FR2974940B1 (fr) * 2011-05-06 2015-11-13 Commissariat Energie Atomique Procede de realisation de nanocristaux de semi-conducteur orientes selon une direction pre-definie
JP5835771B2 (ja) * 2011-10-21 2015-12-24 国立大学法人北海道大学 論理回路
US9929007B2 (en) * 2014-12-26 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. e-Flash Si dot nitrogen passivation for trap reduction
US9892910B2 (en) * 2015-05-15 2018-02-13 International Business Machines Corporation Method and structure for forming a dense array of single crystalline semiconductor nanocrystals
KR102497991B1 (ko) * 2020-11-25 2023-02-10 한국표준과학연구원 반도체 양자점의 생성과 크기 제어 방법 및 시스템

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508543A (en) * 1994-04-29 1996-04-16 International Business Machines Corporation Low voltage memory
US5852306A (en) * 1997-01-29 1998-12-22 Micron Technology, Inc. Flash memory with nanocrystalline silicon film floating gate
US5740104A (en) * 1997-01-29 1998-04-14 Micron Technology, Inc. Multi-state flash memory cell and method for programming single electron differences
US5850064A (en) * 1997-04-11 1998-12-15 Starfire Electronics Development & Marketing, Ltd. Method for photolytic liquid phase synthesis of silicon and germanium nanocrystalline materials

Also Published As

Publication number Publication date
KR19990030294A (ko) 1999-04-26
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