JP2003068891A - 半導体記憶素子、半導体装置及びその制御方法 - Google Patents

半導体記憶素子、半導体装置及びその制御方法

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太郎 長部
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智之 石井
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Abstract

(57)【要約】 【課題】 高信頼性が要求される半導体フラッシュメモ
リでは、シリコン基板を直接酸化した酸化膜を通して電
子の出し入れを行わなければならないため、使用する電
圧が正負にわたる大電圧となる。 【解決手段】 複数に分散した領域に電荷を蓄えること
で、高い信頼性を実現させる。この高信頼性を背景に、
信頼性の高い、シリコン基板を直接熱酸化膜して得られ
る酸化膜だけではなく、ＣＶＤで堆積した酸化膜などを
通して電子の移動を可能とすることで、情報の書き込み
時および情報の消去時に同じ極性の電位で制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶素子及
び半導体装置に関する。
【０００２】
【従来の技術】近年、プログラム格納用、あるいはデー
タ格納用として、半導体不揮発メモリであるフラッシュ
メモリが、多くの機器に導入されるようになってきてい
る。このフラッシュメモリの課題として価格の問題があ
る。他のメディア、例えばハードディスクや光磁気ディ
スク、ＤＶＤ等と比較して容量あたりの価格が数倍以上
高くなっており、低コスト化が求められている。低コス
ト化を図るためには、チップ面積を減少させることがも
っとも有効である。これに対し、従来は、メモリセルの
面積を小さくするというアプローチがとられてきた。こ
れは、微細化により物理的にメモリセルサイズ縮小こと
で実現されてきた。この微細化によるメモリセルサイズ
縮小の例として、IEEE International Solid-State Cir
cuit Conference 1996, p32-33, 1996年をあげる。ある
いは、メモリセル当りに記憶する情報を２ビットとし
て、１ビットあたりのメモリセル面積を実効的に減少さ
せる、いわゆる多値記憶技術の実用化などもなされてき
た。多値記憶の従来技術例としてT. Jung et al., IEEE
International Solid-State Circuit Conference 199
6, p32-33, 1996年を挙げる。
【０００３】
【発明が解決しようとする課題】信頼性確保のため、フ
ラッシュメモリでは、膜厚方向にスケーリングを行うこ
とができない。したがって、使用電圧の低電圧化がおこ
なえない。また同様に信頼性確保のため、電荷のリーク
が起こりにくいシリコン基板を直接熱酸化して作成する
酸化膜を通して電子の移動を行わねばならず、正負の大
電圧の使用が避けられない。このため、周辺回路、特に
電源部分の面積が増大し、結果として、メモリセルの面
積の占有率が低下し、微細化してもチップ面積が縮小で
きないという問題が残る。メモリセル面積の占有率低下
によるコスト上昇は、比較的容量の小さい、機器組み込
み用途向けのフラッシュ混載ロジック回路などでは大き
な問題となる。
【０００４】本発明の目的とするところは、信頼性を確
保しつつ、必要とする電圧の種類が少なく、かつその電
圧が低い記憶素子構造を提供することである。この記憶
素子をもちいることで、半導体記憶装置の周辺回路の構
成を単純化し、チップ面積を縮小することが可能とな
る。すなわち、低コストな半導体記憶装置を実現する方
法を提供することが可能となる。
【０００５】
【課題を解決するための手段】本発明は、従来のように
メモリセル中の単一の領域に電荷を蓄えるのではなく、
複数に分散した領域に電荷を蓄えることで、高い信頼性
を実現させる。この高信頼性を背景に、信頼性の高い、
シリコン基板を直接熱酸化膜して得られる酸化膜だけで
はなく、ＣＶＤ（Chemical Vapor Deposition）で堆積
した酸化膜などを通して電子の移動を行うことで、動作
方式を単純化し、半導体記憶装置の低コスト化を実現す
ることを特徴とする。
【０００６】詳しく述べると、本発明の代表的な実施形
態による半導体装置は、ソース領域、ドレイン領域を有
し、上記ソース領域とドレイン領域は半導体からなるチ
ャネル領域で接続され、上記チャネル領域の電位を制御
する金属または半導体からなるゲート電極を有し、上記
チャネル領域近傍に複数の電荷蓄積領域を有し、情報の
書き込み時に上記ゲート電極に印加される電位と、情報
の消去時に上記ゲート電極に印加される電位が同じ極性
を持つことを特徴とする半導体記憶素子、を主体に構成
される。
【０００７】本発明の他の手段、目的と特徴は、以下の
実施の形態から明らかになろう。
【０００８】
【発明の実施の形態】（実施例１）以下には、本発明の
具体的な実施例による半導体素子及び半導体装置を説明
する。
【０００９】図１には、本実施例による記憶素子の断面
構造を示す。
【００１０】Ｐ型シリコン基板（Ａ１）に、ｎ型のウェ
ル領域（Ａ２）が設けられており、さらにその中にｐ型
のウェル領域（Ａ３）が設けられる３重ウェル構造を持
つ。ｐ型ウエル（Ａ３）内にｎ型のソース領域（Ａ
４）、ドレイン領域（Ａ５）があり、チャネル（Ａ６）
上にＳｉＯ2からなる厚さ６ｎｍの絶縁膜（Ａ７）を介
して電荷蓄積領域となるシリコンの平均径１０ｎｍの微
少結晶粒（Ａ８）が複数ならべられている。チャネルと
電荷蓄積領域の電位を制御するｎ型多結晶シリコンのゲ
ート電極（Ａ９）が設けられており、シリコン微少結晶
粒（Ａ８）とゲート電極（Ａ９）の間は下から順に厚さ
３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ３ｎｍ
のＳｉＯ2のいわゆるＯＮＯ構造の絶縁膜（Ａ１０）か
らなる。シリコン微小結晶粒（Ａ８）とゲート電極（Ａ
９）の間は、ＯＮＯ構造ではなく、９ｎｍのＳｉＯ2か
らなる絶縁膜にすることも可能である。
【００１１】図１に対応した回路図における表現を図２
に示す。ゲート電極（Ａ９）、ソース（Ａ４）、ドレイ
ン（Ａ５）、電荷記憶領域（Ａ８）に各々対応する番号
をつけている。尚、図１では３重ウェル構造を明示した
が他の実施例では図の煩雑さを避けるため省略する。
【００１２】次に本実施例の製造工程を説明する。素子
分離領域、３重ウェル構造（Ａ１），（Ａ２），（Ａ
３）形成後、Ｐウェル（Ａ３）上のメモリセル形成領域
にしきい電圧調整のためのＢ（ボロン）イオン打ち込み
を行う。基板表面を酸化して厚さ６ｎｍのＳｉＯ2膜
（Ａ７）を形成後、ＣＶＤ（Chemical Vapor Depositio
n）によってシリコン微小結晶粒を形成する。試作にお
いては平均径１０ｎｍ、５×１０11個ｃｍ-2の密度で形
成した。シリコン微小結晶粒（Ａ８）の上に、下から順
に厚さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ
３ｎｍのＳｉＯ2のＯＮＯ構造層間絶縁膜（Ａ１０）を
形成後、ゲート電極（Ａ９）形成のためのｎ型多結晶シ
リコンを堆積し、さらにＳｉ０2膜を堆積する。レジス
トをマスクにＳｉＯ2膜、多結晶シリコン膜、ＯＮＯ
膜、シリコン微小結晶粒、ＳｉＯ2膜を順次エッチング
する。この工程でゲート電極（Ａ９）が形成される。ゲ
ート電極（Ａ９）をマクスに、Ａｓ（ヒ素）イオンを打
ち込み、活性化アニールをすることでソース領域（Ａ
４）、ドレイン（Ａ５）領域が形成される。さらに層間
膜堆積、平坦化を行った後、コンタクト工程、配線工程
を行う。
【００１３】次に本実施例の動作を説明する。
【００１４】まず書き込み動作を説明する。ここでは電
荷蓄積領域（Ａ８）に電荷が多く注入された状態を情報
“１”に対応させ、注入電荷のより少ない状態を情報
“０”に対応させることとする。
【００１５】情報“１”の書き込みは、ソース領域（Ａ
４）に０Ｖ、ドレイン領域（Ａ５）に正の電位（例え
ば、５Ｖとする）、ゲート電極（Ａ９）に正の電圧パル
ス（例えば、５Ｖとする）を与えることで、チャネルホ
ットエレクトロンを発生させ、電荷蓄積領域（Ａ８）に
電子を注入することで行う。ソース領域（Ａ４）および
ドレイン領域（Ａ５）に０Ｖを印加し、ゲート電極（Ａ
９）に正の電位（例えば１８Ｖ）を与えることで、絶縁
膜（Ａ７）中をトンネルさせて電子を電荷蓄積領域に注
入することも可能である。この場合は、ホットエレクト
ロンを利用した電荷の注入よりも大電圧が要求されるた
め、周辺回路の構成が複雑になってしまうという難点が
ある。
【００１６】情報“０”の書き込みは、電荷蓄積領域
（Ａ８）からゲート電極（Ａ９）へ電子を引き抜くこと
で行う。具体的には、ソース領域（Ａ４）およびドレイ
ン領域（Ａ５）に０Ｖを印加し、ゲート電極（Ａ９）に
正の電圧パルス（例えば１０Ｖ）を印加することで、電
荷蓄積領域から、絶縁膜（Ａ１０）中をトンネルさせて
ゲート電極（Ａ９）へ電子を引き抜くことで行う。情報
“０”の書き込みは、通常のフラッシュメモリと同様
に、ゲート電極に負の電圧パルス（例えば、−１０Ｖ）
を印加し、電荷蓄積領域から、絶縁膜（Ａ７）をトンネ
ルさせて電子を基板に引き抜くことでも可能である。し
かし、この場合、負の電圧パルスを利用しなければなら
ないため、周辺回路が複雑になるというデメリットがあ
る。なお、本実施例では、情報“０”の書き込みと情報
の消去とは実質的に同じである。
【００１７】多数回の情報の書き換えは、多数回の電圧
ストレスを印加することである。この電圧ストレスの累
積によって、ＳｉＯ2からなる絶縁膜に劣化がおこり、
低電界でも電子がリークしやすくなる。この劣化の度合
いは、基板を酸化して作られるＳｉＯ2よりも、ＣＶＤ
で形成されるＳｉＯ2の方が激しい。したがって、通常
のフラッシュメモリでは、安定して電荷を蓄積するた
め、情報の書き換えには基板を酸化して作られるＳｉＯ
2からなる絶縁膜にしか電圧ストレスを印加することが
できない。すなわち、信頼性を確保するためには、電子
の移動は、基板と電荷蓄積領域の間に限定しなければな
らない。
【００１８】これに対して本実施例では、電荷蓄積領域
が複数のシリコン微小結晶粒から成る。電圧ストレスに
よって絶縁膜が劣化し、低電界でリークが生じるように
なった後でも、リークするのは、このリークパス上に存
在するシリコン微小結晶粒にたくわえられている電荷の
みである。その他の大部分のシリコン微小結晶粒では、
安定して電荷を保持しつづけることが可能であるため、
素子全体として良好な電荷保持特性を持つことになる。
したがって、電圧ストレスに弱いＣＶＤで形成されたＳ
ｉＯ2に電圧ストレスをかけても、本実施例では、通常
フラッシュメモリと同程度の電荷保持特性を確保するこ
とができる。すなわち、基板と電荷蓄積領域の間だけで
はなく、電荷蓄積領域からゲート電極の間でも電子の移
動は可能である。
【００１９】次に読出し動作を説明する。例えばドレイ
ン領域に２Ｖ、ソース領域に０Ｖを印加し、ゲート電極
（Ａ９）に２Ｖの読出しパルスを加える。電荷蓄積領域
（Ａ８）に注入された電荷量の大小に従ってしきい電圧
が異なるため、情報“０”が書き込まれた場合のドレイ
ン電流が、情報“１”が書き込まれた場合のドレイン電
流よりも大きいことから、情報“０”と情報“１”を読
み分けることが可能である。読出しは、ドレイン領域に
０Ｖ、ソース領域に２Ｖ、ゲート電極に２Ｖというよう
に、ドレイン領域、ソース領域の電圧関係を入れ替えて
行っても良い。
【００２０】本実施例で、情報“１”、情報“０”の書
き込み、および読み出しに使用される電圧関係を表１に
まとめる。
【００２１】
【表１】 通常のフラッシュメモリでは、情報“０”の書き込み
は、ゲート電極に負の電位を与えることで、絶縁膜（Ａ
７）中をトンネルさせて電子を基板に引き抜くことが行
われる。電子を基板に引き抜くために、ゲートに与えら
れる電位が大きく、また情報“１”の書き込みに使われ
る電位と極性が反対なため、電源発生回路が複雑にな
り、チップサイズの増大ひいてはコストの増大を招く。
【００２２】本実施例では、情報“１”、情報“０”い
ずれの書き込みおよび読み出しでも、同じ極性の同程度
大きさの電位を与えるだけで行うことができるため、電
源発生回路が単純となり、周辺回路の面積を大幅に縮小
することが可能となる。 （実施例２）図３は本発明における第２の実施例による
記憶素子の断面構造図を示す。
【００２３】ｐ型のウェル（Ａ１１）に設けられたｎ型
のソース領域（Ａ１２）およびドレイン領域（Ａ１３）
があり、チャネル（Ａ１４），（Ａ１５）上に厚さ５ｎ
ｍの絶縁膜（Ａ１６）を介して、電荷蓄積領域であるシ
リコンの平均径１０ｎｍの微少結晶粒（Ａ１７）が複数
ならべられている。チャネルの一部（Ａ１５）とシリコ
ン微少結晶粒（Ａ１７）の電位を制御するｎ型多結晶シ
リコンの第１のゲート（Ａ１８）が設けられており、シ
リコン微少結晶粒（Ａ１７）と第１のゲート電極（Ａ１
８）の間は下から順に厚さ３ｎｍのＳｉＯ2、厚さ６ｎ
ｍのＳｉ3Ｎ4、厚さ３ｎｍのＳｉＯ2のいわゆるＯＮＯ
構造の絶縁膜（Ａ１９）からなる。また、チャネル領域
の一部（Ａ１４）の電位を制御する第２のゲート（Ａ２
０）がある。
【００２４】図３に対応した回路図における表現を図４
に示す。第１のゲート（Ａ１８）、第２のゲート（Ａ２
０）、ソース領域（Ａ１２）、ドレイン（Ａ１３）、シ
リコン微少結晶粒からなる電荷記憶領域（Ａ１７）に各
々対応する番号をつけている。
【００２５】次に本実施例の動作を説明する。本実施例
では第２のゲート電極（Ａ２０）を補助電極として用い
ることで電荷蓄積領域（Ａ１７）へのホットエレクトロ
ン注入を高効率で行う。
【００２６】まず、書き込み動作を説明する。書き込み
たい情報に応じてドレイン領域（Ａ１３）に印加する電
圧を設定する。ここでは電荷を多く注入する条件を情報
“１”に対応させ、注入電荷のより少ない状態を情報
“０”に対応させることとする。情報“１”書き込みで
はホットエレクトロン発生に十分な電界が出来るように
ドレイン電圧を設定する（例えば５Ｖとする）。ソース
領域（Ａ１２）には０Ｖを印加する。第２のゲート電極
（Ａ２０）を所定の電圧（例えば２Ｖ）に設定する。第
１のゲート電極（Ａ１８）に第２のゲート電極（Ａ２
０）よりも高い高電圧（例えば７Ｖ）の書き込みパルス
を印加する。この時第２のゲート電極（Ａ２０）下の基
板表面（Ａ１４）の抵抗は、第１のゲート電極（Ａ１
８）下の基板表面（Ａ１５）の抵抗よりも大きい。従っ
てソース、ドレイン間電圧はほとんどが第２のゲート電
極（Ａ２０）下（Ａ１４）に印加される。また、第２の
ゲート電極（Ａ２０）下（Ａ１４）においてもドレイン
（Ａ１３）に近い側の方が電位が高く、実効的なゲート
電圧が低くなるために高抵抗となる。このためホットエ
レクトロンは第２のゲート電極（Ａ２０）下（Ａ１４）
のドレイン（Ａ１３）に近い端でより多く発生する。発
生したホットエレクトロンは第１のゲート電極（Ａ１
８）による電界で電荷蓄積領域（Ａ１７）方向に加速さ
れ、注入が起きる。注入場所は第１のゲート電極（Ａ１
８）下で第２のゲート電極（Ａ２０）に近い場所（Ａ２
１）に集中する。このときソース、ドレイン間を流れる
電流は、第２のゲート電極（Ａ２０）下（Ａ１４）の抵
抗が高いために補助ゲートを持たない構造と比べて小さ
いため、高効率の注入が可能となって電流が少なくて良
い。したがって、周辺回路、特に電源発生回路の構造を
簡単にすることが可能である。
【００２７】情報“０”の書き込みは、第１のゲート電
極（Ａ１８）に正の電圧を印加して、高電界を発生さ
せ、電荷蓄積領域（Ａ１７）に蓄積されていた電子を第
１のゲート電極（Ａ１８）に引き抜くことで行う。例え
ば、第１のゲート電極（Ａ１８）を１２Ｖ、ソース（Ａ
１２）、ドレイン（Ａ１３）、第２のゲート電極（Ａ２
０）を０Ｖとする。
【００２８】情報“０”の書き込みは、第２のゲート電
極（Ａ２０）に正の電圧を印加して、高電界を発生さ
せ、電荷蓄積領域（Ａ１７）に蓄積されていた電子を第
２のゲート電極（Ａ２０）に引き抜くことでも可能であ
る。例えば、第２のゲート電極（Ａ２０）を１２Ｖ、ソ
ース（Ａ１２）、ドレイン（Ａ１３）、第１のゲート電
極（Ａ１８）を０Ｖとする。なお、本実施例では、情報
“０”の書き込みと情報の消去とは実質的に同じであ
る。
【００２９】次に読出し動作を説明する。例えばドレイ
ン電圧を２Ｖ、ソース電圧を０Ｖ、第２のゲート電極
（Ａ２０）の電圧を３．５Ｖに設定し、第１のゲート電
極（Ａ１８）に２Ｖの読出しパルスを加える。電荷蓄積
領域（Ａ１７）に注入された電荷量の大小に従ってしき
い電圧が異なるため、“０”記憶のドレイン電流が
“１”記憶のドレイン電流よりも大きいことから読出し
が行える。読出しは、ドレイン領域に０Ｖ、ソース領域
に２Ｖ、第１のゲート電極に２Ｖ、第２のゲート電極に
３．５Ｖと、ソース領域とドレイン領域の電圧関係をい
れかえても良い。
【００３０】上述した情報“１”書き込み、情報“０”
書き込み、および読み出し時の電圧の例を表２にまとめ
る。これらの動作では各端子に与えられる電位はすべ
て、０Ｖか極性が等しいものとなっている。
【００３１】
【表２】 通常のフラッシュメモリでは、情報“０”の書き込み
は、ゲート電極に負の電位を与えることで、絶縁膜中を
トンネルさせて電子を基板に引き抜くことが行われる。
電子を基板に引き抜くために、ゲートに与える電位が大
きいことが必要となり、また情報“１”の書き込みに使
われる電位と極性が反対なため、電源発生回路が複雑に
なり、チップサイズの増大ひいてはコストの増大を招
く。
【００３２】本実施例では、情報“１”、情報“０”い
ずれの書き込みおよび読み出しでも、同じ極性の同程度
の大きさの電位を与えるだけで行うことができるため、
電源発生回路が単純となり、周辺回路の面積を大幅に縮
小することが可能となる。 （実施例３）本発明発による第３の実施例による記憶装
置を説明する。素子の基本構成は実施例１と同様であ
り、素子単体の動作も同様であるが、素子の接続関係に
応じて動作方法に特徴がある。図５に本実施例による記
憶装置の等価回路図を示す。説明の便宜上、中央に配列
されたメモリセルにのみＡ７０，Ａ８０およびＡ８１の
参照符号を付すとともに、一点鎖線で囲って示した。ま
た、メモリセルＡ７０については、図２に示した参照符
号を各構成素子対応でソースＡ４、ドレインＡ５、ゲー
トＡ９および電荷蓄積領域Ａ８を付した。Ａ７１および
Ａ７６はデータ線であり、ゲートＡ９に接続される。Ａ
７３およびＡ７４はソース線であり、ソースＡ４に接続
される。Ａ７２およびＡ７５はワード線であり、ゲート
Ａ９に接続される。実際にはもっと大規模のメモリセル
アレイを構成するが、ここでは説明のため３×３の小規
模メモリセルアレイを示す。
【００３３】次に本実施例の駆動方法を説明する。本実
施例では、蓄積電荷量の多い状態を情報“１”、情報
“１”より蓄積電荷量の少ない状態を情報“０”とす
る。まず情報の書き込み動作を説明する。セル（Ａ７
０）への書き込み動作においては、ソース線（Ａ７３）
を０Ｖとし、データ線（Ａ７１）の電圧を書き込みたい
情報に応じて、例えば情報“０”なら０Ｖ、情報“１”
なら５Ｖに設定し、ワード線（Ａ７２）に電圧パルス
（例えば１２Ｖ）を与える。データ線電圧が０Ｖに設定
された場合ホットエレクトロンがほとんど発生しないた
め、電荷蓄積領域への電荷注入は少なく、データ線電圧
が５Ｖの設定の場合注入電荷量が多い。この時同じワー
ド線（Ａ７２）で駆動される他のセルについては、接続
されているデータ線（Ａ７６）電圧を書き込みたいデー
タに応じて、例えば情報“０”なら０Ｖ、情報“１”な
ら５Ｖに設定して同時に情報を書き込むことも可能であ
る。ここで“０”書き込みでは電荷が注入されず、従っ
て書き込みを行わないのと同等であるため、同一ワード
線で駆動されるセルの一部のみ情報書き込みを行うこと
も可能である。また他のワード線については選択メモリ
セルに接続されているワード線の電圧より低い電圧（例
えば０Ｖ）とすれば書き込みは行われない。
【００３４】情報の消去動作は同一ワード線（Ａ７２）
で駆動されるセル（Ａ８０），（Ａ７０），（Ａ８１）
について一括で行う。具体的には、ワード線（Ａ７２）
に正の電圧パルス（例えば１６Ｖ）を印加し電荷蓄積領
域に蓄積された電荷をワード線に引き抜くことで情報の
消去を行う。このとき、ソース線（Ａ７３），（Ａ７
４）、データ線（Ａ７１），（Ａ７６）は０Ｖとしてお
く。あるいは、ソース線、データ線どちらかに０Ｖを印
加し、他を開放としておいても動作には問題がない。信
頼性の観点から通常のフラッシュメモリでは実施が避け
られる、ワード線に対する正電圧印加で情報消去が実現
できる理由は、実施例１と同じである。
【００３５】また、“１”が書き込まれているメモリセ
ルについては、ワード線（Ａ７２）に正の電圧（例えば
１６Ｖ）を印加して消去を行うことで、書き込まれた余
剰電荷をワード線（Ａ７２）に引き抜くことが可能であ
るのは上に述べたとおりである。消去後に、さらに、ワ
ード線に正の電圧を印加しつづけると、今度は、基板側
から電荷蓄積ノードへの電子の注入が始まり、基板側か
らの電荷蓄積領域への電荷の注入速度と、電荷蓄積領域
からワード線への電荷の引き抜き速度が平衡に達し、電
荷蓄積領域に蓄えられる電荷量は時間と共に変化しなく
なる。“０”が書き込まれているメモリセルでも同様に
基板からの電荷の注入とワード線への電荷の引き抜きが
平衡に達し、電荷蓄積領域に蓄えられる電荷数が時間と
共に一定になる。すなわち、“１”が書き込まれている
メモリセルに対しても、０”が書き込まれているメモリ
セルに対しても、過剰消去を行えば、メモリセルに蓄積
される電荷数が一定数に収束する。これは、過剰消去を
行えば、各メモリセルの特性が自己収束することを意味
する。したがって、通常のフラッシュメモリに起こりう
る、電荷を多く引き抜きすぎることでメモリセルがノー
マリーＯＮになってしまう、という不良が起こることが
ない。通常のフラッシュメモリでは、信頼性を確保でき
ないため、本実施例に示すように、基板からワード線ま
でＣＶＤで形成されたＳｉＯ2の層を経由する形で電荷
を流して、消去特性を自己収束的にそろえることができ
ない。本実施例のように、電荷を分散した複数の電荷蓄
積領域に蓄えて、信頼性を確保して、初めて基板からワ
ード線まで電荷を流す、という動作が可能になる。
【００３６】次に情報読出しをメモリセル（Ａ７０）を
例にとって説明する。情報を読み出すにはソース線（Ａ
７３）を０Ｖに設定し、データ線（Ａ７１）をソース線
（Ａ７３）電圧より高い電圧（例えば３Ｖ）にプリチャ
ージする。この後、ワード線（Ａ７２）に正の電圧（例
えば２Ｖ）の読出しパルスを印加する。この時メモリセ
ル（Ａ７０）に情報“１”が書き込まれており、しきい
電圧が高い場合は、電流があまり流れず、データ線（Ａ
７１）電位はプリチャージ電圧からあまり変動しないの
に対し、情報“０”が書き込まれていて、しきい電圧が
低い場合、大きな電流が流れ、データ線（Ａ７１）電位
はプリチャージ電圧から大きく下がって行く。このデー
タ線の一端をセンスアンプに接続し、この電圧変動を増
幅して情報を読み出す。 （実施例４）本発明発による第４の実施例による記憶装
置を説明する。素子の基本構成は実施例１と同様であ
り、素子単体の動作も同様であるが、素子の接続関係に
特徴がある。図６に本実施例による記憶装置の等価回路
図を示す。説明の便宜上、中央に配列されたメモリセル
にのみＡ１１０の参照符号を付すとともに、一点鎖線で
囲って示した。また、メモリセルＡ１１０については、
図２に示した参照符号を各構成素子対応でソースＡ４、
ドレインＡ５、ゲートＡ９および電荷蓄積領域Ａ８を付
した。実際にはもっと大規模のメモリセルアレイを構成
するが、ここでは説明のため３×３の小規模メモリセル
アレイを示す。
【００３７】本実施例では、複数のメモリセルのソース
領域、ドレイン領域を共に拡散層で接続してあり、ロー
カルソース線（Ａ１０１）およびローカルデータ線（Ａ
１０２），（Ａ１０８）を形成する。ローカルソース線
（Ａ１０１）は、選択トランジスタ（Ａ１０６）を通し
て、ソース線（Ａ１０４）に接続されている。ローカル
データ線（Ａ１０２），（Ａ１０８）は、選択トランジ
スタ（Ａ１０５）を通して、データ線（Ａ１０７）に接
続されている。実施例３と比べて、選択トランジスタ
（Ａ１０５），（Ａ１０６）が必要となるが、同一ロー
カルソース線（Ａ１０１）、同一ローカルデータ線（Ａ
１０２），（Ａ１０８）で駆動される複数のセルに対し
て共通に設ければよいため、セル面積の増加は、実質的
に無視できる。逆に、拡散層で各メモリセルを接続し、
データ線コンタクトの数を低減できるため、メモリセル
面積を縮小することができ、メモリ容量が大きい場合、
コスト低減に大きな効果がある。
【００３８】次に本実施例の駆動方法を説明する。まず
書込み動作を説明する。セル（Ａ１１０）への書き込み
動作においては、選択トランジスタ（Ａ１０５），（Ａ
１０６）のゲート線（Ａ１２１），（Ａ１２２）に駆動
電圧を与えて、選択トランジスタ（Ａ１０５），（Ａ１
０６）をオンさせ、ソース線（Ａ１０４）を０Ｖとし、
データ線（Ａ１０７）の電圧を書き込みたい情報に応じ
て、例えば情報“０”なら０Ｖ、情報“１”なら５Ｖに
設定し、ワード線（Ａ１０９）に高電圧パルス（例えば
１２Ｖ）を与える。データ線（Ａ１０７）電圧が０Ｖに
設定された場合ホットエレクトロンがほとんど発生しな
いため、電荷蓄積領域への電荷注入は少なく、データ線
電圧（Ａ１０７）が５Ｖの設定の場合注入電荷量が多
い。この時同じワード線（Ａ１０９）で駆動される他の
セルについても、接続されているデータ線（Ａ１０７）
の電圧を書き込みたいデータに応じて設定すれば同時に
情報が書き込まれる。ここで“０”書き込みでは電荷が
注入されず、従って書き込みを行わないのと同等である
ため、同一ワード線で駆動されるセルの一部のみ情報書
き込みを行うことも可能である。また他のワード線につ
いては選択メモリセルに接続されているワード線の電圧
より低い電圧（例えば０Ｖ）とすれば書き込みは行われ
ない。また、メモリセル（Ａ１１０）に情報“１”を書
き込む場合、データ線（Ａ１０７）を０Ｖとし、ソース
線（Ａ１０４）に正電圧（例えば５Ｖ）を与えたあと
に、ワード線（Ａ１０９）に正の電圧パルス（例えば１
２Ｖ）を印加してもかまわない。
【００３９】本実施例の場合も、複数の分散した電荷蓄
積領域に電荷を蓄積し、高い電荷保持特性をもつため、
実施例３と同様に、蓄積された電荷をワード線に引き抜
くこと、基板から電荷蓄積領域を介してワード線まで電
荷を流すことによる、消去特性の自己収束性が実現され
る。
【００４０】次に情報読出し動作を、メモリセル（Ａ１
１０）からの情報の読み出しを例に取り説明する。ソー
ス線（Ａ１０４）を０Ｖに設定し、選択トランジスタ
（Ａ１０６）のゲート線（Ａ１２２）に駆動電圧を与え
て、選択トランジスタ（Ａ１０６）をオンさせる。一
方、選択トランジスタ（Ａ１０５）のゲート線（Ａ１２
１）に駆動電圧を与えて、選択トランジスタ（Ａ１０
５）をオンさせ、データ線（Ａ１０７）、ローカルデー
タ線（Ａ１０８）を正の電圧（例えば３Ｖ）にプリチャ
ージした後にワード線（Ａ１０９）に正の電圧（例えば
２Ｖ）の読出しパルスを印加する。この時、情報を読み
出すメモリセル（Ａ１１０）に情報“１”が書き込まれ
て電荷が蓄積されており、しきい電圧が高い場合は、メ
モリセル（Ａ１１０）には電流があまり流れず、データ
線（Ａ１０７）電位はプリチャージ電圧からあまり変動
しないのに対し、メモリセル（Ａ１１０）に情報“０”
が書き込まれていて、電荷が蓄積されていない場合は、
しきい電圧が低く、メモリセル（Ａ１１０）を大きな電
流が流れ、データ線（Ａ１０７）電位はプリチャージ電
圧から大きく下がって行く。データ線（Ａ１０７）の一
端をセンスアンプに接続し、この電圧変動を増幅して読
み出す。 （実施例５）本発明発による第５の実施例による記憶装
置を説明する。素子の基本構成は実施例２と同様であ
り、素子単体の動作も同様であるが、素子の接続関係に
応じて断面構造や作製方法に特徴がある。
【００４１】本実施例における記憶装置のレイアウトを
図７に示す。実際にはもっと大規模のメモリセルアレイ
を構成するが、ここでは説明のため３×３の小規模メモ
リセルアレイを示す。Ｐ型シリコン基板に設けられた素
子分離領域（Ａ３０）がある。この素子分離領域（Ａ３
０）に垂直に、図３で説明した第２ゲート（Ａ２０）に
対応する、ポリシリコンからなる第２ワード線（Ａ３
１）があり、この第２ワード線に平行に、図３で説明し
た第１ゲート（Ａ１８）に対応する、ポリシリコンから
なる第１ワード線（Ａ３２）とタングステンからなるソ
ース線（Ａ３３）がある。図に示すように、第１ワード
線（Ａ３２）、第２ワード線（Ａ３１）、ソース線（Ａ
３３）、第２ワード線（Ａ３１）および第１ワード線
（Ａ３２）を組とした配列が繰り返された構成である。
隣接する配列の組の端部の第１ワード線（Ａ３２）は互
いに隣接している。隣接している第１ワード線の間で、
素子分離領域ではないところに、データ線コンタクト
（Ａ３４）がある。このデータ線コンタクト（Ａ３４）
上を通過し、素子分離領域（Ａ３０）と平行にタングス
テンからなるデータ線（Ａ３５）がある。
【００４２】図７中のＡ−Ａ’断面を図８に示す。Ｐ型
シリコン基板に設けられたｎ型のソース領域（Ａ３６）
とドレイン領域（Ａ３７）があり、このソース領域（Ａ
３６）とドレイン領域（Ａ３７）を接続するチャネル
（Ａ３８）上に厚さ７ｎｍの絶縁膜（Ａ３９）がある。
この絶縁膜（Ａ３９）上に多結晶シリコンからなる第２
ワード線（Ａ３１）が設けられている。また、絶縁膜
（Ａ３９）上には、電荷蓄積領域となる平均の直径が１
０ｎｍのシリコン微小結晶粒（Ａ４１）が複数並べられ
ている。第２ワード線（Ａ３１）上には、電荷蓄積領域
およびその下のチャネルの電位を制御するためのｎ型ポ
リシリコンの第１ワード線（Ａ３２）が設けられてい
る。この第１ワード線（Ａ３２）と電荷蓄積領域である
シリコン微小結晶粒（Ａ４１）の間には、下から順に厚
さ３ｎｍのＳｉＯ2、厚さ６ｎｍのＳｉ3Ｎ4、厚さ４ｎ
ｍのＳｉＯ2のいわゆるＯＮＯ構造の絶縁膜（Ａ４３）
がある。また、ソース領域（Ａ３６）の上には、タング
ステンから形成されるソース線（Ａ３３）が形成されて
いる。ドレイン領域（Ａ３７）の上には、タングステン
からなるプラグ（データ線コンタクト（Ａ３４））が形
成され、データ線（Ａ３５）に接続されている。
【００４３】本実施例の製造工程について説明する。素
子分離領域（Ａ３０）、３重ウェル構造形成後、Ｐウェ
ル上にしきい電圧調整のためのＢ（ボロン）イオン打ち
込みを行う。基板表面を酸化してゲート酸化膜（Ａ４
６）を形成した後、第２ワード線（Ａ３１）形成のた
め、多結晶シリコン膜ＳｉＯ2膜を堆積する。レジスト
をマスクに順次、ＳｉＯ2膜、多結晶シリコン膜をエッ
チングする。この工程で第２ワード線（Ａ３１）が形成
される。この第２ワード線（Ａ３１）をマスクに不純物
打ち込みを行い、第１ワード線（Ａ３２）下の不純物濃
度を調整する。洗浄後、基板表面を酸化し、厚さ６ｎｍ
のトンネル酸化膜（Ａ３９）を形成した後、ＣＶＤによ
ってシリコン微小結晶（Ａ４１）を形成する。試作にお
いては、平均径８ｎｍ、３×１０11個ｃｍ-2の密度で作
成した。次に、下から順に、厚さ３ｎｍのＳｉＯ2膜、
厚さ５ｎｍのＳｉ3Ｎ4膜、厚さ３ｎｍのＳｉＯ2膜から
なるＯＮＯ絶縁膜を堆積する。その後、第１ワード線
（Ａ３２）形成のため多結晶シリコン膜、ＳｉＯ2膜を
堆積する。レジストマスクで、順次、ＳｉＯ2膜、多結
晶シリコン膜をエッチングしたのち、Ｓｉ3Ｎ4膜、Ｓｉ
Ｏ2膜を堆積し、平坦化を行う。平坦化の後、再度Ｓｉ
Ｏ2膜を堆積する。ここで、レジストにソース線（Ａ３
３）、データ線コンタクト（Ａ３４）パターンを転写
し、このレジストをマスクに、ＳｉＯ2膜をエッチング
する。データ線コンタクト（Ａ３４）、ソース線（Ａ３
３）のレジストパターンに多少のずれがあっても、下地
がＳｉ3Ｎ4なので、自己整合的に正しくドレイン領域、
ソース領域に開口する。さらに、下地のＳｉ 3Ｎ4をエッ
チングすることで、基板のドレイン領域（Ａ３７）、ソ
ース領域（Ａ３６）が開口する。ここで、コンタクトの
信頼性を確保するため、Ｐ（りん）イオンを注入し、熱
処理を行い、活性化する。このあと、ＳｉＯ2膜を堆積
し、エッチバックをすることで、データ線コンタクト間
のショートを防ぐ。このあとタングステンを堆積し、平
坦化を行う。平坦化の後、ＳｉＯ2膜、タングステン
膜、ＳｉＯ2膜を堆積する。データ線（Ａ３５）のパタ
ーンをレジストに転写し、ＳｉＯ2膜、タングステン
膜、ＳｉＯ2膜をエッチングして、データ線（Ａ３５）
を形成する。この後に、層間膜としてＳｉＯ2膜を堆積
する。以下同様の工程を繰り返して、配線工程を行う。
この工程では第２ワード線（Ａ３１）の上面および側面
にシリコン微小結晶（Ａ４１）が残るが、メモリセルの
機能には支障が無いので、これを除去する必要は無い。
【００４４】通常のフラッシュメモリでは、浮遊ゲート
の加工が終了したのち、浮遊ゲートを構成するポリシリ
コンの表面を弱く酸化する。この酸化プロセスによって
浮遊ゲートの絶縁性が向上するため、電荷保持特性を向
上することが可能である。しかしその一方で、周辺回路
のゲート酸化膜、あるいは、高速ロジック回路が混載さ
れていれば、このロジック回路のゲート酸化膜の膜厚を
増大させてしまう。これにより、トランジスタの電流が
減少するため、動作遅延を招く。しかし、本実施例で
は、電荷蓄積ノードが複数の微小シリコン結晶（Ａ４
１）から形成されるため、電荷保持特性が高い。したが
って、この浮遊ゲートの酸化プロセスに対応するプロセ
スを採用する必要がなく、高速ロジック回路との混載に
適している。
【００４５】図９に本実施例における記憶装置のメモリ
セルの接続関係を回路図で示す。実際にはもっと大規模
のメモリセルアレイを構成するが、ここでは説明のため
３×３の小規模メモリセルアレイを示す。また、説明の
便宜上、中央列の３つのメモリセルＡ５０、Ａ６０およ
びＡ６１は一点鎖線で囲って示す。また、メモリセルＡ
５０の各構成要素には図４に示した対応する参照符号を
付した。
【００４６】図９を用いて、本実施例の動作を説明す
る。まず書き込み動作を説明する。
【００４７】情報の書き込みを、メモリセル（Ａ５０）
を例にとって説明する。ここでは、このメモリセル（Ａ
５０）を選択セル、それ以外のメモリセルを非選択セル
とよぶ。選択セル（Ａ５０）に対する情報の書き込み
は、データ線（Ａ５１）に正の電圧パルス（例えば、６
Ｖ）、第１ワード線（Ａ５２）に正の電圧パルス（例え
ば、８Ｖ）、そして、第２ワード線（Ａ５３）に正の電
圧パルス（例えば、２Ｖ）を印加する。このとき、ソー
ス線（Ａ５４）は０Ｖとしておく。このような電圧関係
を用いることで、通常のドレイン端で発生するホットエ
レクトロンを利用した書き込みとは違い、ソース側でホ
ットエレクトロンを発生させることが可能となる。非選
択セルに接続されているソース線（Ａ５５）、非選択セ
ルに接続されている第１ワード線（Ａ５６）、非選択セ
ルに接続されているデータ線（Ａ５７）には、０Ｖを印
加しておく。非選択セルに接続されている第２ワード線
（Ａ５８）には、選択セルに接続されている第２ワード
線（Ａ５３）よりも小さな正の電圧（例えば、０．５
Ｖ）を印加しておくことで、非選択セルに対する情報の
書き込みを抑止することができる。
【００４８】情報の消去は、一本の第１ワード線に接続
されたメモリセルに対して、一括で行う。以下第１ワー
ド線（Ａ５２）に接続されたメモリセル（Ａ５０），
（Ａ６０）および（Ａ６１）を例にとり説明する。ここ
では、第１ワード線（Ａ５２）に接続されたメモリセル
を選択セル、それ以外のメモリセルを非選択セルとよ
ぶ。第１ワード線（Ａ５２）に正の電圧パルス（例え
ば、１２Ｖ）、そして、第２ワード線（Ａ５３）に正の
電圧パルス（例えば、５Ｖ）を印加する。このとき、ソ
ース線（Ａ５４）は０Ｖとしておく。これにより、電荷
蓄積ノードに蓄えられた電荷は、第１ワード線（Ａ５
２）に引き抜かれる。第２ワード線と第１ワード線の電
圧関係を逆転させ、電荷蓄積のノードに蓄積された電荷
を第２ワード線に引き抜くことも可能である。あるい
は、電圧関係を調整し、電荷蓄積ノードに蓄積された電
荷を、第１ワード線、第２ワード線の両方に引き抜くこ
とももちろん可能である。非選択セルに接続されている
ソース線（Ａ５５）、非選択に接続されている第１ワー
ド線（Ａ５６）、非選択メモリセルに接続されているデ
ータ線（Ａ５７）、非選択メモリセルに接続されている
第２ワード線（Ａ５８）には、０Ｖを印加しておく。
【００４９】ここで、第１ワード線、第２ワード線に蓄
積電荷を引き抜いたが、もちろん、通常のフラッシュメ
モリと同様に、第１ワード線、第２ワード線に０Ｖまた
は負の電圧を印加して、基板に電荷を引き抜くことで情
報の消去を行ってもよい。
【００５０】情報の読み出しを、メモリセル（Ａ５０）
を例にとって説明する。ここでは、このメモリセル（Ａ
５０）を選択セル、それ以外のメモリセルを非選択セル
とよぶ。選択メモリセル（Ａ５０）に対する情報の読み
出しは、選択メモリセル（Ａ５０）に接続されているデ
ータ線（Ａ５１）に正の電圧（例えば２Ｖとする）にプ
リチャージする。このとき選択メモリセル（Ａ５０）に
接続されているソース線（Ａ５４）は０Ｖとしておく。
選択メモリセル（Ａ５０）に接続されている第１ワード
線（Ａ５２）に正の電圧パルス（例えば２Ｖ）、選択メ
モリセル（Ａ５０）に接続されている第２ワード線（Ａ
５３）に正の電圧パルス（例えば２Ｖ）を印加し、選択
メモリセル（Ａ５０）に接続されるデータ線（Ａ５１）
の電圧変化をセンスアンプで増幅する。選択メモリセル
（Ａ５０）の電荷蓄積領域に注入された電荷量の大小に
従って、選択メモリセル（Ａ５０）のしきい電圧は異な
る。したがって、情報“０”が書き込まれている場合
は、メモリセルのしきい電圧が低くなっており、選択メ
モリセルに電流がながれるため、データ線（Ａ５１）電
圧が時間と共に低下する。情報“１”が書き込まれてい
る場合は、メモリセルのしきい電圧が高くなっているた
め、選択メモリセルを流れる電流がすくないため、デー
タ線（Ａ５１）電圧は時間がたっても、ほとんど変化し
ない。この差を利用して読み出しが行える。
【００５１】本実施例では、情報の書き込み、消去、読
み出しすべてに、０Ｖあるいは、極性のそろった電圧を
利用する。さらに、第２ゲートを用いて、ソースサイド
注入を用いて高効率に情報を書き込むため、通常のホッ
トエレクトロン注入書き込みに比べて、電源回路に対す
る負担が少ない。したがって、周辺回路、特に電源回路
が簡単なものとなる。これは、組み込み用途向けなど、
比較的メモリ容量が小さく、メモリセル面積に比べて周
辺回路の面積が無視できない場合には、素子面積低減に
大きな効果があり、大幅な低コスト化が可能となる。 （実施例６）本発明の第６の実施例による記憶装置の等
価回路を図１０に示す。素子の基本構成は実施例２と同
様であり、素子単体の動作も同様であるが、素子の接続
関係に応じて断面構造に違いがあり、また駆動方法に特
徴がある。また、本実施例による記憶装置の断面構造を
図１１に示す。
【００５２】図１０に示す等価回路は、実施例１の素子
による記憶装置の等価回路図を示す図６に対応するもの
である。説明の便宜上、中央段に配列されたメモリセル
にのみＡ１６０、Ａ１６１の参照符号を付すとともに、
一点鎖線で囲って示した。また、メモリセルＡ１６０に
ついては、図４に示した参照符号を各構成素子対応でソ
ースＡ１２、ドレインＡ１３、第１ゲートＡ１８、第２
ゲートＡ２０および微小結晶粒Ａ１７を付した。実際に
はもっと大規模のメモリセルアレイを構成するが、ここ
では説明のため３×３の小規模メモリセルアレイを示
す。
【００５３】本実施例では、複数のメモリセルのソース
領域、ドレイン領域を共に拡散層で接続してあり、ロー
カルソース線（Ａ１６８）およびローカルデータ線（Ａ
１６５）を形成する。ローカルソース線（Ａ１６８）
は、選択トランジスタ（Ａ１６２）を通して、ソース線
（Ａ１６３）に接続されている。ローカルデータ線（Ａ
１６５）は、選択トランジスタ（Ａ１６９）を通して、
データ線（Ａ１６４）に接続されている。実施例４と同
様、選択トランジスタ（Ａ１６２），（Ａ１６９）が必
要となるが、同一ローカルソース線（Ａ１６８）、同一
ローカルデータ線（Ａ１６５）で駆動される複数のセル
に対して共通に設ければよいため、セル面積の増加は、
実質的に無視できる。逆に、拡散層で各メモリセルを接
続し、データ線コンタクトの数を低減できるため、メモ
リセル面積を縮小することができ、メモリ容量が大きい
場合、コスト低減に大きな効果がある。
【００５４】書き込み動作について、図１０におけるメ
モリセル（Ａ１６０）に情報を書き込むことを例に説明
する。まず、選択トランジスタ（Ａ１６９），（Ａ１６
２）をオンとし、ソース線（Ａ１６３）を０Ｖとする。
データ線（Ａ１６４）、ローカルデータ線（Ａ１６５）
の電圧を書き込みたい情報に応じて、例えば情報“０”
なら０Ｖ、情報“１”なら５Ｖに設定する。第２ワード
線（Ａ１６６）に正の電圧パルス（例えば２Ｖ）、第１
ワード線（Ａ１６７）に正電圧パルス（例えば８Ｖ）を
与える。データ線（Ａ１６４）電圧が０Ｖに設定された
場合、ホットエレクトロンがほとんど発生しないため、
電荷蓄積領域への電荷注入は少なく、データ線（Ａ１６
４）電圧が５Ｖの設定の場合、ホットエレクトロンが高
効率に発生し、電荷蓄積領域に電荷が注入される。この
時、同じ第１ワード線（Ａ１６７）で駆動される他のセ
ル、たとえばＡ１６１についても、接続されているデー
タ線（Ａ１７０）電圧を書き込むデータに応じて設定す
れば同時に情報が書き込まれる。
【００５５】情報の消去は、第１ワード線に接続されて
いる複数のメモリセルに対して一括して行う。第１ワー
ド線に正の電圧（例えば１５Ｖ）を印加し、第２ワード
線に第１ワード線に与える電圧よりも低い、０Ｖあるい
は、正の電圧（例えば、０．５Ｖ）を印加して、電荷蓄
積領域に蓄積された電荷を引き抜く。消去を第２ワード
線に接続されている複数のメモリセルに対して一括して
行ってもよい。この場合、第２ワード線に正の電圧（例
えば１５Ｖ）を印加し、第１ワード線に第２ワード線に
印加されるよりも低い、０Ｖあるいは、正の電圧（例え
ば０．５Ｖ）を印加して、第２ワード線に電荷を引き抜
く。
【００５６】図１１において、第１のゲート電極（Ａ１
５０）は、そのままで、図７におけるワード線Ａ３５と
同様に、第１ワード線（Ａ１６７）を形成する。同様
に、第２のゲート電極（Ａ１５１），（Ａ１５６）およ
び（Ａ１５７）は第２ワード線（Ａ１６６）を形成する
ものであり、第１のゲート電極（Ａ１５０）に垂直方向
に配線させる。また、１つのメモリセルのドレイン領域
は、隣接するメモリセルのソース領域を兼ねる。例え
ば、メモリセル（Ａ１５２）のドレイン領域（Ａ１５
３）は隣接するメモリセル（Ａ１５４）のソース領域を
兼ねている。同様に、メモリセル（Ａ１５２）のソース
領域（Ａ１５５）が、左側に隣接するメモリセルのドレ
イン領域を兼ねる。同様に左側に隣接するメモリセルに
はソース領域兼ドレイン領域が形成され、最右端のメモ
リセル（Ａ１５４）に対してはドレイン領域（Ａ１５
８）が形成される。最左端のメモリセルに対してはソー
ス領域が形成される。ソース領域兼ドレイン領域（Ａ１
５３）および（Ａ１５５）および両端のドレイン領域お
よびソース領域は、それぞれ、拡散層配線で接続され、
第２ワード線（Ａ１５１）に並行な方向に走る。通常こ
のようにソース、ドレイン領域が複数のセルに共有さ
れ、複数のメモリセルのソース、ドレインが並列接続さ
れる構成では、複数のメモリセルのドレイン領域と隣接
素子のソース領域は素子分離領域で物理的に絶縁されて
いる必要がある。しかし、本実施例ではメモリセル分離
は、第２ワード線（Ａ１５１），（Ａ１５６）および
（Ａ１５７）の電位を制御することで、隣接するメモリ
セル同士を電気的に分離することが達成される。物理的
分離を行わず素子分離領域を必要としないため、メモリ
セルの面積を小さくすることが可能であり、低コスト化
に大きな効果がある。
【００５７】本実施例の製造工程も、電荷蓄積領域とな
るシリコン微小結晶形成のための工程までは、実施例５
と同様であり、第２ワード線（Ａ１５１），（Ａ１５
６）および（Ａ１５７）の上面および側面にシリコン微
小結晶が残るが、本実施例でも、メモリセルの機能には
支障が無いので、これを除去する必要は無い。
【００５８】本実施例の動作においては同一ワード線で
駆動されるセルに対して一個おきに書き込み、読出しを
行うという特徴がある。たとえばセル（Ａ１５２）に対
して書き込みや読出し動作を行う場合、隣接セルの第２
ワード線（Ａ１５６），（Ａ１５７）を低電圧とし、第
２ワード線下のシリコン表面を高抵抗とすることで同一
の第１ワード線によって駆動される素子間のショートを
防ぐ。 （実施例７）本発明の第７の実施例について説明する。
図１２はアレイ構造の等価回路図を示す。実際にはもっ
と大規模のアレイを構成するが、ここでは説明のため３
×３の小規模セルアレイを示す。説明の便宜上中央部の
メモリセル（Ａ２０２）を一点鎖線で囲って示す。図１
３は、図１２に一点鎖線で囲って示すメモリセル（Ａ２
０２）と図の縦方向に隣接するメモリセル部分の二点鎖
線で示す楕円の領域のワード線に垂直な方向での断面図
である。図１３において参照符号（Ａ１７）で示すのは
図３における電荷蓄積領域であるシリコンの微少結晶粒
である。これまでの実施例とは異なり、本実施例は記憶
素子が直列に接続されていることに特徴がある。直列接
続構造とすることで抵抗が高くなるが、セル面積が小さ
くなるという特徴がある。
【００５９】本実施例における情報の書き込みについて
説明する。第１ワード線（Ａ２０１）で駆動されるメモ
リセル（Ａ２０２）への情報書込みでは、選択トランジ
スタ（Ａ２０３）をオンとして、データ線（Ａ２０４）
を書きこみたい情報に応じて、例えば情報“０”なら０
Ｖ、情報“１”なら５Ｖに設定する。このとき、選択ト
ランジスタ（Ａ２０５）はオンとしておき、ソース線
（Ａ２０６）は０Ｖとする。さらに書き込みを行うメモ
リセル（Ａ２０２）の第１ワード線（Ａ２０１）及びそ
のセルの第２ワード線（Ａ２０７）以外の第１ワード線
（Ａ２０８）、第２ワード線（Ａ２０９）は所定の高電
位に設定（例えば全て５Ｖ）として第２ワード線下、第
１ワード線下のチャネル部分を低抵抗状態とする。書き
込みを行うメモリセルの第２ワード線（Ａ２０７）は他
の第２ワード線（Ａ２０９）よりも低電位に（例えば２
Ｖ）に設定し、この下の基板表面を比較的高抵抗とす
る。書き込みを行うメモリセル（Ａ２０２）の第１ワー
ド線（Ａ２０１）電位を他の第１ワード線電位より高電
位（例えば１２Ｖ）とすると、データ線（Ａ２０４）が
高電圧（例えば５Ｖ）に設定されている場合には、第２
ワード線（Ａ２０７）と第１ワード線（Ａ２０１）の間
の基板表面でホットエレクトロンが発生し、近傍の電荷
蓄積領域（Ａ２１０）に注入される。データ線（Ａ２０
４）電位が高電位に設定されている場合に対して、デー
タ線（Ａ２０４）電位が低電圧に設定されている場合、
ホットエレクトロンはほとんど発生せず、電荷はほとん
ど注入されない。書き込みを行うメモリセル（Ａ２０
２）の第１ワード線（Ａ２０１）の電位とこれに隣接す
るメモリセルの第２ワード線（Ａ２０９）の電位の関係
を、書き込みを行うメモリセル（Ａ２０２）の第１ワー
ド線（Ａ２０１）の電位と第２ワード線（Ａ２０７）の
電位の関係と同じにすると、第２ワード線（Ａ２０９）
と第１ワード線（Ａ２０１）の間の基板表面でホットエ
レクトロンが発生し、近傍の電荷蓄積領域（Ａ２１１）
に注入される。
【００６０】情報の消去は、実施例３から６までと同様
に、第１ワード線単位で行う。第１ワード線（Ａ２０
１）に正の電圧（例えば１５Ｖ）を印加し、複数の電荷
蓄積領域に蓄積された電荷を第１ワード線（Ａ２０１）
に引き抜く。この際、第２ワード線（Ａ２０７）は第１
ワード線に印加されるよりも低い電圧（例えば０Ｖ）に
設定しておく。あるいは、第２ワード線（Ａ２０７）に
正の電圧（例えば１５Ｖ）を印加し、第１ワード線（Ａ
２０１）にこの第２ワード線（Ａ２０７）に印加される
電圧よりも低い電圧（例えば０Ｖ）を印加することで、
第２ワード線（Ａ２０７）に電荷を引き抜くことで、消
去をおこなってもかまわない。本実施例の場合も、複数
の分散した電荷蓄積領域に電荷を蓄積し、高い電荷保持
特性をもつため、実施例３、４と同様に、蓄積された電
荷を第１ワード線あるいは、第２ワード線に引き抜くこ
と、あるいは、基板から電荷蓄積領域を介して第１ワー
ド線あるいは第２ワード線まで、電荷を流すことによ
る、消去特性の自己収束性が実現される。
【００６１】読出し動作においては、選択トランジスタ
（Ａ２０３）をオンとし、データ線（Ａ２０４）を正の
電位（例えば２Ｖ）にプリチャージする。また、選択ト
ランジスタ（Ａ２０５）をオンとし、ソース線（Ａ２０
６）は０Ｖに設定する。読み出すメモリセル（Ａ２０
２）を駆動する第１ワード線（Ａ２０１）以外の第１ワ
ード線（Ａ２０８）、第２ワード線（Ａ２０９）を所定
の高電位に設定（例えば全て５Ｖ）し、さらに該当第１
ワード線（Ａ２０１）に所定の読出し電圧（例えば３
Ｖ）を与える。この時、情報を読み出すメモリセルに電
荷が蓄積されており、しきい電圧が高い場合、電流があ
まり流れず、データ線（Ａ２０４）電位はプリチャージ
電圧からあまり変動しないのに対し、情報を読み出した
いメモリセルに電荷が蓄積されていない場合は、しきい
電圧が低く、大きな電流が流れ、グローバルデータ線
（Ａ２０４）電位はプリチャージ電圧から大きく下がっ
て行く。このデータ線（Ａ２０４）の一端をセンスアン
プに接続し、この電圧変動を増幅して読み出す。
【００６２】
【発明の効果】本発明によれば、信頼性を確保しつつ、
必要とする電圧の種類が少なく、かつその電圧が低い記
憶素子構造を提供することが可能である。この記憶素子
をもちいることで、半導体記憶装置の周辺回路の構成を
単純化し、チップ面積を縮小することができ、低コスト
な半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】実施例１の半導体記憶素子の断面構造を示した
ものである。
【図２】実施例１の半導体記憶素子に対応する回路頭上
の表記である。
【図３】実施例２の半導体記憶素子の断面図である。
【図４】実施例２の半導体記憶素子の対応する回路図上
の表記である。
【図５】実施例３の半導体記憶装置の等価回路図であ
る。
【図６】実施例４の半導体記憶装置の等価回路図であ
る。
【図７】実施例４の半導体記憶装置のレイアウト図であ
る。
【図８】実施例５の半導体記憶装置の断面構造図であ
る。
【図９】実施例５の半導体記憶装置の等価回路図であ
る。
【図１０】実施例６の半導体記憶装置の等価回路を示し
たものである。
【図１１】実施例６の半導体記憶装置の断面図である。
【図１２】実施例７の半導体記憶装置の等価回路であ
る。
【図１３】実施例７の半導体記憶装置の等断面図であ
る。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP17 EP22 EP25 EP28 EP42 EP48 EP76 EP77 ER03 ER09 ER17 ER23 GA09 GA17 JA04 JA32 NA05 PR21 5F101 BA54 BB02 BB03 BB04 BB05 BC01 BC11 BC12 BD02 BD10 BD22 BD32 BD33 BD34 BE02 BE05 BE07 BF02 BH02 BH04

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】ソース領域、ドレイン領域を有し、 上記ソース領域とドレイン領域は半導体からなるチャネ
    ル領域で接続され、 上記チャネル領域の電位を制御する金属または半導体か
    らなるゲート電極を有し、 上記チャネル領域近傍に複数の電荷蓄積領域を有し、 情報の書き込み時に上記ゲート電極に印加される電位
    と、 情報の消去時に上記ゲート電極に印加される電位が同じ
    極性を持つことを特徴とする半導体記憶素子。
  2. 【請求項２】半導体からなるチャネル領域を有し、 上記チャネル領域近傍に複数の電荷蓄積領域を有し、 上記チャネル領域の一部である第１のチャネル領域の電
    位を制御する金属または半導体からなる第１のゲート電
    極を有し、 上記チャネル領域の一部であり、第１のチャネル領域と
    は異なる第２のチャネル領域の電位を制御する金属また
    は半導体からなる第２のゲート電極を有し、 情報の書き込み時に上記第１のゲート電極に印加される
    電位と、 情報の消去時に上記第１のゲート電極に印加される電位
    が同じ極性を持つことを特徴とする半導体記憶素子。
  3. 【請求項３】半導体からなるチャネル領域を有し、 上記チャネル領域近傍に複数の電荷蓄積領域を有し、 上記チャネル領域の一部である第１のチャネル領域の電
    位を制御する金属または半導体からなる第１のゲート電
    極を有し、 上記チャネル領域の一部であり、第１のチャネル領域と
    は異なる第２のチャネル領域の電位を制御する金属また
    は半導体からなる第２のゲート電極を有し、 情報の書き込み時に上記第１のゲート電極に印加される
    電位と、 情報の消去時に上記第２のゲート電極に印加される電位
    が同じ極性を持つことを特徴とする半導体記憶素子。
  4. 【請求項４】ソース領域、ドレイン領域を有し、 上記ソース領域とドレイン領域は半導体からなるチャネ
    ル領域で接続され、 上記チャネル領域近傍に複数の電荷蓄積領域を有し、 上記チャネル領域の一部である第１のチャネル領域の電
    位を制御する金属または半導体からなる第１のゲート電
    極を有し、 上記チャネル領域の一部であり、第１のチャネル領域と
    は異なる第２のチャネル領域の電位を制御する金属また
    は半導体からなる第２のゲート電極を有し、 情報の書き込み時に上記第１のゲート電極に印加される
    電位と、 情報の消去時に上記第１のゲート電極に印加される電位
    が同じ極性を持つことを特徴とする半導体記憶素子。
  5. 【請求項５】ソース領域、ドレイン領域を有し、 上記ソース領域とドレイン領域は半導体からなるチャネ
    ル領域で接続され、 上記チャネル領域近傍に複数の電荷蓄積領域を有し、 上記チャネル領域の一部である第１のチャネル領域の電
    位を制御する金属または半導体からなる第１のゲート電
    極を有し、 上記チャネル領域の一部であり、第１のチャネル領域と
    は異なる第２のチャネル領域の電位を制御する金属また
    は半導体からなる第２のゲート電極を有し、 情報の書き込み時に上記第１のゲート電極に印加される
    電位と、 情報の消去時に上記第２のゲート電極に印加される電位
    が同じ極性を持つことを特徴とする半導体記憶素子。
  6. 【請求項６】ソース領域、ドレイン領域を有し、 上記ソース領域とドレイン領域は半導体からなるチャネ
    ル領域で接続され、 上記チャネル領域近傍に複数の電荷蓄積領域を有し、 上記チャネル領域の一部である第１のチャネル領域の電
    位を制御する金属または半導体からなる第１のゲート電
    極を有し、 上記チャネル領域の一部であり、第１のチャネル領域と
    は異なる第２のチャネル領域の電位を制御する金属また
    は半導体からなる第２のゲート電極を有する半導体記憶
    素子を複数個並べ、 データ線と第１ワード線と第２ワード線で駆動されるメ
    モリセルアレイおいて、 複数の半導体記憶素子のドレイン領域が同一データ線に
    接続され、 上記ドレイン領域が同一データ線に接続された複数の半
    導体記憶素子の第２のゲート電極が互いに異なる第２ワ
    ード線に接続され、 上記ドレイン領域が同一データ線に接続された複数の半
    導体記憶素子の第１のゲート電極が互いに異なる第１ワ
    ード線に接続されされることを特徴とする半導体記憶装
    置。
  7. 【請求項７】請求項１に記載の半導体記憶素子を複数個
    並べたデータ線とワード線で駆動されるメモリセルアレ
    イおいて、 複数の半導体記憶素子のドレイン領域が同一データ線に
    接続され、 上記ドレイン領域が同一データ線に接続された複数の半
    導体記憶素子のゲート電極が互いに異なるワード線に接
    続されることを特徴とする半導体記憶装置。
  8. 【請求項８】請求項１から請求項３までのいずれかに記
    載の半導体記憶素子を複数個並べ、 第１の半導体記憶素子と第２の半導体記憶素子のチャネ
    ル電流が直列に流れるように接続されることを特徴とす
    る半導体記憶装置。
  9. 【請求項９】請求項４あるいは請求項５のいずれかに記
    載の半導体記憶素子を複数個並べたデータ線と第１ワー
    ド線で駆動されるメモリセルアレイおいて、 複数の半導体記憶素子のドレイン領域が同一データ線に
    接続され、 上記ドレイン領域が同一データ線に接続された複数の半
    導体記憶素子の第２のゲート電極が互いに接続され、 上記ドレイン領域が同一データ線に接続された複数の半
    導体記憶素子の第１のゲート電極が互いに異なる第１ワ
    ード線に接続されることを特徴とする半導体記憶装置。
  10. 【請求項１０】請求項４あるいは請求項５のいずれかに
    記載の半導体記憶素子を複数個並べたデータ線と第１ワ
    ード線で駆動されるメモリセルアレイおいて、 複数の半導体記憶素子のドレイン領域が同一データ線に
    接続され、 上記ドレイン領域が同一データ線に接続された複数の半
    導体記憶素子の第２のゲート電極が互いに異なる第２ワ
    ード線に接続され、 上記ドレイン領域が同一データ線に接続された複数の半
    導体記憶素子の第１のゲート電極が互いに異なる第１ワ
    ード線に接続されることを特徴とする半導体記憶装置。
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