JP2004349341A

JP2004349341A - 半導体記憶素子、半導体装置およびそれらの製造方法、携帯電子機器並びにｉｃカード

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Publication number: JP2004349341A
Application number: JP2003142277A
Authority: JP
Inventors: Takayuki Ogura; 孝之小倉; Hiroshi Iwata; 浩岩田; Akihide Shibata; 晃秀柴田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-05-20
Filing date: 2003-05-20
Publication date: 2004-12-09
Also published as: US20040266109A1; US7304340B2

Abstract

【課題】メモリ特性の低下が少ない半導体記憶素子を提供すること。
【解決手段】半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３の両側にメモリ機能体１１を備え、このメモリ機能体１１は、電荷蓄積機能を有するシリコンドット１０の表面に略均一な厚みに形成された包含絶縁膜２１が形成されてなる電荷保持部と、この電荷保持部を覆う側壁絶縁体１６とからなる。メモリ機能体１１の直下の半導体基板１の部分に、ゲート長方向においてゲート電極３の端に対してソース／ドレイン領域１３の端がオフセットされた領域であるオフセット領域２０を備える。電荷保持部に保持された電荷の多寡により変化する２つのソース／ドレイン領域１３の間の電流量を検出し、メモリ機能体１１の記憶状態を検出する。シリコンドット１０に蓄積された電荷の散逸を包含絶縁膜２１で防止して、メモリ特性の低下を防止する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶素子、半導体装置およびその製造方法、並びに、半導体記憶素子と半導体スイッチング素子を同一基板上に混載した半導体装置とその製造方法に関する。また、本発明は、そのような半導体装置を備えた携帯電子機器およびＩＣカードに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
従来より、電気的に書込みおよび消去が可能なメモリ素子としては、フラッシュメモリがある。従来のフラッシュメモリは、図２１の断面図に示すように、半導体基板９０１上に第１酸化膜９０４を介してポリシリコンからなる浮遊ゲート９０６を有し、浮遊ゲート９０６の上に第２酸化膜９０５を介してポリシリコンからなる制御ゲート９０７を有し、半導体基板９０１表面には一対のソース／ドレイン拡散領域９０２および９０３が配置されている。このフラッシュメモリは、電界効果トランジスタ（以下、ＦＥＴという）を形成しており、上記制御ゲート９０７は、ＦＥＴのゲート電極と同様の働きを担っている。上記制御ゲート９０７と半導体基板９０１との間には、第１酸化膜９０４、浮遊ゲート９０６および第２酸化膜９０５を配置している。つまり、フラッシュメモリは、ＦＥＴのゲート絶縁膜に相当する位置に、電荷蓄積機能を有するメモリ膜（浮遊ゲート９０６）を配置し、このメモリ膜に蓄積された電荷量に応じてＦＥＴのしきい値電圧を変化させることによって、記憶、読み出しおよび消去動作を行なっている。
【０００３】
上記従来のフラッシュメモリには、いわゆる過消去によってメモリ特性が低下するという問題がある（フラッシュメモリ技術ハンドブック：非特許文献１）。つまり、上記フラッシュメモリが、浮遊ゲート９０６に蓄積された電子を引き抜く、または、上記浮遊ゲート９０６に正孔を注入することによって消去動作を行なう際、この電子の引き抜きまたは正孔の注入が過剰に行なわれて、過消去が生じる。この過消去によって、上記浮遊ゲート９０６が正電荷を帯びて、この正電荷の影響によりＦＥＴがＯＮして、ソース／ドレイン拡散領域間にリーク電流が流れてしまうのである。このリーク電流は、ＦＥＴのゲート電極に相当する制御ゲート９０７と、メモリ膜である浮遊ゲート９０６とが積み重ねられて、上記浮遊ゲート９０６の保持電荷のみによってＦＥＴをＯＮ，ＯＦＦすることに起因している。
【０００４】
上記フラッシュメモリで形成したメモリセルアレイは、選択メモリセルの読出し時に、非選択メモリセルから生じる上記リーク電流によって、上記選択メモリセルの電流が抽出できなくなって、読出し不良が発生するという問題がある。
【０００５】
そこで、本発明の目的は、メモリ特性の低下が少ない半導体記憶素子を提供することにある。
【０００６】
【非特許文献１】
舛岡富士雄編，「フラッシュメモリ技術ハンドブック」，株式会社サイエンスフォーラム，１９９３年８月１５日，Ｐ５５〜５８
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶素子は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極の下方に位置するチャネル形成領域と、
上記チャネル形成領域の両側に形成され、このチャネル形成領域の導電型と逆の導電型を有する一対のソース／ドレイン拡散領域と、
上記ゲート電極の両側に配置されたメモリ機能体とを備え、
上記メモリ機能体は、電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部と、この複数の電荷保持部を覆う絶縁体とで形成され、
上記メモリ機能体に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴としている。
【０００８】
上記構成の半導体記憶素子によれば、電荷の蓄積によりメモリ機能を奏するメモリ機能体が、ＦＥＴ（電界効果トランジスタ）のゲート絶縁膜に相当する位置ではなくて、ゲート電極の側方に形成されている。したがって、例えば消去時に、上記メモリ機能体に蓄積された電荷が過剰に引き抜かれたことにより、このメモリ機能体が電荷を帯びたとしても、このメモリ機能体は上記ゲート電極の側方に位置するので、上記ソース／ドレイン拡散領域の間にリーク電流が流れることが無い。その結果、この半導体記憶素子は、従来におけるような過消去の問題や、この過消去に起因する読み出し不良の問題が、効果的に解消される。
【０００９】
また、上記メモリ機能体は、上記電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜で覆われているので、上記微粒子の大きさのバラツキがＦＥＴのしきい値電圧に与える影響を効果的に抑制することができる。その結果、誤読み出しの少ない半導体記憶素子が得られる。また、上記絶縁膜によって、上記微粒子に蓄積された電荷の散逸が防止されるので、信頼性の高い半導体記憶素子が得られる。
【００１０】
なお、この明細書において「微粒子」とは、ナノメートル（ｎｍ）オーダの寸法を持つ粒子を意味する。
【００１１】
一実施形態の半導体記憶素子は、ゲート長方向に関して、上記ゲート電極と上記ソース／ドレイン拡散領域との間に、間隔が設けられていることを特徴としている。
【００１２】
上記実施形態によれば、ゲート長方向に関して、上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられているので、上記ゲート電極の側方に形成されたメモリ機能体への電荷の注入効率が向上する。したがって、書き込みおよび消去速度が高速化されて、良好な特性の２ビット記憶型の半導体記憶素子が得られる。
【００１３】
本発明の半導体装置は、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、上記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下方に位置するチャネル形成領域と、このチャネル形成領域の両側に形成され、このチャネル形成領域の導電型と逆の導電型を有する一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
少なくとも上記半導体記憶素子は、上記ゲート電極の両側にメモリ機能体が配置され、
上記メモリ機能体は、電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部と、この複数の電荷保持部を覆う絶縁体とで形成され、
上記半導体スイッチング素子においては、上記ソース／ドレイン拡散領域の少なくとも一部が、上記ゲート電極の下方に位置しており、
上記半導体記憶素子においては、ゲート長方向に関して、上記ゲート電極と上記ソース／ドレイン拡散領域との間に、間隔が設けられていることを特徴としている。
【００１４】
上記構成の半導体装置によれば、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する理論回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。上記半導体記憶素子は、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を、保持電荷の多寡により変化させ得るものとする。上記半導体スイッチング素子は、たとえ保持電荷を保持し得る場合であっても、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を、素子の動作に影響する程度には、保持電荷の多寡により変化させないものとする。少なくとも上記半導体記憶素子は、上記ゲート電極の両側にメモリ機能体が配置され、このメモリ機能体は、電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部と、この複数の電荷保持部を覆う絶縁体とで形成されている。したがって、この半導体記憶素子は、電荷保持特性の良好な不揮発性の半導体記憶素子として働くことができる。
【００１５】
特に、上記半導体記憶素子のメモリ機能体は、上記電荷を蓄積する機能を有する微粒子が、電荷の散逸を防止する機能を有する絶縁膜で覆われてなる電荷保持部を有するので、上記微粒子に蓄積された電荷のリークを効果的に抑制できて、電荷保持特性が良くて長期信頼性が高い半導体記憶素子を提供できる。さらに、上記絶縁膜が有する厚みは略均一であるので、この絶縁膜で覆われた微粒子の表面と、上記ゲート電極および半導体基板の表面との間を、略均一な距離で隔てることができる。したがって、上記微粒子の大きさのバラツキによる誤読み出しを抑制でき、信頼性の高い半導体記憶素子および半導体装置を提供できる。なお、上記略均一な厚みを有する絶縁膜は、製造バラツキの範囲内のバラツキを有してもよい。
【００１６】
また、上記半導体記憶素子および半導体スイッチング素子のいずれにも上記メモリ機能体が形成された場合は、両者の作製プロセスに大幅な差がないため、例えば、上記半導体スイッチング素子を有する論理回路と、上記半導体記憶素子を有する不揮発性メモリとを混載した半導体装置を、少ない工数で比較的容易に作製でき、低コスト化できる。
【００１７】
さらに、ゲート長方向に関して、上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられた半導体記憶素子と、そのような間隔を有しない半導体スイッチング素子とが同一基板上に混載されているので、メモリ特性の良好な不揮発性の半導体記憶素子と電流駆動特性の高い半導体スイッチング素子とが混載できる。
【００１８】
従来のフラッシュメモリは、電荷蓄積機能を奏する部分（メモリ膜）がゲート電極下部にあるので、ゲート絶縁膜が厚膜化したＦＥＴとしての能力しかなかったが、本発明による半導体記憶素子は、メモリ機能体がゲート電極側方にあるため、最先端のＭＯＳＦＥＴ製造プロセスを容易に適用できる。したがって、本発明によれば、そのような半導体記憶素子と半導体スイッチング素子を混載した半導体装置が、容易に提供できる。さらに、上記半導体スイッチング素子を複数個用いて形成した論理回路領域と、上記半導体記憶素子を複数個用いて形成したメモリ領域とを備える半導体装置を、容易に実現することができる。
【００１９】
さらに、一実施形態の半導体記憶素子では、上記微粒子の表面に形成された上記絶縁膜は、１乃至１０ｎｍの範囲の略均一な厚みを有することを特徴としている。
【００２０】
上記実施形態によれば、上記電荷保持部について、上記絶縁膜で覆われた上記微粒子の表面と、上記ゲート電極および半導体基板の表面との間を適切な距離で隔てることによって、リテンション（記憶保持特性）を良好にしつつ、上記微粒子への電荷の注入を良好な効率で実行できる。ここで、上記絶縁膜の厚みが１ｎｍよりも小さいと、上記微粒子に蓄積された電荷の散逸が生じ易くなる。一方、上記絶縁膜の厚みが１０ｎｍよりも大きくなると、上記微粒子への電荷の注入効率が低下する。
【００２１】
特に、上記絶縁膜の厚みが３ｎｍ以上である場合、上記微粒子に蓄積された電荷の直接トンネルによる散逸の抑制が、可能となる。一方、上記絶縁膜の厚みが６ｎｍ以下である場合、上記微粒子と上記半導体基板およびゲート電極との間で、ＦＮ（ファウラー・ノルドハイム）トンネル伝導等のトンネル伝導によって、効率的に電荷を移動させることができる。したがって、低電圧かつ高速に書き込み／消去が実行でき、しかも、長期保持が可能な不揮発性の半導体記憶素子が提供できる。
【００２２】
さらに、一実施形態の半導体記憶素子では、上記微粒子は、１乃至１５ｎｍの範囲の略均一な大きさを有し、この微粒子の表面に形成された上記絶縁膜は、１乃至５ｎｍの範囲の略均一な厚みを有することを特徴としている。
【００２３】
上記実施形態によれば、上記電荷保持部について、上記絶縁膜の厚みを１乃至５ｎｍの範囲の略均一な厚みとすることにより、微粒子と半導体基板の表面との間の距離が１乃至５ｎｍとなり、かつ、互いに隣合う微粒子を隔てる距離が２乃至１０ｎｍとなる。これによって、上記微粒子に蓄積された電荷の散逸が効果的に防止され、リテンションが向上する。特に、上記絶縁膜の厚みが３ｎｍ以下である場合、隣合う微粒子を隔てる距離が６ｎｍ以下となるので、この隣合う微粒子の間でトンネル伝導によって電荷を移動させることができる。したがって、非常に低電圧で、高速の書き込み／消去および長期保持が可能な不揮発性の半導体記憶素子が提供できる。また、上記微粒子の大きさを１ｎｍ以上にすることにより、クーロンブロッケード効果が過大になって書き込み効率が低下することが防止される。さらに、上記微粒子の大きさを１５ｎｍ以下にすることにより、この微粒子のエネルギー準位が適切に離散化され、クーロンブロッケード効果により電荷が保持される。したがって、長時間の電荷保持が可能な不揮発性メモリが提供できる。特に、上記微粒子の大きさと上記絶縁膜の厚みとを調節することにより、上記隣合う微粒子の間に２重トンネル接合が形成されるので、更に効率的にクーロンブロッケード効果が発現し、更に長時間の電荷保持が可能な不揮発性メモリが提供できる。なお、上記絶縁膜の厚みが略均一であるとは、製造バラツキの範囲のバラツキを有してもよいことを意味する。
【００２４】
さらに、一実施形態の半導体記憶素子では、上記半導体基板がシリコン基板であり、上記微粒子はシリコンからなることを特徴としている。
【００２５】
上記実施形態によれば、ＬＳＩ（大規模集積回路）の材料として最も広く使われているシリコンを用いることで、非常に高度に発達したシリコンプロセスを用いることができるので、製造が容易になる。
【００２６】
さらに、一実施形態の半導体記憶素子では、上記半導体基板表面から上方に最も離れた上記電荷保持部の微粒子の上端は、上記ゲート電極の最上端よりも下方に位置することを特徴としている。
【００２７】
上記構成の半導体記憶素子によれば、上記電荷保持部の微粒子が、上記半導体基板のチャネル形成領域近傍に配置される。したがって、半導体記憶素子の書き込み時に注入された電荷が、上記チャネル形成領域近傍の位置で保持されるので、消去時に除去され易くなる。したがって、この半導体記憶素子は、消去不良が効果的に防止される。また、電荷蓄積機能を有する上記微粒子の配置位置を比較的小さい領域に限定することによって、電荷の蓄積密度を高くできる。したがって、書き込み時と消去時のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きくて、良好な信頼性を有する不揮発性の半導体記憶素子が形成できる。
【００２８】
一実施形態の半導体装置では、上記半導体スイッチング素子の上記ソース／ドレイン拡散領域は、上記ゲート電極の下方に位置する部分が、ゲート長方向に関して上記メモリ機能体よりも外側に位置する部分よりも、不純物濃度が低いことを特徴としている。
【００２９】
上記実施形態によれば、上記スイッチング素子のソース／ドレイン拡散領域は、上記ゲート電極の下方に少なくとも一部が位置しており、このゲート電極の下方の部分は、ゲート長方向に関して上記メモリ機能体よりも外側に位置する部分よりも不純物濃度が低いので、ドレイン耐圧が向上する。一方、半導体記憶素子のソース／ドレイン拡散領域は、そのような構成を有しないので、ホットキャリヤが効率的に生成され、これによって、十分に大きい書き込み／消去速度が得られる。したがって、信頼性の高い半導体スイッチング素子と、十分に大きい書き込み／消去速度を有する半導体記憶素子とを、同一の半導体装置に形成することができる。
【００３０】
さらに、一実施形態の半導体装置では、上記論理回路領域の半導体スイッチング素子は、上記メモリ領域の半導体記憶素子を駆動する電源電圧よりも低い電源電圧で駆動されることを特徴としている。
【００３１】
上記実施形態によれば、上記メモリ領域の半導体記憶素子は、比較的高い電源電圧が供給されるので、書き込み／消去速度が高速化される。一方、上記論理回路領域の半導体スイッチング素子は、比較的低い電源電圧が供給されるので、ゲート絶縁膜の破壊等によるトランジスタ特性の劣化が抑制され、これによって、更なる低消費電力化が達成される。これらの素子が混載されるので、上記半導体装置は、上記半導体スイッチング素子を用いて形成された論理回路の信頼性の向上と、上記半導体記憶素子を用いて形成されたメモリの動作の高速化とを両立することができる。
【００３２】
さらに、一実施形態の半導体装置では、上記半導体基板上に、上記論理回路領域の半導体スイッチング素子と同一の構成を有するスイッチング素子を用いて、スタティック・ランダム・アクセス・メモリが形成されていることを特徴としている。
【００３３】
上記実施形態によれば、上記論理回路領域の半導体スイッチング素子と同一の構成を有する半導体スイッチング素子を用いることにより、半導体基板上に、さらなる工程を追加することなくスタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭという）を形成することができる。すなわち、同一基板上に、論理回路領域と、上記ＳＲＡＭによる一時記憶型のメモリ領域と、上記半導体記憶素子による不揮発性のメモリ領域とが混載された高機能の半導体装置を、比較的少ない工程数で形成することができる。
【００３４】
また、本発明のＩＣカードは、上記半導体装置を備えたことを特徴としている。
【００３５】
上記構成のＩＣ（集積回路）カードによれば、上記半導体記憶素子を有するメモリ領域と、上記半導体スイッチング素子を有する論理回路領域とが配置された半導体装置を備えるので、高速動作の不揮発性メモリを、高信頼かつ低電圧動作の論理回路（周辺回路）で駆動する小型のＩＣカードが構成できる。更に、上記半導体装置の半導体基板上に、上記スイッチング素子と同一の構成を有するスイッチング素子で形成されたＳＲＡＭを設けることによって、更に高機能のＩＣカードが比較的容易かつ安価に提供できる。
【００３６】
また、本発明の携帯電子機器は、上記半導体装置を備えたことを特徴としている。
【００３７】
上記構成の携帯電子機器によれば、上記半導体記憶素子を有するメモリ領域と、上記半導体スイッチング素子を有する論理回路領域とが配置された半導体装置を備えるので、高速動作の不揮発性メモリを、高信頼かつ低電圧動作の論理回路（周辺回路）で駆動する小型の携帯電子機器が構成できる。更に、上記半導体装置の半導体基板上に、上記スイッチング素子と同一の構成を有するスイッチング素子で形成されたＳＲＡＭを設けることによって、更に高機能の携帯電子機器が比較的容易かつ安価に提供できる。
【００３８】
本発明の半導体記憶素子の製造方法は、半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体基板上に、電荷を蓄積する機能を有する微粒子と、この微粒子を形成する材料と同じ材料が酸化または酸窒化されてなり、上記微粒子の表面に形成され、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部を配置する工程と、
上記半導体基板上およびゲート電極上に、上記電荷保持部を覆うように絶縁体を堆積する工程と、
上記電荷保持部および絶縁体の一部を異方性エッチングで除去することにより、上記ゲート電極の側面に、上記電荷保持部および絶縁体からなるサイドウォール形状のメモリ機能体を形成する工程と、
上記ゲート電極および上記メモリ機能体をマスクとして、上記半導体基板に、ソース／ドレイン拡散領域を形成するための不純物注入を行う工程と
を有することを特徴としている。
【００３９】
上記構成の半導体記憶素子の製造方法によれば、上記電荷保持部は、例えば微粒子を形成する材料の表面部分を酸化または酸窒化すること等により、この酸化または酸窒化された表面部分の内側の微粒子と、この微粒子の表面の絶縁膜とが容易に形成される。上記微粒子を形成する材料を酸化または酸窒化して電荷保持部を形成する際、上記微粒子を形成する材料の大きさが小さいほど、上記酸化または酸窒化の速度が小さくなる傾向がある。したがって、上記微粒子を形成する材料の大きさを比較的小さくすることによって、上記酸化または酸窒化により形成される絶縁膜の厚みや、この絶縁膜の内側に形成される微粒子の大きさのバラツキが、効果的に抑制できる。その結果、上記微粒子および絶縁膜の厚みのバラツキに起因する誤読み出しが抑制され、高信頼の半導体記憶素子が得られる。
【００４０】
また、上記製造方法で製造された半導体記憶素子は、半導体基板およびゲート電極の表面と、この半導体基板およびゲート電極に接する電荷保持部の微粒子の表面との間に、この電荷保持部の絶縁膜が介在する。これに対して、隣合う電荷保持部の間には、各々の微粒子の間に、各々の絶縁膜が介在する。つまり、２つの絶縁膜が介在する。したがって、上記半導体基板から、上記ゲート電極に接していない電荷保持部であって、他の電荷保持部に接する電荷保持部に注入された電荷は、上記ゲート電極に突き抜け難くなる。また、上記半導体基板に接する電荷保持部には、上記基板からの電荷の注入が促進され、この電荷保持部の微粒子に蓄積された電荷は散逸が抑制される。したがって、書き込み／消去が高速であり、かつ、保持特性が良好な半導体記憶素子が製造できる。
【００４１】
本発明の半導体記憶素子の製造方法は、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域および論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜およびゲート電極を形成する工程と、
上記半導体基板の論理回路領域のみに、ソース／ドレイン拡散領域の一部となる第１の不純物注入領域を形成する工程と、
少なくとも上記メモリ領域の上記ゲート電極の側面に、電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部と、この複数の電荷保持部を覆う絶縁体とで形成されたメモリ機能体を形成する工程と、
上記メモリ領域および論理回路領域の半導体基板に、上記ゲート電極と形成された上記メモリ機能体とをマスクとして、上記第１の不純物注入領域を形成した不純物と同じ導電型の不純物を注入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物注入領域を形成する工程と
を有することを特徴としている。
【００４２】
上記構成の半導体装置の製造方法によれば、例えばフォトレジストをマスクとして第１の不純物注入は行わない一方、第２の不純物注入のみを行う半導体記憶素子と、第１および第２の不純物注入を行なう半導体スイッチング素子とを、並行して同一の半導体基板上に形成する。これによって、上記半導体基板上に、ソース／ドレイン拡散領域の少なくとも一部がゲート電極の下方に位置する半導体スイッチング素子と、ゲート長方向において、ソース／ドレイン拡散領域とゲート電極との間に間隔を有する（ソース／ドレイン拡散領域あゲート電極に対してオフセットしている）半導体記憶素子とを混載することができる。したがって、上記半導体スイッチング素子からなる論理回路等と、上記半導体記憶素子からなる不揮発性メモリとが混載された半導体装置を、容易に製造できる。さらに、上記ソース／ドレイン拡散領域がゲート電極に対してオフセットしていない半導体スイッチング素子は、駆動電流が比較的大きく、上記ソース／ドレイン拡散領域がゲート電極に対してオフセットしている半導体記憶素子は、メモリ効果が比較的大きくなる。したがって、駆動電流が比較的大きい論理回路と、メモリ効果が比較的大きい不揮発性メモリとが混載された半導体装置を、容易に提供することができる。
【００４３】
さらに、上記半導体装置の製造方法によれば、上記半導体基板の論理回路領域において、例えば上記ゲート電極をマスクとして注入を行なって第１の不純物注入領域を形成することにより、上記ゲート電極に対してオフセットしていないソース／ドレイン拡散領域を有する半導体スイッチング素子を、自己整合プロセスで簡易に形成できる。さらに、上記ゲート電極およびメモリ機能体をマスクとして注入を行なって第２の不純物注入領域を形成することにより、上記ゲート電極に対してオフセットしたソース／ドレイン拡散領域を有する半導体記憶素子を、自己整合プロセスで簡易に形成できる。したがって、上記半導体記憶素子による不揮発性のメモリと、上記半導体スイッチング素子による論理回路との混載を、極めて容易に行なうことができる。
【００４４】
さらに、上記電荷保持部は、上記電荷を蓄積する微粒子の表面が予め絶縁膜で包まれた状態で、上記半導体基板上に配置されるので、大きさの均一性が向上でき、微粒子の更なる微小化が可能となって、メモリの信頼性が向上する。また、上記微粒子に蓄積される電荷は、上記絶縁膜によって散逸が抑制されるので、保持特性の良好な半導体記憶素子と、これを備えた良好な特性の半導体装置が提供できる。
【００４５】
一実施形態の半導体装置の製造方法では、上記メモリ機能体を形成する工程は、
半導体基板上に、電荷を蓄積する機能を有する微粒子と、この微粒子を形成する材料と同じ材料が酸化または酸窒化されてなり、上記微粒子の表面に形成され、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部を配置する工程と、
上記半導体基板上およびゲート電極上に、上記電荷保持部を覆うように絶縁体を堆積する工程と、
上記電荷保持部および絶縁体の一部を異方性エッチングで除去することにより、上記ゲート電極の側面に、上記電荷保持部および絶縁体からなるサイドウォール形状のメモリ機能体を形成する工程と
を備える。
【００４６】
上記実施形態の半導体装置の製造方法によれば、上記電荷保持部は、例えば微粒子を形成する材料の表面部分を酸化または酸窒化すること等により、この酸化または酸窒化された表面部分の内側の微粒子と、この微粒子の表面の絶縁膜とが容易に形成される。上記微粒子を形成する材料を酸化または酸窒化して電荷保持部を形成する際、上記微粒子を形成する材料の大きさが小さいほど、上記酸化または酸窒化の速度が小さくなる傾向がある。したがって、上記微粒子を形成する材料の大きさを比較的小さくすることによって、上記酸化または酸窒化により形成される絶縁膜の厚みや、この絶縁膜の内側に形成される微粒子の大きさのバラツキが、効果的に抑制できる。その結果、上記微粒子および絶縁膜の厚みのバラツキに起因する誤読み出しが抑制され、高信頼の半導体記憶素子およびこれを備えた半導体装置が得られる。
【００４７】
また、上記製造方法で製造された半導体装置の半導体記憶素子は、半導体基板およびゲート電極の表面と、この半導体基板およびゲート電極に接する電荷保持部の微粒子の表面との間に、この電荷保持部の絶縁膜が介在する。これに対して、隣合う電荷保持部の間には、各々の微粒子表面の間に、各々の絶縁膜が介在する。つまり、２つの絶縁膜が介在する。したがって、上記半導体基板から、上記ゲート電極に接していない電荷保持部であって、他の電荷保持部に接する電荷保持部に注入された電荷は、上記ゲート電極に突き抜け難くなる。また、上記半導体基板に接する電荷保持部には、上記基板からの電荷の注入が促進され、この電荷保持部の微粒子に蓄積された電荷は散逸が抑制される。したがって、書き込み／消去が高速であり、かつ、保持特性が良好な半導体記憶素子およびこれを備えた半導体装置が製造できる。
【００４８】
また、上記半導体基板上およびゲート電極上に、上記電荷保持部を覆うように絶縁体を堆積し、この絶縁体および電荷保持部の一部を異方性エッチングで除去するので、自己整合プロセスにより、上記ゲート電極の側面にサイドウォール形状のメモリ機能体を容易に形成できる。
【００４９】
一実施形態の半導体装置の製造方法では、サイドウォール形状の上記メモリ機能体を形成した後に、上記メモリ機能体に等方性エッチングを施す工程を含むことを特徴としている。
【００５０】
上記実施形態の半導体装置の製造方法によれば、上記サイドウォール形状の上記メモリ機能体に、さらに等方性エッチングを施すので、上記メモリ機能体に含まれる電荷保持部の微粒子のうち、上記半導体基板の表面から上方に最も離れた微粒子の上端が、上記ゲート電極の最上端よりも下方に位置するようになる。したがって、上記電荷保持部の微粒子を、上記半導体基板の表面部分に形成されるチャネル形成領域近傍に配置できる。その結果、書き込み時に注入された電荷が、上記チャネル近傍付近に保持されるので、この保持された電荷は消去時に除去され易くなる。したがって、消去不良を効果的に防止できる。また、電荷蓄積機能を有する上記微粒子の配置位置を、比較的小さい領域に限定することによって、電荷の蓄積密度を高くできる。よって、書き込み時と消去時のしきい値電圧の差や、駆動電流の差が増大するので、電圧マージンが大きくて、良好な信頼性を有する不揮発性の半導体記憶素子およびそれを用いた半導体装置が形成できる。
【００５１】
また、上記サイドウォール形状のメモリ機能体を形成する際のエッチングバック工程で電荷保持部等の残渣が残った場合であっても、この残渣を上記等方性エッチングでリフトオフすることができるので、残渣による素子の不良を効果的に抑制できる。
【００５２】
一実施形態の半導体装置の製造方法は、上記第２の不純物注入領域における不純物濃度は、上記第１の不純物注入領域における不純物濃度よりも大きいことを特徴としている。
【００５３】
上記実施形態によれば、上記半導体スイッチング素子に関して、上記ソース／ドレイン拡散領域は上記第１および第２の不純物注入領域で形成され、上記第１の不純物注入領域で形成される上記ゲート電極近傍の部分が、上記第２の不純物注入領域で形成される上記ゲート電極近傍の部分以外の部分よりも濃度が低くなる。したがって、上記ソース／ドレイン拡散領域について、ドレイン耐圧が良好な半導体スイッチング素子が得られる。一方、上記半導体記憶素子のソース／ドレイン拡散領域に関して、上記ソース／ドレイン拡散領域は、上記第２の不純物注入領域のみで形成されているので、ホットキャリヤが効率的に生成される。したがって、十分に大きい書き込み／消去速度を有する半導体記憶素子が得られる。このようにして、本実施形態によれば、信頼性の高い半導体スイッチング素子と、十分に高速な書き込み／消去速度を有する半導体記憶素子とを備えた半導体装置を製造できる。
【００５４】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００５５】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体記憶素子を示す図である。
【００５６】
本実施形態の半導体記憶素子は、図１に示すように、半導体基板１上に、ゲート絶縁膜２を介してゲート電極３が形成されており、上記ゲート絶縁膜２およびゲート電極３よりなるゲートスタック８の両側に、メモリ機能体１１が形成されている。このメモリ機能体は、微粒子としてのシリコンドット１０の表面に、絶縁膜としての包含絶縁膜２１が形成されてなる電荷保持部と、この電荷保持部を覆う絶縁体としての側壁絶縁体１６とからなる。このメモリ機能体１１の上記シリコンドット１０に電荷が蓄積され、保持されることにより、メモリ効果を奏するすものである。また、上記２つのメモリ機能体１１，１１の下方には、２つの不純物拡散領域であるソース／ドレイン拡散領域１３，１３が形成されている。このソース／ドレイン拡散領域１３は、上記ゲート電極３に対してオフセットしている。つまり、上記ソース／ドレイン拡散領域１３は、上記ゲート電極３の下方には位置しなくて、このソース／ドレイン拡散領域１３の向い合う端と、上記ゲート電極３の両端との間に、オフセット領域２０，２０が各々形成されている。言い換えれば、上記ソース／ドレイン領域１３，１３の一方と他方との間に位置するチャネル形成領域１９は、このチャネル形成領域１９のゲート長方向の両端部分が、上記オフセット領域２０に相当する距離に亘って、上記メモリ機能体１１の直下に位置している。上記構成により、上記メモリ機能体１１への電子および正孔の注入が効率的に行われて、この半導体記憶素子の書き込みおよび消去速度が向上される。
【００５７】
上記半導体記憶素子は、上記ソース／ドレイン拡散領域１３がゲート電極３に対してオフセットしていることにより、上記ゲート電極３に電圧を印加した場合の上記オフセット領域２０の反転しやすさを、上記メモリ機能体１１に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常の構造のＭＯＳＦＥＴと比較して、短チャネル効果を抑制することができ、ゲート長の微細化を図ることができる。また、短チャネル効果の抑制に適しているので、ゲート電極に対してソース／ドレイン領域がオフセットしていないロジックトランジスタと比較して、膜厚の大きいゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００５８】
また、上記半導体記憶素子のメモリ機能体１１は、従来におけるようにＦＥＴのゲート絶縁膜部分には位置していなくて、本実施形態のゲート絶縁膜２とは独立して形成されている。したがって、上記メモリ機能体１１が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは分離されている。また、上記メモリ機能体１１はゲート絶縁膜２と独立しているので、メモリ機能体１１としてメモリ機能に好適な材料を選択することができる。
【００５９】
図１においては、上記シリコンドットを包含する包含絶縁膜２１と、上記側壁絶縁体１６との境界を図示しているが、上記包含絶縁膜２１と側壁絶縁体の材料が互いに同じであれば、上記境界を区別できない場合がある。本発明において、微粒子の表面に絶縁膜を配置した旨を記載しない場合においても、上記絶縁膜が無いことを明示する場合を除いて、微粒子の表面は絶縁膜に覆われているものとする。
【００６０】
本実施形態において、上記半導体記憶素子の各構成部分は、以下のように変更してもよい。
【００６１】
本実施形態の半導体記憶素子は、主として、ゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極の両側に形成されたメモリ機能体と、上記ゲート電極の下に形成されたチャネル形成領域と、このチャネル形成領域の両側に形成されると共に、このチャネル形成領域の導電型と逆の導電型を有するソース／ドレイン拡散領域とから構成される。
【００６２】
上記半導体記憶素子は、１つのメモリ機能体に２値またはそれ以上の情報を記憶することにより、４値またはそれ以上の情報を記憶する半導体記憶素子として機能し、また、上記メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、この半導体記憶素子は、必ずしも４値またはそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００６３】
本実施形態の半導体記憶素子は、半導体基板上、または半導体基板内に形成されたチャネル形成領域と同じ導電型のウェル領域上に形成されることが好ましい。
【００６４】
上記半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコンやゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅおよびＧａＮ等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板または多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。特に、シリコン基板または表面にシリコン層が形成されたＳＯＩ基板等が好ましい。上記半導体基板または半導体層は、内部を流れる電流量に違いがあるものの、単結晶（例えば、エピタキシャル成長によるもの）、多結晶またはアモルファスのいずれであってもよい。
【００６５】
上記半導体基板または半導体層上には、素子分離領域が形成されていることが好ましく、さらに、トランジスタ、キャパシタおよび抵抗等の素子、これらの素子による回路や半導体装置、あるいは、層間絶縁膜が組み合わせられて、シングルまたはマルチレイヤー構造で形成されていてもよい。なお、上記素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜またはＳＴＩ膜等の素子分離膜により形成することができる。上記半導体基板は、Ｐ型またはＮ型の導電型を有していてもよく、この半導体基板には、少なくとも１つのＰ型またはＮ型のウェル領域が形成されていることが好ましい。上記半導体基板およびウェル領域の不純物濃度は、公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。
【００６６】
上記ゲート絶縁膜は、半導体装置に一般的に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜やシリコン窒化膜等の絶縁膜や、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜および酸化ハフニウム膜等の高誘電体膜の単層膜または積層膜を使用することができる。特に、シリコン酸化膜が好ましい。上記ゲート絶縁膜は、例えば、等価酸化膜厚で１ｎｍ〜２０ｎｍ程度、好ましくは１ｎｍ〜６ｎｍ程度の膜厚が適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよく、また、ゲート電極よりも大きく（幅広に）形成されていてもよい。
【００６７】
上記ゲート電極または電極は、ゲート絶縁膜上に、半導体装置に一般的に使用されるような形状または下端部に凹部を有した形状で形成できる。なお、ゲート電極とは、単層または多層の導電膜によって分離されることなく、一体に形成されたゲート電極を意味する。このゲート電極は、半導体装置に一般的に使用されるものであれば特に限定されるものではなく、例えば、ポリシリコンや、銅またはアルミニウム等の金属や、タングステン、チタンおよびタンタル等の高融点金属、あるいは、高融点金属によるシリサイド等による単層膜または積層膜等で形成できる。上記ゲート電極の膜厚は、例えば５０ｎｍ〜４００ｎｍ程度に形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成される。
【００６８】
上記メモリ機能体は、電荷を蓄積する機能を有する導電体もしくは半導体のドット（微粒子）と、このドットの表面に形成されて電荷の散逸を防止する機能を有する絶縁膜とからなる複数の電荷保持部を備え、さらに、この電荷保持部を覆う絶縁体を備える。上記電荷保持部は、上記絶縁体中に離散して配置されていてもよく、また、１層以上の層状をなして配置されていてもよい。上記ドットとは、材料の形状がドット状をなすものであり、必ずしも球形である必要は無く、歪な球形であっても良く、また、立方体に近いのものであってもよい。上記ドットの大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような１ｎｍ〜１５ｎｍ程度であることが望ましい。また、材料としては、シリコン窒化物、シリコン、あるいは、リンやボロン等の不純物を含むシリケートガラス、シリコンカーバイド、アルミナ等が挙げられ、さらに、ハフニウムオキサイド、ジルコニウムオキサイドおよびタンタルオキサイド等の高誘電体、酸化亜鉛、強誘電体、あるいは、金属等が挙げられる。特に、シリコン窒化膜ドットを用いてメモリ機能体を形成した場合、電荷をトラップする準位が多数形成されるため、大きなヒステリシス特性を得ることができる。さらに、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため、保持特性が良好になる。また、シリコン窒化膜はＬＳＩプロセスではごく標準的に用いられる材料であるので、メモリ機能体を比較的簡易かつ安価に形成できる点で好ましい。
【００６９】
上記ドットの表面に形成された絶縁膜は、１ｎｍ〜１０ｎｍの範囲の略均一な厚みを有するのが好ましい。特に、上記絶縁膜の厚みが３ｎｍ以上６ｎｍ以下であるのが、上記ドットに蓄積された電荷の直接トンネルによる散逸の抑制が可能となり、また、上記ドットと半導体基板およびゲート電極との間でＦＮトンネル伝導による効率的な電荷の移動が可能となる点で、好ましい。上記絶縁膜としては、シリコン酸化膜等が挙げられる。
【００７０】
上記メモリ機能体に含まれる電荷保持部は、直接または絶縁膜を介してゲート電極の両側に配置されており、また、直接または絶縁膜（あるいはゲート絶縁膜）を介して半導体基板（ウェル領域、ボディ領域またはソース／ドレイン拡散領域もしくは拡散領域）上に配置されている。ゲート電極の両側の電荷保持部は、上記ゲート電極の側壁の全てまたは一部を覆うように配置されていることが好ましい。応用例としては、ゲート電極の下端の側部に凹部を有する場合には、直接または絶縁膜を介して、上記凹部の全てまたは一部を埋め込むように形成されていてもよい。
【００７１】
上記ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをゲート電極に近接して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であるので、歩留まりを向上することができる。
【００７２】
上記ソース／ドレイン拡散領域は、半導体基板またはウェル領域の導電型と逆の導電型を有し、上記メモリ機能体についてゲート電極と反対側に各々配置されている。上記ソース／ドレイン拡散領域と、半導体基板またはウェル領域のソース／ドレイン拡散領域以外の部分との間の接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。上記ソース／ドレイン拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶素子の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン拡散領域は、表面の半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面の半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００７３】
上記ソース／ドレイン拡散領域は、ゲート長方向において、上記ゲート電極とオーバーラップするように配置していてもよい。あるいは、上記ソース／ドレイン拡散領域の互いに向い合う端が、上記ゲート電極の両端と各々一致するように配置してもよく、また、上記ゲート電極の両端に対して各々オフセットされて配置されていてもよい。特に、上記オフセットされている場合には、このオフセットされた領域において、メモリ機能体の一部とチャネル形成領域の一部とが接する。したがって、上記ゲート電極に電圧を印加したとき、上記メモリ機能体の下方に位置するチャネル形成領域（オフセット領域に相当する部分）の反転しやすさが、上記メモリ機能体に蓄積された電荷量によって大きく変化する。したがって、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、オフセット量が過大であると、ソース・ドレイン間の駆動電流が著しく小さくなる。したがって、上記オフセット量、つまり、ゲート長方向における一方のゲート電極端からソース／ドレイン拡散領域の端までの距離は、ゲート長方向においてメモリ機能体の電荷保持部が存在する領域の寸法よりも小さいのが好ましい。特に重要なことは、上記メモリ機能体中の複数の電荷保持部の少なくとも一部が、上記ソース／ドレイン拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン拡散領域との間の電圧差で、上記メモリ機能体を横切る電界によって記憶を書き換えることにあるからである。
【００７４】
上記ソース／ドレイン拡散領域は、その一部が、チャネル形成領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン拡散領域を構成する部分の上に、このソース／ドレイン拡散領域の部分と一体化した導電膜が積層されて、ソース／ドレイン拡散領域が構成されていることが適当である。上記導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。これらのうち、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいので、半導体基板内におけるソース／ドレイン拡散領域の接合深さを浅くするのが容易であり、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟むように配置することが好ましい。
【００７５】
本実施形態の半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層または積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極または電極を形成した後、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等のような電荷保持部を含む単層膜または積層膜を形成し、適当な条件下でエッチバックして、これらの膜をサイドウォールスペーサ状に残す方法がある。また、他の方法としては、絶縁膜または電荷保持部を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に形成し、さらに電荷保持部または絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法がある。また、他の方法としては、粒子状の微粒子材料を分散させた絶縁体材料を、ゲート電極および半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁体材料をサイドウォールスペーサ形状に残す方法がある。また、他の方法としては、ゲート電極を形成した後、上記単層膜または積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極または電極を形成する前に、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等を形成し、これらの膜のチャネル形成領域となる領域に開口を形成し、その上の全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含むと共に、この開口よりも大きな寸法の形状でパターニングする方法等が挙げられる。
【００７６】
また、本実施形態の半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、（１）複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは、表面に絶縁膜が形成されたドット、特に、シリコンドットである、（４）メモリ機能体は、上記絶縁膜およびドットからなる電荷保持部と、絶縁体とで構成されており、上記電荷保持部の幾つかは、ゲート絶縁膜の表面と略並行に配列されている、（５）メモリ機能体中の電荷保持部は、ワード線およびチャネル形成領域と、シリコン酸化膜で隔てられている、（６）メモリ機能体内の電荷保持部と拡散層とがオーバーラップしている、（７）ゲート絶縁膜の表面と略並行な表面を有すると共に、電荷保持部とチャネル形成領域または半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さとが異なる、（８）１個の半導体記憶素子の書込みおよび消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下の部分であって拡散領域と接する部分に、この拡散領域の導電型と逆の導電型の不純物が比較的高濃度で注入された領域を有する、等の要件を満たすものである。前記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【００７７】
前記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、（３）メモリ機能体内で電荷を保持するのは、表面に絶縁膜が形成されたドット、特に、シリコンドットであり、（９）メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極（ワード線）がなく、（６）メモリ機能体内の電荷保持部と拡散層とがオーバーラップしている場合である。この場合、メモリ機能体内で電荷を保持するのが、導電体を有しない電荷保持部であり、且つ、メモリ機能体の上にはワード線等が無い場合には、上記メモリ機能体内の電荷保持部と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行なわれることを発見した。すなわち、要件（３）および（９）を満たす場合は、要件（６）を満たすことが特に好ましい。一方、メモリ機能体内で電荷を保持するのが導電体からなるドットであり、またはメモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の上記ドットと拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた。しかしながら、メモリ機能体内で電荷を保持するのが、導電体を有しない電荷保持部であり、また、メモリ機能体の上には書込みおよび消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。すなわち、コンタクトプラグをよりメモリ機能体と接近して配置することができ、または半導体記憶素子間の距離が接近して複数のメモリ機能体が干渉しても記憶情報を保持できるので、半導体記憶素子の微細化が容易となる。また、素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。更には、５Ｖ以下という低電圧により書込みおよび消去動作が行なわれることを確認した。以上より、要件（３）、（９）および（６）を満たすことが特に好ましいのである。
【００７８】
本実施形態の半導体記憶素子および論理素子を組み合わせた半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末の他に、携帯電話、ゲーム機器等が挙げられる。
【００７９】
ところで、本発明は、本明細書記載の実施形態に限定されないことは言うまでもない。
【００８０】
また、実施形態では、Ｎチャネル型素子の場合について述べているが、Ｐチャネル型素子でもよい。その場合は、不純物の導電型を全て逆にし、動作においては符号を逆にして電圧を印加すれば、同様の効果を示す。
【００８１】
また、図面の記載において、同一の材料および物質を用いている部分においては、同一の符号を付しているが、必ずしも同―の形状を示すものではない。
【００８２】
また、図面は模式的なものであり、厚みと平面寸法との関係、各層や各部の厚みや大きさの比率等は、現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００８３】
また、本明細書に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。したがって、膜や不純物領域等を形成した直後の寸法と比較して、最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【００８４】
（第２の実施形態）
図２は、本発明の第２の実施形態としての半導体記憶素子の製造工程を示す図である。
【００８５】
本実施形態の半導体記憶素子の製造方法は、まず、図２（ａ）に示すように、半導体基板１上に、膜厚１ｎｍ〜６ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜２と、膜厚５０ｎｍ〜４００ｎｍ程度のポリシリコン膜からなるゲート電極３とからなるゲートスタック８を形成する。
【００８６】
以下、代表的なゲートスタック８の形成プロセスを詳細に説明する。
【００８７】
まず、ｐ型の半導体領域を有する半導体基板１に、既知の方法により素子分離領域を形成する。この素子分離領域によって、隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス間においても、ソース／ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくてもよい。上記既知の素子分離領域を形成する方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法でもよく、素子を分離する目的を達成することができるものであれば何でもよい。なお、素子分離領域は、図示していない。
【００８８】
次に、半導体領域の露出面全面に絶縁膜を形成する。この絶縁膜は、ＭＯＳＦＥＴのゲート絶縁膜の働きを担う部分となるため、Ｎ_２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜としての性能のよい膜を形成することが望まれる。ゲート絶縁膜としての性能のよい膜とは、ＭＯＳＦＥＴの短チャネル効果を抑制し、ゲート絶縁膜を不必要に流れる電流であるリーク電流を抑制し、あるいは、ゲート電極の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル形成領域へのゲート電極不純物の拡散を抑制する等のような、ＭＯＳＦＥＴの微細化や高性能化を進める際のあらゆる不都合な要因の抑制が可能な絶縁膜のことである。代表的な膜としては、熱酸化膜、Ｎ_２Ｏ酸化膜、あるいは、ＮＯ酸化膜等があり、これらの酸化膜において、１ｎｍ〜６ｎｍの範囲内の膜厚が適当である。
【００８９】
次に、上記絶縁膜上にゲート電極材料を形成する。ゲート電極材料とは、ポリシリコン、ドープドポリシリコン等の半導体や、Ａｌ、Ｔｉ、Ｗ等の金属や、これらの金属とシリコンとの化合物等、ＭＯＳＦＥＴとしての性能を有することのできる材料であれば、どのような材料を用いることも可能である。
【００９０】
次に、上記ゲート電極材料上に、フォトリソグラフィ工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲートエッチを行い、上記ゲート電極材料および絶縁膜をエッチングすることにより、図２（ａ）に示すような構造を形成する。図示しないが、この時、絶縁膜はエッチングしなくてもよい。上記絶縁膜をエッチングしない場合、次工程の不純物注入時に上記絶縁膜材料を注入保護膜として利用できるので、注入保護膜を別個に形成する工程を削除することができる。
【００９１】
また、次に示すような方法で、ゲートスタックを形成してもよい。ｐ型の半導体領域を有する半導体基板１の露出面全面に、上記絶縁膜と同様の絶縁膜を形成する。次に、この絶縁膜上に、上記ゲート電極材料と同様のゲート電極材料を形成する。次に、このゲート電極材料上に、酸化膜、窒化膜または酸窒化膜等のマスク絶縁膜を形成する。次に、上記マスク絶縁膜上にフォトレジストパターンを形成し、上記マスク絶縁膜をエッチングする。次に、フォトレジストパターンを除去し、上記マスク絶縁膜をエッチングマスクとして、ゲート電極材料をエッチングする。続いて、上記マスク絶縁膜、および、絶縁膜の露出部をエッチングすることによって、図２（ａ）に示すようなゲートスタック８を形成する。図示しないが、この時、半導体基板１上の絶縁膜はエッチングしなくてもよい。次工程の不純物注入時に、注入保護膜として利用することによって、注入保護膜を別個に形成する工程を削除できるからである。
【００９２】
なお、上記ゲート絶縁膜２およびゲート電極３の材料は、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【００９３】
次に、図２（ｂ）に示すように、上記半導体基板１およびゲートスタック８の露出面上に、表面が酸化されてなるシリコンドット１０、つまり、包含絶縁膜２１で包含されたシリコンドット１０を堆積させる。この工程は、エアロゾル法を用いて行う。つまり、次のような工程を用いる。９５０℃の高温炉中の希釈シランガス雰囲気において、シリコンエアロゾルを生成し、このエアロゾルを１０００℃で高温酸化することにより、表面に酸化膜を形成し、シリコンドット１０およびその表面酸化膜である包含絶縁膜２１を形成する。この際、シリコンドットの大きさが小さくなるほど、酸化の速度が遅くなるため、シリコンドットの大きさのバラツキが抑えられる。その後、上記シリコンドット１０および包含絶縁膜２１を堆積する。この方法によれば、上記シリコンドット１０の大きさのバラツキが抑制され、また、シリコンドットの結晶同士が直接付着することが無いので、制御性良くシリコンドット１０が形成される。このときのシリコンドット１０の大きさは、１ｎｍ〜５０ｎｍ程度であることが好ましい。より好ましくは、クーロンブロッケード等の量子効果を発現するような大きさである１ｎｍ〜１５ｎｍ程度であることが望ましい。また、上記シリコンドットの表面酸化膜は、電子が通過する絶縁膜となるため、耐圧が高く、かつ、リーク電流が少ない高信頼性の膜である必要がある。したがって、Ｎ_２Ｏ酸化膜、ＮＯ酸化膜等で形成するのが好ましい。この場合、絶縁膜の膜厚は、１ｎｍ〜２０ｎｍ程度がよい。より好ましくは、シリコンドットの大きさが１ｎｍ〜１５ｎｍ程度大きさである場合には、上記絶縁膜の膜厚は１ｎｍ〜１０ｎｍ程度であることが望ましい。更に、上記絶縁膜をトンネル電流が流れる程度に薄く形成することによって、電荷の注入／消去に必要となる電圧を低くすることができ、これによって、低消費電力化ができる。この場合の典型的な膜厚は、１ｎｍ〜３ｎｍ程度である。また、図２（ｂ）においては、シリコンドット１０および包含絶縁膜２１は、上記ゲートスタック８および半導体基板１の露出面上に高さを揃えないで凸凹に堆積しているが、１つの層をなすように高さを揃えて積層してもよい。また、２層以上の層構造をなしても良い。
【００９４】
次に、図２（ｃ）に示すように、ゲートスタック８、包含絶縁膜２１および半導体基板の露出面上に、２０ｎｍ〜１００ｎｍ程度の範囲で略均一な膜厚を有する堆積絶縁膜１５を形成する。形成方法はＨＴＯ（高温熱酸化膜：ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）等のＣＶＤ（化学気相成長法：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）を用いたステップカバレッジのよい膜を用いるとよい。
【００９５】
次に、図２（ｄ）に示すように、上記堆積絶縁膜１５を異方性エッチングすることにより、上記ゲートスタック８の側壁に、側壁絶縁体１６、シリコンドット１０および包含絶縁膜２１からなるメモリ機能体１１を、スペーサー状に形成する。この異方性エッチングは、上記堆積絶縁膜１５、包含絶縁膜２１およびシリコンドット１０を選択的にエッチングでき、かつ、上記半導体基板１およびゲート電極３に対するエッチング選択比が大きい条件で行う。ただし、上記半導体基板１およびゲート電極３は通常シリコン材料を用いている場合が多いので、上記異方性エッチングの際に、シリコンドットがエッチングされずに残り、残渣となる問題がある。この問題に対しては、上記異方性エッチングの後にフッ酸処理を行い、酸化膜を等方性エッチングし、シリコンドットをリフトオフすることにより、上記残渣を除去すればよい。この場合は、酸化膜の等方性エッチング量を考慮して、異方性エッチング量を減少させるとよい。また、１度のフッ酸処理ではシリコンの残渣が除去できない場合は、もう一度残渣の一部が酸化される程度の酸化処理を行い、その後フッ酸処理を行ってリフトオフすればよい。
【００９６】
続いて、上記ゲート電極３およびメモリ機能体１１をマスクとして、ソース／ドレイン注入を行い、その後、周知の熱処理を経ることにより、ソース／ドレイン拡散領域１３を自己整合的に形成する。
【００９７】
以上のプロセスを用いて形成された半導体記憶素子は、上記メモリ機能体１１に電荷を保持した際に、チャネル形成領域１９の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。このドレイン電流の変化に基いて電荷の有無を区別することにより、記憶素子としての機能が得られる。
【００９８】
また、上記ゲート絶縁膜２とメモリ機能体１１とを分離して配置することにより、通常のロジックトランジスタと同じ製造工程で、同時に、メモリセルトランジスタを形成できる。それゆえ、非常に簡単なプロセスによって、メモリ周辺回路とメモリ回路との混載を行なうことができる。
【００９９】
本実施形態の半導体記憶素子によれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が大幅に抑制され、微細化が可能となる。また、高速動作と低消費電力化が可能となる。
【０１００】
また、上記メモリ機能体１１は、電荷を蓄積するシリコンドット１０は、包含絶縁膜２１を介して上記半導体基板１およびゲート電極３に接しているので、保持電荷のリークを上記包含絶縁膜２１によって抑制することができる。したがって、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０１０１】
以上のように、上記半導体記憶素子を形成する工程は、通常構造のＭＯＳＦＥＴ形成プロセスと非常に親和性の高いものとなっている。図２（ｄ）から明らかなように、上記半導体記憶素子の構成は、公知の一般的なＭＯＳＦＥＴに近い。この一般的なＭＯＳＦＥＴを上記半導体記憶素子に変更するためには、例えば、公知の一般的なＭＯＳＦＥＴのサイドウォールスペーサーにメモリ機能体としての機能を有する材料を用いて、ＬＤＤ（ライトリー・ドープト・ドレイン：ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域を削除するだけでよい。メモリ周辺回路および論理回路（以下、論理回路等とよぶ）を構成する半導体スイッチング素子は、サイドウォールスペーサがメモリ機能体としての機能を有したとしても、サイドウォールスペーサの幅が適切であって、影響のある書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。したがって、この半導体スイッチング素子と半導体記憶素子とは、共通のサイドウォールスペーサを用いることができる。
【０１０２】
また、上記論理回路等を構成する半導体スイッチング素子と上記半導体記憶素子とを混載させるためには、更に、上記半導体スイッチング素子のみにＬＤＤ構造を形成する必要がある。ＬＤＤ構造を形成するためには、上記ゲート電極を形成した後であって、上記メモリ機能体を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。したがって、このＬＤＤ形成のための不純物注入を行う際に、上記半導体記憶素子を形成するメモリ領域のみにフォトレジストでマスクするだけで、半導体記憶素子と半導体スイッチング素子との混載を容易に行なうことができる。さらに、上記半導体記憶素子に加えて、上記半導体スイッチング素子によってＳＲＡＭを構成することにより、不揮発性メモリと、論理回路と、ＳＲＡＭとを容易に混載することも可能である。
【０１０３】
本実施形態において製造された半導体記憶素子によれば、１トランジスタ当り２ビットの記憶を実現することができる。ここで、上記２ビットの記憶を実現するための書き込み／消去および読み出しの方法の例を、以下に示す。ここでは、メモリ素子がＮチャネル型である場合を説明する。なお、メモリ素子がＰチャネル型の場合は電圧の符号を逆にして同様に適応すればよい。なお、印加電圧を特に指定していないノード（ソース、ドレイン、ゲート、基板）においては、接地電位を与えればよい。
【０１０４】
上記半導体記憶素子に書き込みを行う場合には、ゲート電極３に正電圧を、ドレインにゲート電極３と同程度かそれ以上の正電圧を加える。この時、ソースから供給された電荷（電子）は、ドレイン端付近で加速され、ホットエレクトロンとなってドレイン側のメモリ機能体１１に注入される。このとき、ソース側に存在するメモリ機能体１１には電子は注入されない。このようにして、２つのうちの所定のメモリ機能体１１に書き込みをすることができる。また、ソースとドレインを入れ替えることで、もう一方のメモリ機能体１１に書き込みを行なうことができ、その結果、２ビットの書き込みが容易に行われる。
【０１０５】
上記半導体記憶素子に書き込まれた情報を消去するためには、ホットホール注入を利用する。すなわち、情報を消去したいメモリ機能体１１の側の拡散層領域１３に正電圧を与えると共に、ゲート電極３に負電圧を与える。このとき、半導体基板１と、上記正電圧が与えられた拡散層領域１３との間のＰＮ接合において、バンド間トンネルにより正孔が発生し、負電位をもつゲート電極３に引き寄せられて、上記消去をしたいメモリ機能体１１に注入される。このようにして、所定の側のメモリ機能体１１の情報を消去することができる。なお、反対の側のメモリ機能体１１に書き込まれた情報を消去するためには、反対側のメモリ機能体１１に正電圧を加えればよい。
【０１０６】
次に、上記半導体記憶素子に書きこまれた情報を読み出すためには、読み出したいメモリ機能体１１の側の拡散領域１３をソースとし、反対側の拡散領域１３をドレインとする。すなわち、ゲート電極３に正電圧を、ドレイン（書き込みの時はソースとしていた側の拡散領域）にゲート電極３と同程度かそれ以上の正電圧を与えればよい。ただし、このときの電圧は書き込みが行われないよう充分小さくしておく必要がある。上記メモリ機能体１１に蓄積された電荷の多寡により、上記ドレイン電流が変化するので、このドレイン電流値を検出することによって、記憶情報を検出することができる。なお、反対側のメモリ機能体１１に書き込まれた情報を読み出すためには、ソースとドレインを入れ替えればよい。
【０１０７】
上記書き込み／消去および読み出しの方法は、上記メモリ機能体１１に窒化膜を用いた場合の１例であり、それ以外の方法を用いることができる。また、メモリ機能体１１に窒化膜以外の材料を用いた場合であっても、上記方法を用いることができ、また、他の法を用いることもできる。
【０１０８】
さらに、上記半導体記憶素子は、上記メモリ機能体１１が、ゲート電極３の下ではなく、ゲート電極３の両側に配置されているので、ゲート絶縁膜２をメモリ機能体として機能させる必要が無い。つまり、ゲート絶縁膜２を、メモリ機能体と分離して、単純にゲート絶縁膜としての機能のみを奏するように使用できるので、ＬＳＩのスケーリング則に応じた設計を行うことが可能となる。より詳しくは、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートの間に挿入する必要がなく、さらに、ゲート絶縁膜としてメモリ機能をもたせたＯＮＯ膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となる。これによって、ゲート電極の電界がチャネルに及ぼす影響が強くなるので、短チャネル効果に強いメモリ機能を有する半導体記憶素子を実現することができる。したがって、微細化を行なって集積度を向上させることができると共に、安価な半導体記憶素子を提供することができる。さらに、同時に形成された論理回路の半導体スイッチング素子におけるゲート絶縁膜も、半導体記憶素子と同様に微細化に応じたゲート絶縁膜を採用することが可能となるため、短チャネル効果に強い半導体スイッチング素子が形成される。以上より、高性能な半導体記憶素子と論理回路等の半導体スイッチング素子とを、自己整合による簡易な工程で形成することができる。
【０１０９】
さらに、上記半導体記憶素子のメモリ機能体は、シリコンドット１０が包含絶縁膜２１で包含されてなる電荷保持部を有するので、良好な電荷保持特性が得られて、信頼性の高い半導体記憶素子が得られる。より詳しくは、上記包含絶縁膜２１を、１ｎｍ〜１０ｎｍの範囲の均一な膜厚にした場合、上記シリコンドット１０と、半導体基板１またはゲート電極３との間を隔てる距離が、１ｎｍ以上となる。したがって、上記シリコンドット１０に蓄積された電荷の半導体基板１およびゲート電極３へのリークが効果的に防止され、リテンションが向上する。また、上記シリコンドット１０と半導体基板１との間を隔てる距離が１０ｎｍ以下であるので、上記シリコンドット１０に効率よく電荷を注入できる。特に、上記包含絶縁膜２１の厚みが３ｎｍ以上であれば、直接トンネルによる電荷の散逸の抑制が可能となる。一方、上記包含絶縁膜２１の厚みが６ｎｍ以下であれば、上記半導体基板１とシリコンドット１０との間、および、上記ゲート電極３とシリコンドット１０との間において、ＦＮトンネル伝導等のトンネル伝導によって効率的に電荷を移動させることができる。したがって、低電圧で高速の書き込み／消去が実行でき、しかも、長期保持が可能な不揮発性の半導体記憶素子が提供できる。
【０１１０】
さらに、半導体基板１とシリコンドット１０の間隔が１から６ｎｍ程度で均一であり、かつ、シリコンドット１０とシリコンドット１０の間隔が１から６ｎｍ程度で均一である場合、電荷の散逸が効果的に防止できて、リテンションが向上できる。また、半導体基板１とシリコンドット１０との間、および、シリコンドット１０とシリコンドット１０との間において、トンネル伝導によって電荷を移動させることができるので、非常に低電圧で高速の書き込み消去が可能で、しかも、長期保持が可能となる。また、上記シリコンドット１０の大きさは、１ｎｍ以上であるので、クーロンブロッケード効果が大き過ぎる場合に起こる書き込み効率の低下が、効果的に抑制される。
【０１１１】
また、上記シリコンドット１０の大きさが１５ｎｍ以下である場合、このシリコンドット１０のエネルギー準位が離散化し、クーロンブロッケード効果により電荷を保持することができる。したがって、長時間の電荷保持が可能な不揮発性の半導体記憶素子が提供できる。
【０１１２】
さらに、半導体基板１とシリコンドット１０の間隔が１から６ｎｍ程度で均一であり、シリコンドット１０とシリコンドット１０の間隔が１から６ｎｍ程度で均一であり、かつ、上記シリコンドット１０の大きさが１５ｎｍ以下である場合、２重トンネル接合が形成されるので、更に効率的にクーロンブロッケード効果が発現し、更に長時間の電荷保持が可能な半導体記憶素子が提供できる。
【０１１３】
（第３の実施形態）
本発明の第３実施形態の半導体装置は、本発明の半導体記憶素子および半導体スイッチング素子が混載されてなる。図３（ａ），（ｂ）に示すように、本実施形態の半導体装置は、上記半導体記憶素子を有するメモリ領域と、上記半導体スイッチング素子を有する論理回路領域とが混載されて、半導体集積回路を形成している。上記論理回路領域には、通常のＭＯＳＦＥＴ構造である半導体スイッチング素子を備えたメモリ用周辺回路、ＭＰＵ（マイクロ・プロセッシング・ユニット）およびＳＲＡＭ等（以下、論理回路等という）が形成されている。
【０１１４】
より詳しくは、図３（ａ）に示すように、上記半導体記憶素子をＲＡＭ（ランダム・アクセス・メモリ）等のメモリユニットとして機能させるために、メモリ領域に、上記半導体記憶素子をアレイ状に形成してなるメモリセルアレイを配置している。そして、上記メモリ領域の周辺の論理回路領域に、半導体スイッチング素子で形成した周辺回路を配置している。この周辺回路としては、デコーダー、書き込み／消去回路、読み出し回路、アナログ回路、制御回路、各種のＩ／Ｏ回路等、通常のＭＯＳ論理回路により構成できる回路が挙げられる。
【０１１５】
さらに、本発明の半導体記憶素子で形成したＲＡＭ等のメモリユニットを、パソコンや携帯電話等の情報処理システムの記憶装置として機能させる場合、図３（ｂ）に示すように、メモリユニットに加えて、ＭＰＵ（マイクロ・プロセッシング・ユニット）、ＳＲＡＭによるキャッシュ、ロジック回路、アナログ回路等の論理回路領域を配置することが必要である。
【０１１６】
本実施形態の半導体装置によれば、上記メモリ領域は、本発明の半導体記憶素子を用いて形成され、上記論理回路は、本発明の半導体スイッチング素子用いて形成されるので、従来のフラッシュメモリ等のＥＥＰＲＯＭ（書き込み消去が電気的に可能なプログラブルＲＯＭ）を用いて形成されたメモリ領域と論理回路領域とを混載するために標準のＣＭＯＳを形成していた場合と比べて、製造コストが大幅に削減できる。
【０１１７】
以下、本実施形態の半導体装置の製造工程であって、上記半導体スイッチング素子により形成される論理回路領域と、上記半導体記憶素子により形成されるメモリ領域とを同一の半導体基板上に形成する工程を説明する。上記メモリ領域の半導体記憶素子は、ゲートスタックの側壁にメモリ機能体を有しているので、混載プロセスが非常に簡単になる。より具体的には、ゲート電極形成後の工程にフォトリソグラフィ工程を加え、ＬＤＤ拡散領域を形成する領域と形成しない領域を分けることにより、同一基板上で、論理回路領域とメモリ領域を簡易に作製することができるものである。
【０１１８】
まず、図４（ａ）に示すように、半導体基板１上に、膜厚１ｎｍ〜６ｎｍ程度のシリコン酸窒化膜からなるゲート絶縁膜２と、膜厚５０ｎｍ〜４００ｎｍ程度のゲート電極３形成のための材料膜とを形成し、これらを所望の形状にパターニングすることによりゲートスタック８を形成する。
【０１１９】
なお、ゲート電極３形成のための材料膜としては、ポリシリコン、又は、ポリシリコンと高融点金属シリサイドの積層膜、又は、ポリシリコンと金属との積層膜が挙げられる。ゲート絶縁膜２及びゲート電極３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０１２０】
次に、図４（ｂ）に示すように、フォトレジストを塗布して、メモリ領域５をフォトレジスト７で覆い、論理回路領域４における半導体スイッチング素子３２を形成すべき部位にレジスト開口部を設けるようにパターニングする（図４（ｂ）の左半分はレジスト開口部に相当する。）。その後、フォトレジスト７及びゲートスタック８をマスクとして不純物を注入し、論理回路領域４について、ゲートスタック８の両側に相当する半導体基板表面にＬＤＤ領域６を形成する。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、通常構造のトランジスタを形成すべき論理回路領域４にＬＤＤ領域６を形成することができた。
【０１２１】
続いて、図４（ｃ）に示すように、得られた半導体基板１、及び、ゲートスタック８の露出面上に、微粒子および包含絶縁膜からなる電荷保持部を１つ以上含むと共に、膜厚が２０ｎｍ〜１００ｎｍ程度の絶縁膜を形成し、異方性エッチングによりエッチバックすることにより、記憶に最適なメモリ機能体１１を、ゲート電極３の側面に沿ってサイドウォールとして形成する。
【０１２２】
上記メモリ機能体１１は、第１の実施形態の半導体記憶素子のメモリ機能体１１と同様に、微粒子としてのシリコンドット１０の表面に包含絶縁膜２１が形成されてなる電荷保持部と、この電荷保持部を覆う絶縁体としての側壁絶縁体１６とからなる。
【０１２３】
上記ゲート電極３の側面に沿ってメモリ機能体１１を形成した後、図４（ｄ）に示すように、上記ゲート電極３及びメモリ機能体１１をマスクとして不純物をイオン注入することにより、ゲート電極３及びメモリ機能体１１の両側に相当する半導体基板表面にソース／ドレイン拡散領域１３を形成する。
【０１２４】
以上の工程によって、半導体記憶素子３１、及び、半導体スイッチング素子３２を、同一基板１上に並行して形成することができる。
【０１２５】
上記工程から分かるように、上記半導体記憶素子３１を形成するための手順は、通常の構造のＭＯＳＦＥＴ形成プロセスと非常に親和性の高いものとなっている。上記半導体記憶素子３１の構成は、公知の一般的なＭＯＳＦＥＴに近いので、このようなＭＯＳＦＥＴを上記半導体記憶素子３１に変更するためには、例えば、上記ＭＯＳＦＥＴのサイドウォールスペーサにメモリ機能体１１としての機能を有する材料を用いて、ＬＤＤ領域６を形成しないのみでよい。上記論理回路領域４に形成する周辺回路、ＭＰＵおよびＳＲＡＭ等を構成するＭＯＳＦＥＴのサイドウォールスペーサが、メモリ機能体１１としての機能を有したとしても、このサイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、上記半導体スイッチング素子３２と半導体記憶素子３１とは、共通のサイドウォールスペーサ（本発明のメモリ機能体）を用いることができる。また、上記周辺回路、ＭＰＵおよびＳＲＡＭ等を構成する半導体スイッチング素子３２と、上記半導体記憶素子３１とを混載させるためには、更に、上記スイッチング素子３２にのみＬＤＤ構造を形成する必要がある。ＬＤＤ構造を形成するためには、上記ゲート電極３を形成した後であって、上記メモリ機能体１１を構成する材料を堆積する前に、ＬＤＤ領域形成のための不純物注入を行えばよい。従って、上記ＬＤＤ形成のための不純物注入を行う際に、上記メモリ領域５のみフォトレジスト７でマスクするだけで、上記不揮発性のメモリを構成する半導体記憶素子３１と、上記メモリ周辺回路、ＭＰＵおよびＳＲＡＭ等を構成する半導体スイッチング素子３２とを容易に混載することが可能となる。
【０１２６】
ところで、上記半導体記憶素子３１で構成するメモリにおいて、上記論理回路およびＳＲＡＭ等で印加するよりも高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスクおよび高耐圧ゲート絶縁膜形成用マスクをＭＯＳＦＥＴ形成用マスクに追加するだけでよい。
【０１２７】
従来、ＥＥＰＲＯＭと論理回路とを１つのチップ上に混載するプロセスでは、上記ＥＥＰＥＯＭを形成するプロセスは通常のＭＯＳＦＥＴプロセスと大きく異なるので、必要マスク枚数やプロセス工数が著しく増大していた。これに対して、本実施形態によれば、上記半導体記憶素子３１と半導体スイッチング素子３２との形成プロセスのうち、多くの工程が共通するので、不揮発性メモリと論理回路とを混載するプロセスについて、飛躍的にマスク枚数およびプロセス工数を削減することが可能になる。従って、メモリ周辺回路、ＭＰＵおよびＳＲＡＭ等と、不揮発性メモリとを混載したチップの歩留まりが向上し、コストが削減できる。
【０１２８】
（第４の実施形態）
本発明の第４の実施形態を図５および図６を用いて詳細に説明する。
【０１２９】
本実施形態において、論理回路領域のデバイスと、メモリ領域のデバイスとが、同一基板上で同時に複雑なプロセスを必要とすることなく簡易に形成できることを説明する。より詳しくは、ゲート電極を形成した後であって、ゲート電極の側壁にメモリ機能体を構成する材料を堆積する前に、フォトリソグラフィ工程およびそれに続く不純物注入工程を行う。これにより、通常の構造の半導体スイッチング素子を形成する領域に選択的にＬＤＤ領域を形成して、半導体スイッチング素子と、半導体記憶素子とを並行して作製することができることを説明する。
【０１３０】
図５および図６について、右側と左側とは互いに異なるデバイスを示しており、右側にメモリ領域における半導体記憶素子を示し、左側に論理回路領域における半導体スイッチング素子を示す。
【０１３１】
まず、図５（ａ）に示すように、ｐ型の導電型を有する半導体基板１上に、ＭＯＳ（金属―酸化膜―半導体）形成プロセスを経て、ＭＯＳ構造を有するゲート絶縁膜２およびゲート電極３、つまり、ゲートスタック８を形成する。このゲートスタック８の製造方法は、第２の実施形態に示したものと同様の方法を用いればよい。
【０１３２】
次に、図５（ｂ）に示すように、通常構造のトランジスタを形成する論理回路領域４のみに、ＬＤＤ領域６を形成する。この際、メモリ領域５には、フォトレジスト７を形成することにより、ＬＤＤ領域は形成しない。上記フォトレジストは、不純物注入を阻止するものであり、選択的に除去できるものであれば良く、例えば窒化膜等の絶縁膜を用いることができる。
【０１３３】
次に、図５（ｃ）に示すように、上記ゲートスタック８および上記半導体基板１の露出面の上に、表面が酸化されているシリコンドット１０、つまり、シリコンドット１０と包含絶縁膜２１とからなる電荷保持部を堆積させる。この電荷保持部の製造方法は、第２の実施形態に示したものと同様の方法を用いればよい。
【０１３４】
次に、図６（ｄ）に示すように、上記半導体基板１およびゲート電極３の露出表面上に、絶縁膜１５を略均一に堆積する。この絶縁膜１５は、ＨＴＯ等のＣＶＤをもちいたステップカバレッジのよい膜を用いるとよい。ＨＴＯで形成した場合、上記絶縁膜１５の厚みは２０ｎｍ〜１００ｎｍ程度であればよい。
【０１３５】
次に、図６（ｅ）に示すように、堆積絶縁膜１５を異方性エッチングすることにより、ゲートスタック８の側壁に側壁絶縁体１６、シリコンドット１０および包含絶縁膜２１からなるメモリ機能体１１を、側壁スペーサー状に形成する。上記メモリ機能体１１の製造方法は、第２の実施形態に示したものと同様の方法を用いればよい。
【０１３６】
次に、図６（ｆ）に示すように、上記ゲート電極３およびメモリ機能体１１からなるソース／ドレイン注入マスク領域１４をマスクとして不純物注入を行い、所定の熱処理を経て、ソース／ドレイン拡散領域１３を自己整合的に形成する。
【０１３７】
以上のプロセスを用いることにより、同一の半導体基板１上に、論理回路領域のみに選択的にＬＤＤ領域を形成し、半導体スイッチング素子４２と半導体記憶素子４１とを、複雑なプロセスを必要とせず簡易に並行して形成できる。
【０１３８】
上記半導体記憶素子４１では、上記メモリ機能体１１に電荷が保持された場合、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。これにより、電荷の有無を区別する半導体記憶素子が形成される。
【０１３９】
また、ゲート絶縁膜２とメモリ機能体１１とを分離して配置する（従来におけるようにゲート絶縁膜とメモリ機能体との両方をゲート電極の下方に配置しない）ことにより、通常構造のトランジスタと同じ製造工程で、この通常構造のトランジスタとメモリセルトランジスタとを並行して形成できる。したがって、メモリ周辺回路とメモリ回路との混載プロセスを非常に簡単に実施して、メモリ周辺回路とメモリ回路とを同一基板上に混載してなる半導体装置を、容易に製造することができる。
【０１４０】
本実施形態の半導体記憶素子によれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化が可能である。
【０１４１】
また、上記メモリ機能体１１のシリコンドット１０は、半導体基板１およびゲート電極３に包含絶縁膜２１を介して接しているため、保持電荷のリークを効果的に抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０１４２】
（第５の実施形態）
本発明の第５の実施形態を、図７および図８を用いて説明する。
【０１４３】
本実施形態の半導体装置の製造方法は、第４の実施形態の製造方法と略同じ工程を有する。第５の実施形態の半導体装置の製造方法は、第４実施形態の半導体装置の製造方法に対して、シリコンドット１０、包含絶縁膜２１および側壁絶縁体１６と、半導体基板１およびゲートスタック８との間に、Ｌ字型ポリシリコン膜２４およびＬ字型絶縁膜１２を形成することが異なる。本実施形態により作製された半導体装置は、第４実施形態による半導体装置の効果に加えて、上記Ｌ字型ポリシリコン膜２４およびＬ字型絶縁膜１２によって、半導体記憶素子のしきい値電圧のバラツキを抑制する効果が得られる。なお、上記Ｌ字型とは、単に角を有する形状を有することを示しているに過ぎず、完全に直角であることを示すものではない。以下、Ｌ字型について、同様である。
【０１４４】
本実施形態においても、メモリ領域における半導体記憶素子と、論理回路領域における半導体スイッチング素子とが、略共通する簡易な工程によって、並行して容易に形成される。より詳しくは、同一基板上において、ＬＤＤ拡散領域を形成する領域と形成しない領域とを形成し、半導体スイッチング素子と、半導体記憶素子を共通して形成する。
【０１４５】
図７および図８において、左側に論理回路領域４に形成される半導体スイッチング素子を示し、右側に不揮発性メモリ領域５に形成される半導体記憶素子を示す。
【０１４６】
まず、第４の実施形態の製造方法と同様にして、半導体基板１上の論理回路領域４について、ゲートスタック８の両側に相当する半導体基板表面にＬＤＤ領域６を形成して、図５（ｂ）に示す構造と同一の構造を形成する。
【０１４７】
次に、図７（ａ）に示すように、上記ゲートスタック８および上記半導体基板１の露出面上に、第１絶縁膜９を略均一な厚みに形成する。この第１絶縁膜９は、電子が通過する絶縁膜となるため、耐圧が高く、かつ、リーク電流が少ない信頼性の高い膜がよい。例えば、ゲート絶縁膜２材料と同様に、熱酸化膜、Ｎ_２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。これらの酸化膜を用いた場合、膜厚は１ｎｍ〜２０ｎｍ程度がよい。更に、上記第１絶縁膜９をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、これによって、低消費電力化ができる。この場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度の範囲である。
【０１４８】
続いて、上記第１絶縁膜９上に、ポリシコン膜２３を略均一に堆積する。なお、このポリシリコン膜に代えて、電子およびホール等の電荷を有する物質を保持することができる窒化膜、酸窒化膜および酸化膜や、分極等の現象によりメモリ機能体の表面に電荷を誘起することができる強誘電体のような材料からなる膜や、導体や半導体のような電荷を保持できるような材料からなる膜を形成してもよい。上記ポリシリコン膜２３の厚みは、２ｎｍ〜１００ｎｍ程度の範囲であればよい。
【０１４９】
次に、図７（ｂ）に示すように、ポリシリコン膜２３上に、シリコンドット１０が包含絶縁膜２１で包含されてなる電荷保持部を堆積させる。この電荷保持部の形成方法は、第２の実施形態に記載した方法と同様の方法を用いればよい。
【０１５０】
次に、図７（ｃ）に示すように、上記ポリシリコン膜２３上に、上記電荷保持部を覆うように絶縁材料を堆積して、略均一な厚みを有する堆積絶縁膜１５を形成する。上記堆積絶縁膜１５は、ＨＴＯ膜等のようなＣＶＤを用いて形成されるステップカバレッジのよい膜が好ましい。ＨＴＯ膜を用いた場合、膜厚は１０ｎｍ〜１００ｎｍ程度であればよい。なお、上記堆積絶縁膜１５は、この後の工程において、サイドウォールスペーサー形状にエッチングバックされ、ソース／ドレイン拡散領域を形成するための不純物注入の際の注入マスクとして働く。すなわち、このマスクの形状および寸法で、ソース／ドレイン拡散領域の形状や、このソース／ドレイン拡散領域の上記ゲート電極に対するオフセット寸法が規定される。したがって、ソース／ドレイン拡散領域の形状やオフセット寸法を適切に設定するために、上記堆積絶縁膜１５の厚みについても適宜調整する必要がある。
【０１５１】
次に、図８（ｄ）に示すように、上記堆積絶縁膜１５、シリコンドット１０および包含絶縁膜２１を異方性エッチングする。これによって、各ゲートスタック８の両側に、第１絶縁膜９およびポリシリコン膜２３を介して、シリコンドット１０および包含絶縁膜２１を含むサイドウォールスペーサ形状の側壁絶縁体１６を形成する。上記異方性エッチングは、上記絶縁膜１５および包含絶縁膜２１を選択的にエッチングでき、ポリシリコン膜２３に対するエッチング選択比の大きな条件で行うとよい。ただし、ポリシリコン膜２３とシリコンドット１０は材料がともにシリコンであるため、エッチングすべきシリコンドットが、エッチングされないで残って残渣が生じる場合がある。この場合は、異方性エッチング後にフッ酸等を用いた等方性のウエットエッチングを用いて、側壁絶縁体１６の表面を等方性エッチングすることにより、シリコンドットの残渣をリフトオフする。それでもシリコンドットの残渣が残る場合は、このシリコンドットを酸化し、フッ酸等を用いた等方性のウエットエッチングによって除去する。
【０１５２】
次に、図８（ｅ）に示すように、包含絶縁膜２１およびシリコンドット１０を含んだ側壁絶縁体１６をマスクにし、表面に露出したポリシリコン膜２３および第１絶縁膜９をエッチングすることにより、Ｌ字形状をなすＬ字型ポリシリコン２４およびＬ字型絶縁体１２を形成する。上記エッチングは、ポリシリコン膜２３および第１絶縁膜９を選択的にエッチングでき、半導体基板１に対するエッチング選択比の大きな条件で行うとよい。これにより、Ｌ字型絶縁体１２、Ｌ字型ポリシリコン２４、シリコンドット１０、包含絶縁膜２１および側壁絶縁体１６からなるメモリ機能体７１を形成する。
【０１５３】
また、図７（ｃ）の工程から図８（ｅ）の工程までの全ての工程を、１つの工程で行なってもよい。つまり、第１絶縁膜９、ポリシリコン膜２３、シリコンドット１０、包含絶縁膜２１および堆積絶縁膜１５のいずれも選択的にエッチングでき、かつ、上記ゲート電極３の材料および半導体基板１の材料に対するエッチング選択比の大きな条件を用いた異方性エッチングを行う。これによって、通常２工程必要なところを１工程で進めることができるため、工程数を減少させることができる。ただし、シリコンドット１０とポリシリコン膜２３、ゲート電極３の材料、および、半導体基板１の材料は、本実施形態における典型的な例としてはシリコンを用いているため、半導体基板１およびゲート電極３の材料に対してエッチング選択比を大きく取ることが難しい。そこで、ポリシリコン膜２３およびシリコンドット１０は残るが、第１絶縁膜９および堆積絶縁膜１５はエッチングされるような条件でエッチングし、その後、熱酸化を行なって、上記残ったポリシリコン膜２３およびシリコンドット１０等による残渣の一部または全部を酸化する。その後、ウエットエッチングを用いて、側壁絶縁体１６の表面を等方性エッチングすることにより、シリコンドットの残渣をリフトオフする。それでも残渣が残る場合は、残渣のシリコンドットを酸化し、フッ酸等を用いた等方性のウエットエッチングを用いればよい。
【０１５４】
なお、図示しないが、図８（ｅ）までの工程において、上記第１絶縁膜９はエッチングしなくてもよい。エッチングしないで残した第１絶縁膜９を、後の工程の不純物注入時に注入保護膜として利用することにより、注入保護膜を別個に形成する工程を削除できる。
【０１５５】
ここにおいて、上記メモリ機能体７１を構成するＬ字型ポリシリコン２４について、上記メモリ機能体７１の形成後に、ゲート電極３の左右のメモリ機能体７１を互いに絶縁する必要がある。なお、ポリシリコン以外の導電性を有する導体または半導体等を含む材料を用いて形成する場合も同様である。以下、上記ポリシリコンを含む導電性を有する材料で形成されて、上記Ｌ字型ポリシリコン２４に相当する部分をＬ字型導電体１８という。
【０１５６】
図９（ａ）は、図８（ｅ）の工程における半導体基板１の表面を示す平面図である。図９（ａ）に示すように、上記メモリ機能体７１の側壁絶縁体１６の一部（除去領域）をエッチングにより除去する。除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外の側壁絶縁体１６をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行い、側壁絶縁体１６の露出部である除去領域を除去する。上記異方性エッチングは、側壁絶縁体１６を選択的にエッチングでき、ゲート電極３に対するエッチング選択比の大きな条件で行う。上記除去領域は、素子分離領域上に存在することが望ましい。
【０１５７】
さらに、等方性または異方性のエッチングを用いて、Ｌ字型導電体１８の一部（図９（ｂ）の除去領域）を除去し、図９（ｂ）に示すような形状にする。除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外のＬ字型導電体１８をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行い、Ｌ字型導電体１８の露出部である除去領域を除去する。上記エッチングは、上記Ｌ字型導電体１８を選択的にエッチングでき、かつ、上記Ｌ字型絶縁体１２およびゲート電極３に対するエッチング選択比の大きな条件で行うことが望ましい。ただし、上記Ｌ字型導体１８の材料としてゲート電極と同じ材料を用いている場合は、このゲート電極３に対する選択比が大きくとれない。そこで、ゲート電極３のエッチングを避けるため、図８（ｅ）の工程で第１絶縁膜９をエッチングせずに残しておくのがよい。これによって、上記第１絶縁膜９は、上記エッチング時におけるゲート電極３の保護膜として、かつ、後の注入工程における注入保護膜としての役割を担うことができるので、工程の削減ができて、製造コストが低減できる。
【０１５８】
ここで、上記側壁絶縁体１６と同様に、上記Ｌ字型導電体１８の除去領域は、素子分離領域上に存在することが望ましい。また、上記第１絶縁体９を、上記ゲート電極３の上側面を覆うように残した場合、ソース／ドレインのコンタクトとゲート電極３との短絡を抑制することができ、これによって、微細化が容易になり、メモリのさらなる高集積化が可能となる。
【０１５９】
また、図９（ｂ）の平面図に示すように、Ｌ字型絶縁体１２を残して、メモリ機能体７１の一部（除去領域）をエッチングにより１度に除去することもできる。この除去方法は、既知のフォトリソグラフィ工程を用いて、除去領域以外のメモリ機能体７１をカバーするように、フォトレジストをパターニングする。その後、異方性エッチングを行いてメモリ機能体の露出部である除去領域を除去する。上記エッチングは、Ｌ字型ポリシリコン２４、シリコンドット１０、包含絶縁膜２１および側壁絶縁体１６を選択的にエッチングでき、かつ、Ｌ字型絶縁体１２に対するエッチング選択比が大きな条件で行う。この典型的な例では、第１の絶縁体として窒化膜を用いる。ただし、上記除去領域は、素子分離領域上に存在することが望ましい。上記選択エッチングの結果、Ｌ字型絶縁体１２が図８（ｄ）におけるような形状をなして残り、ゲート電極３の外周を覆うので、ソース／ドレインのコンタクトとゲート電極３との短絡を抑制することができる。これによって、微細化が容易になり、メモリのさらなる高集積化が可能となる。
【０１６０】
次に、図８（ｆ）に示すように、上記ゲート電極３およびメモリ機能体７１からなるソース／ドレイン注入マスク領域１４をマスクとして不純物注入を行い、所望の熱処理を加えることにより、ソース／ドレイン拡散領域１３を自己整合的に形成する。その後、周知の工程を経ることによって、半導体スイッチング素子５２と半導体記憶素子５１とを備える半導体装置が形成される。
【０１６１】
以上のように、ＬＤＤ領域が形成されて論理回路領域に用いられる半導体スイッチング素子５２、および、メモリ領域に用いられる半導体記憶素子５１を、同一基板上に、複雑な工程を用いることなく比較的少ない工程によって、容易に並行して形成することができる。
【０１６２】
上記半導体記憶素子５１は、メモリ機能体７１の記憶保持部に電荷が保持された場合に、チャネル形成領域の一部が上記電荷による影響を強く受けるので、ドレイン電流値が変化する。この電流値の変化によって電荷の有無を区別して、メモリ機能を奏する。
【０１６３】
本実施形態の半導体装置の製造方法によれば、上記半導体記憶素子５１のゲートスタック８とメモリ機能体７１とを分離して配置することにより、半導体記憶素子５１と半導体スイッチング素子５２とを、標準的なＭＯＳＦＥＴの製造工程に対して大幅な工程の変更や工程の増加をすること無く、１つの半導体基板１上に混載することが可能となった。したがって、メモリ領域と、論理回路領域とを１つのチップ上に混載するための製造コストを大幅に削減することができる。
【０１６４】
また、上記ゲート電極３に対して上記ソース／ドレイン拡散領域１３，１３がオフセットした半導体記憶素子５１と、上記オフセットが無い半導体スイッチング素子５２とを、自己整合的な工程で同一基板上に形成できるので、メモリ効果の高い半導体記憶素子５１と、電流駆動力の高い半導体スイッチング素子５２とを、複雑なプロセスを用いること無く簡易に混載できる。
【０１６５】
さらに、本実施形態の半導体装置の製造方法によれば、１トランジスタ当り２ビットの記憶を実現する半導体記憶素子が得られるので、１ビットあたりのメモリ素子の占有面積を縮小することができ、従来と同一の寸法の下で、大容量のメモリを形成できる。
【０１６６】
また、上記メモリ機能体７１において、シリコンドット１０は、少なくとも包含絶縁膜２１を介して半導体基板１およびゲート電極３と接しているので、保持電荷のリークを効果的に抑制することができる。したがって、電荷保持特性がよく、長期信頼性の高い半導体記憶素子５１が形成できる。
【０１６７】
さらに、上記半導体基板１とＬ字型ポリシリコン膜２４の間のＬ字型絶縁膜１２、上記Ｌ字型ポリシリコン膜２４とシリコンドット１０間の側壁絶縁体１６および包含絶縁膜２１、および、隣合うシリコンドット１０の間の包含絶縁膜２１を、トンネル電流が流れる程度に薄く形成することにより、２重トンネル接合を用いたクーロンブロッケード効果を奏することができる。これによって、電荷を安定に保持しつつ、電荷の注入／消去の際に必要となる電圧を低くすることができる。したがって、低消費電力化が達成できる。
【０１６８】
また、上記半導体基板１と複数のシリコンドット１０との間に、半導体または導電体からなる膜（本実施形態ではＬ字型ポリシリコン膜２４）を配置することにより、上記シリコンドット１０の位置や大きさのバラツキが半導体基板１に与える影響を抑制することができる。したがって、誤読み出しが抑制され、信頼性の高い半導体記憶素子および半導体装置が提供できる。
【０１６９】
（第６の実施形態）
第６の実施形態では、本発明の半導体記憶素子が備えるメモリ機能体の構造の最適化を行なう。本発明のメモリ機能体は、電荷を保持できる領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される。例えば、図１０に示すように、シリコン微粒子１４２および包含シリコン酸化膜からなる電荷保持部と、それを覆うように形成されたシリコン酸化膜１４３とで、メモリ機能体１６１、１６２が構成されている。ここで、上記シリコン微粒子１４２は、上記電荷を保持できる機能を果たす。また、上記包含シリコン酸化膜およびシリコン酸化膜１４３は、上記シリコン微粒子１４２中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。なお、図１０において、上記包含シリコン酸化膜と、これを覆うシリコン酸化膜１４３とは、同一の材料からなるので、境界線を図示していない。
【０１７０】
また、上記メモリ機能体１６１、１６２における電荷を保持できる領域（シリコン微粒子１４２）は、ソース／ドレイン拡散領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、ソース／ドレイン拡散領域１１２、１１３の少なくとも一部の領域上に、電荷を保持できる領域（シリコン微粒子１４２）の少なくとも一部が存在することを意味する。なお、上記メモリ機能体１６１、１６２のシリコン微粒子１４２がソース／ドレイン拡散領域１１２、１１３とそれぞれオーバーラップしている場合、当然に、上記シリコン微粒子１４２を含む電荷保持部もソース／ドレイン拡散領域１１２、１１３とオーバーラップする。図１０において、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極とソース／ドレイン拡散領域との）オフセット領域である。上記ゲート絶縁膜１１４下であって半導体基板１１１の表面部分はチャネル形成領域となる。
【０１７１】
以下、上記メモリ機能体１６１、１６２におけるシリコン微粒子１４２とソース／ドレイン拡散領域１１２、１１３とがオーバーラップすることによる効果を説明する。
【０１７２】
図１１は、図１０の右側のメモリ機能体１６２周辺部の拡大図である。Ｗ１はゲート電極１１４とソース／ドレイン拡散領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のチャネル長方向の切断面におけるメモリ機能体１６２の幅を示しているが、メモリ機能体１６２のうちシリコン微粒子１４２のゲート電極１１７から遠い側の端が、ゲート電極１１７から遠い側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。メモリ機能体１６２と拡散領域１１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、メモリ機能体１６２のうちシリコン微粒子１４２が、拡散領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１７３】
なお、図１２に示すように、メモリ機能体１６２ａのうちシリコン微粒子１４２ａのゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン微粒子１４２ａのゲート電極と遠い側の端までと定義すればよい。
【０１７４】
図１１の構造における消去状態（ホールが蓄積されている）のドレイン電流は、シリコン微粒子１４２とソース／ドレイン拡散領域１１３とがオーバーラップする形状においては充分な電流値が得られるが、シリコン微粒子１４２とソース／ドレイン拡散領域１１３とがオーバーラップしない形状においてはシリコン微粒子１４２とソース／ドレイン拡散領域１１３との距離が離れると急激に減少し、３０ｎｍ程度離れると３桁程度減少する。
【０１７５】
ドレイン電流値は、読出し動作速度にほぼ比例するので、シリコン微粒子１４２とソース／ドレイン拡散領域１１３との距離が離れにつれて、メモリの性能は急速に劣化する。一方、シリコン微粒子１４２とソース／ドレイン拡散領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン微粒子１４２の少なくとも一部とソース／ドレイン領域とがオーバーラップすることが好ましい。
【０１７６】
上記メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、ソース／ドレイン拡散領域１１２をソース電極とし、ソース／ドレイン拡散領域１１３をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１７７】
一方、２つのメモリ機能体１６１，１６２のうちの片側のみに情報を記憶させる場合、または、２つのメモリ機能体１６１，１６２を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１７８】
なお、図１１には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。上記ウェル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作（書換え動作および読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１７９】
上記メモリ機能体１６１，１６２は、メモリの保持特性を向上させる観点から、電荷を保持できる機能を有する微粒子と絶縁膜とを含んでいるのが好ましい。本実施形態では、微粒子として電荷をトラップする準位を有するシリコン微粒子１４２、絶縁膜として微粒子に蓄積された電荷の散逸を防ぐ機能を有する包含シリコン酸化膜、および、シリコン酸化膜１４３を用いている。上記メモリ機能体１６１，１６２は、上記微粒子と絶縁膜とを含むことにより、電荷の散逸を防いで保持特性を向上させることができる。
【０１８０】
また、上記メモリ機能体１６１，１６２は、ゲート絶縁膜の表面と略平行に配置される微粒子を含むこと、すなわち、メモリ機能体における微粒子が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１３に示すように、メモリ機能体１６２のシリコン微粒子１４２を、ゲート絶縁膜１１４表面と略平行に配列する。すなわち、上記微粒子１４２は、ゲート絶縁膜１１４の表面を延長してなる面から、均一に所定距離をなして形成されることが好ましい。
【０１８１】
上記メモリ機能体１６２中に、上記ゲート絶縁膜１１４表面と略平行に位置する微粒子１４２が存在することにより、上記微粒子１４２に蓄積された電荷の多寡によって、上記オフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、上記微粒子１４２をゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、上記微粒子１４２に保持された電荷が、上記半導体基板から離れる方向に移動することが抑制されるので、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１８２】
さらに、上記メモリ機能体１６２は、上記ゲート絶縁膜１１４の表面と略平行に配置された微粒子１４２と、チャネル形成領域（またはウェル領域）との間に、絶縁膜（本実施形態では、シリコン酸化膜１４４のうちのオフセット領域１７１上の部分）が存在するのが好ましい。この絶縁膜により、上記微粒子１４２に蓄積された電荷の半導体基板１１１への散逸が抑制され、さらに保持特性のよい半導体記憶素子が得られる。
【０１８３】
なお、上記微粒子１４２の大きさを制御すると共に、この微粒子１４２下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板１１１表面から上記微粒子１４２中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板１１１表面から微粒子１４２中に蓄えられる電荷までの距離を、上記微粒子１４２下の絶縁膜の最小膜厚値から、上記微粒子１４２下の絶縁膜の最大膜厚値と微粒子１４２の大きさの最大値との和までの間に制御することができる。これにより、上記微粒子１４２に蓄えられた電荷により発生する電気力線の密度を制御することが可能となり、半導体記憶素子のメモリ効果のバラツキを非常に小さくすることが可能となる。
【０１８４】
（第７の実施形態）
第７の実施形態では、第６実施形態の半導体記憶素子と同一構造を有する半導体記憶素子について、ゲート電極、メモリ機能体およびソース／ドレイン領域間の距離の最適化を行なう。本実施形態において、第６実施形態と同一の機能を有する部分には同一の参照番号を付して、詳細な説明を省略する。
【０１８５】
図１４において、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１８６】
まず、上記各距離について、Ｂ＜Ｃであることが好ましい。チャネル形成領域のうちゲート電極１１７下の部分とソース／ドレイン領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、メモリ機能体１６１、１６２（シリコン微粒子１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１８７】
また、上記ゲート電極１１７とソース／ドレイン領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極１１７に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体１６１，１６２に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン微粒子１４２）においてメモリ効果が発現し得る。
【０１８８】
以上のことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１８９】
（第８の実施形態）
第８の実施形態の半導体記憶素子は、図１５に示すように、半導体基板に代えてＳＯＩ基板を有する以外は、第６実施形態の半導体記憶素子と同一の構成を有する。第６実施形態と同一の機能を有する部分には同一の参照番号を付して、詳細な説明を省略する。
【０１９０】
本実施形態の半導体記憶素子によれば、ＳＯＩ基板特有の基板浮遊効果が発現しやすくなり、それによって、ホットエレクトロン発生効率を向上させることができ、書込み速度を高速化できる。
【０１９１】
図１５に示すように、この半導体記憶素子は、基板１８１上に埋め込み酸化膜１８３が形成され、さらにその上にＳＯＩ層が形成されている。このＳＯＩ層内にソース／ドレイン拡散領域１１２、１１３が形成され、それ以外の領域はボディ領域１８２となっている。
【０１９２】
本実施形態の半導体記憶素子においても、第６の実施形態の半導体記憶素子と同様の作用効果を奏する。さらに、ソース／ドレイン拡散領域１１２、１１３とボディ領域１８２との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１９３】
（第９の実施形態）
第９の実施形態の半導体記憶素子は、図１６に示すように、Ｎ型のソース／ドレイン領域１１２、１１３のチャネル形成領域側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、第６の実施形態の半導体記憶素子と同一の構成を有する。第６実施形態と同一の機能を有する部分には同一の参照番号を付して、詳細な説明を省略する。
【０１９４】
上記Ｐ型高濃度領域１９１においてＰ型を与える不純物（例えばボロン）濃度を、ゲート電極直下の領域１９２においてＰ型を与える不純物濃度よりも高く形成する。上記Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３程度が適当である。また、上記ゲート電極直下の領域１９２のＰ型の不純物濃度は、例えば、５×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３とすることができる。
【０１９５】
このように、上記Ｐ型高濃度領域１９１を設けることにより、ソース／ドレイン拡散領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込みおよび消去動作時にホットキャリアが発生し易くなり、書込み動作および消去動作の電圧を低下させ、あるいは書込み動作および消去動作を高速にすることが可能となる。さらに、上記ゲート電極直下の領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低くまたは書換え速度が高速で、かつ、読出し速度が高速な半導体記憶素子を得ることができる。
【０１９６】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極１１７の直下ではない）に、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値が著しく上昇する。この上昇の程度は、Ｐ型高濃度領域をゲート電極１１７の直下に設けた場合に比べて著しく大きい。メモリ機能体１６１，１６２に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体１６１，１６２に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極直下の領域１９２の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存しない一方、書込み時の閾値は、Ｐ型高濃度領域１９１の不純物濃度によって非常に大きな影響を受ける。したがって、Ｐ型高濃度領域１９１をメモリ機能体１６１，１６２の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみを大きく変動させることができ、その結果、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【０１９７】
（第１０の実施形態）
第１０の実施形態の半導体記憶素子は、図１７に示すように、メモリ機能体１６１，１６２の電荷保持部に含まれるシリコン微粒子１４２と、チャネル形成領域またはウェル領域とを隔てる部分であって側壁絶縁膜１４３の下端部の厚さＴ１（シリコン微粒子の下端を点線で結び、この点線と半導体基板との距離として図示している）が、ゲート絶縁膜１１４の厚さ（Ｔ２）よりも薄いこと以外は、第６の実施形態の半導体記憶素子と実質的に同一の構成を有する。第６実施形態と同一の機能を有する部分には同一の参照番号を付して、詳細な説明を省略する。
【０１９８】
上記ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、上記メモリ機能体１６１，１６２の側壁絶縁膜１４３の下端部の厚さＴ１は、耐圧の要請かかわらず、Ｔ２よりも薄くすることが可能である。この厚さＴ１を薄くすることにより、メモリ機能体の微粒子１４２への電荷の注入が容易になり、書込み動作および消去動作の電圧を低下させ、または、書込み動作および消去動作を高速にすることが可能となる。また、上記シリコン微粒子１４２に電荷が蓄積された時にチャネル形成領域またはウェル領域に誘起される電荷量が増えるので、メモリ効果を増大させることができる。
【０１９９】
したがって、Ｔ１＜ＴＧとすることにより、メモリの耐圧性能を低下させることなく、書込み動作および消去動作の電圧を低下させ、または書込み動作および消去動作を高速にし、しかも、メモリ効果を増大することが可能となる。
【０２００】
なお、上記側壁絶縁膜１４３の下端の厚さＴ１は、製造工程において、厚みの均一性や膜質を一定の水準に維持することが可能であり、かつ、電荷保持特性が極端に劣化しない限界のＺ摘みである０．８ｎｍ以上であることが、より好ましい。
【０２０１】
（第１１の実施形態）
第１１の実施形態の半導体記憶素子は、図１８に示すように、メモリ機能体１６１，１６２の電荷保持部に含まれるシリコン微粒子１４２と、チャネル形成領域またはウェル領域とを隔てる部分であって側壁絶縁膜１４３の下端部の厚さＴ１（シリコン微粒子の下端を点線で結びその点線と半導体基板との距離として図示している）が、ゲート絶縁膜１１４の厚さＴ２よりも厚いこと以外は、第６の実施形態の半導体記憶素子と実質的に同一の構成を有する。第６実施形態と同一の機能を有する部分には同一の参照番号を付して、詳細な説明を省略する。
【０２０２】
上記ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、側壁絶縁膜１４３の下端部の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。上記側壁絶縁膜１４３の下端部の厚さＴ１をＴ２よりも厚くすることにより、上記シリコン微粒子１４２に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０２０３】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０２０４】
なお、上記側壁絶縁膜１４３の下端部の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０２０５】
（第１２の実施形態）
本発明の第１２の実施形態を、図１９（ａ），（ｂ）を用いて説明する。
【０２０６】
本実施形態では、本発明の半導体装置を用いてＩＣカードを形成する。
【０２０７】
図１９（ａ）に示すように、本実施形態のＩＣカード内には、ＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｉｎｇＵｎｉｔ：超小型演算装置）部、および、コネクト部が内蔵されている。上記ＭＰＵ部は、データメモリ部、演算部、制御部、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ：読み出し専用メモリ）およびＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：随意読み出し書き込み可能メモリ）を備え、これらが１つのチップで形成されている。このＭＰＵ部が、本発明の半導体装置によって形成されている。上記ＭＰＵ部内の各部は、配線（データバス、電源線等を含む）で接続されている。また、上記コネクト部は、このＩＣカードのデータの書き込みおよび読取りを行なう外部のリーダライタ（読み書き部）の接続部に接続され、このコネクト部を介して、上記リーダライタから電力が供給されると共に、上記リーダライタとデータの交換を行なう。
【０２０８】
本実施形態のＩＣカードの特徴点は、上記演算部とデータメモリ部が１つの半導体チップ上に混載してＭＰＵ部を構成している点である。上記データメモリ部は、本発明の半導体記憶素子を用いて形成している。この半導体記憶素子は、第１実施形態で説明したように、微細化が容易であり、かつ、２ビット動作が可能であるから、この半導体記憶素子によって形成したメモリセルアレイの面積を容易に縮小できる。したがって、このメモリセルアレイの製作コストを削減することができ、このメモリセルアレイをデータメモリ部に用いたＩＣカードは、コストが削減できる。
【０２０９】
また、上記ＭＰＵ部は、上記データメモリ部を内蔵して１つのチップで形成しているので、ＩＣカードのコストを大きく低減することができる。
【０２１０】
さらに、上記データメモリ部を本発明の半導体記憶素子を用いて形成するのに加えて、他の回路部は本発明の半導体スイッチング素子を用いて形成している。つまり、本発明の半導体装置で上記ＭＰＵ部を構成している。したがって、例えばデータメモリ部をフラッシュメモリで形成した場合に比べて、演算部および制御部などの論理回路を構成する半導体スイッチング素子と、データメモリ部を構成する半導体記憶素子とを、比較的容易かつ少ない工程で並行して形成できる。したがって、簡略化された工程によって、演算部等とデータメモリ部とが混載されたＭＰＵ部を、低コストで作製できる。
【０２１１】
なお、上記ＭＰＵ部のＲＯＭは、本発明の半導体記憶素子で構成してもよい。このようにすれば、ＭＰＵ部を駆動するためのプログラムが格納されているＲＯＭを外部から書き換えることが可能となり、ＩＣカードの機能を飛躍的に高くすることができる。上記半導体記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、従来、マスクＲＯＭで構成されていた上記ＲＯＭを、上記半導体記憶素子に置き換えても、チップ面積の増大を殆ど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載を容易に行なうことができる。
【０２１２】
図１９（ｂ）は、ＩＣカードの変形例を示す図である。図１９（ｂ）に示すように、このＩＣカードには、ＭＰＵ部、ＲＦインターフェース部、および、アンテナ部が内蔵されている。上記ＭＰＵ部内には、図１９（ａ）のＩＣカードと同様のデータメモリ部、演算部、制御部、ＲＯＭおよびＲＡＭが設けられており、これらが１つのチップに形成されている。上記ＭＰＵ部内の各部は、配線（データバス、電源線等を含む）で接続されている。
【０２１３】
図１９（ｂ）のＩＣカードが、図１９（ａ）のＩＣカードと異なるのは、非接触型であるという点である。そのため、制御部はコネクト部ではなくＲＦインターフェース部と接続されている。このＲＦインターフェース部は、さらに、アンテナ部に接続されている。このアンテナ部は、外部機器との通信および集電機能を有する。上記ＲＦインターフェース部は、上記アンテナ部から伝達された高周波信号を整流し電力を供給する機能と、信号の変調および復調機能を有する。なお、上記ＲＦインターフェース部およびアンテナ部は、ＭＰＵ部と１つのチップ上に混載されていてもよい。
【０２１４】
図１９（ｂ）のＩＣカードは非接触型であるから、外部との接続を行なうコネクタ部を通じた静電破壊を防止することができる。また、外部機器に必ずしも密着させる必要がないので、使用形態の自由度が大きくなる。さらには、データメモリ部を構成する半導体記憶素子は、本発明の半導体記憶素子で構成しているので、従来のフラッシュメモリ（約１２Ｖの電源電圧）に比べて低い電源電圧（例えば約９Ｖ）で動作する。したがって、上記ＲＦインターフェース部の回路を小型化し、コストを削減することができる。
【０２１５】
（第１３の実施形態）
本発明の第１３の実施形態を図２０を用いて説明する。
【０２１６】
本発明の半導体記憶素子および半導体装置は、電池駆動の携帯電子機器、特に携帯電話に用いることができる。なお、他の携帯電子機器としては、携帯情報端末、ゲーム機器等が挙げられる。
【０２１７】
図２０は、本発明の第１３の実施形態の携帯電子機器としての携帯電話を示す図である。この携帯電話は、ＭＰＵ部を、本発明の半導体装置で構成している。
【０２１８】
図２０に示すように、本実施形態の携帯電話は、ＭＰＵ部、マン・マシンインターフェース部、ＲＦ回路部、および、アンテナ部で構成している。上記ＭＰＵ部は、データメモリ部、演算部、制御部、ＲＯＭおよびＲＡＭが１つのチップに形成されている。上記ＭＰＵ部を構成する各部は、配線（データバス、電源線等を含む）で接続されている。
【０２１９】
本実施形態の携帯電話の特徴は、上記ＭＰＵ部について、演算部とデータメモリ部とが１つの半導体チップ上に混載されている点である。
【０２２０】
上記データメモリ部は、本発明の半導体記憶素子を用いて形成されたメモリセルアレイで構成しているので、製造コストが安価である。さらに、上記半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるので、上記メモリセルアレイの面積を効果的に縮小できる。したがって、このメモリセルアレイで構成したデータメモリ部を備えるＭＰＵ部の製造コストを、大幅に削減することができる。
【０２２１】
さらに、上記ＭＰＵ部は、上記データメモリ部が本発明の半導体記憶素子で形成されているのに加えて、他の回路が、本発明の半導体スイッチング素子で形成されている。つまり、上記ＭＰＵ部を、本発明の半導体装置で形成している。したがって、このＭＰＵ部は、上記演算部および制御部等と、上記データメモリ部とを、簡略化された混載プロセスによって、並行して容易に形成することができる。その結果、上記ＭＰＵ部の製造コストが効果的に削減されて、本実施形態の携帯電話のコストダウンが効果的に実行できる。また、上記ＭＰＵ部のＲＡＭを、本発明の半導体スイッチング素子で形成したＳＲＡＭで構成することにより、このＭＰＵ部を高機能かつ安価に作製でき、このＭＰＵ部を備える携帯電話の高機能化とコスト削減を効果的に行なうことができる。
【０２２２】
なお、上記ＭＰＵ部のＲＯＭは、本発明の半導体記憶素子で構成してもよい。これにより、上記ＭＰＵ部を駆動するためのプログラムが格納されているＲＯＭを外部から書き換えることが可能となり、携帯電話の機能を飛躍的に向上することができる。上記半導体記憶素子は、微細化が容易で、かつ、２ビット動作が可能であるから、従来マスクＲＯＭで形成されていた上記ＲＯＭを、この半導体記憶素子で置き換えても、チップ面積の増大を殆ど招かない。また、上記半導体記憶素子を形成する工程は、通常のＣＭＯＳ形成工程と殆ど変わらないので、上記ＲＯＭを、上記演算部および制御部と容易に混載することができる。
【０２２３】
以上のように、本発明の半導体装置を用いた携帯電子機器は、制御回路の製造コストが削減されるから、携帯電子機器のコストを削減することができる。また、制御回路と共に混載されるメモリ回路を大容量化して、携帯電子機器の機能を高度化することができる。
【０２２４】
【発明の効果】
以上より明らかなように、本発明の半導体記憶素子によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の下方に位置するチャネル形成領域と、上記チャネル形成領域の両側に形成され、このチャネル形成領域の導電型と逆の導電型を有する一対のソース／ドレイン拡散領域と、上記ゲート電極の両側に配置されたメモリ機能体とを備え、上記メモリ機能体は、電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部と、この複数の電荷保持部を覆う絶縁体とで形成され、上記メモリ機能体に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成されているので、上記メモリ機能体の微粒子に蓄積された電荷の散逸が効果的に防止されて、保持特性が良好で長期信頼性の高い半導体記憶素子が得られる。さらに、上記メモリ機能体の電荷保持部は、上記微粒子の表面に形成された絶縁膜が、略均一な膜厚を有するので、微粒子毎の大きさ等のバラツキによる誤読出しが抑制され、信頼性の高い半導体記憶素子が得られる。
【０２２５】
また、本発明の半導体装置によれば、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、上記半導体記憶素子と半導体スイッチング素子はそれぞれ、上記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下方に位置するチャネル形成領域と、このチャネル形成領域の両側に形成され、このチャネル形成領域の導電型と逆の導電型を有する一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、少なくとも上記半導体記憶素子は、上記ゲート電極の両側にメモリ機能体が配置され、上記メモリ機能体は、電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部と、この複数の電荷保持部を覆う絶縁体とで形成され、上記半導体スイッチング素子においては、上記ソース／ドレイン拡散領域の少なくとも一部が、上記ゲート電極の下方に位置しており、上記半導体記憶素子においては、ゲート長方向に関して、上記ゲート電極と上記ソース／ドレイン拡散領域との間に、間隔が設けられているので、上記メモリ機能体に蓄積される電荷によってメモリ機能を奏する上記半導体記憶素子と、上記メモリ機能体に蓄積される電荷に関わらずスイッチング機能を奏する上記スイッチング素子とが、比較的多い部分を共通して形成できて、同一の半導体基板上に容易に混載して半導体装置を構成できる。さらに、上記半導体スイッチング素子は、ソース／ドレイン拡散領域がゲート電極に対してオフセットしていないので、高速動作が可能になり、また、半導体記憶素子は、ソース／ドレイン拡散領域がゲート電極に対してオフセットしているので、良好なメモリ効果が得られる。さらに、上記複数の半導体スイッチング素子を用いて構成された論理回路部と、上記複数の半導体記憶素子を用いて構成された不揮発性のメモリ部とが同一基板上に混載された半導体装置を容易に形成できる。また、上記メモリ機能体は、電荷を蓄積する機能を有する微粒子の表面に、電荷の散逸を防止する機能を有する絶縁膜が形成されてなる電荷保持部を備えるので、上記微粒子に蓄積された電荷の散逸が効果的に防止されて、上記半導体記憶素子においては、長期信頼性の高い不揮発性のメモリ効果を奏することができる。さらに、上記メモリ機能体の電荷保持部は、上記微粒子の表面に形成された絶縁膜が、略均一な膜厚を有するので、上記半導体記憶素子においては、微粒子毎の大きさ等のバラツキによる誤読出しを抑制できて、信頼性を向上できる。
【０２２６】
また、本発明の半導体装置の製造方法によれば、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、上記メモリ領域および論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜およびゲート電極を形成する工程と、上記半導体基板の論理回路領域のみに、ソース／ドレイン拡散領域の一部となる第１の不純物注入領域を形成する工程と、少なくとも上記メモリ領域の上記ゲート電極の側面に、電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部と、この複数の電荷保持部を覆う絶縁体とで形成されたメモリ機能体を形成する工程と、上記メモリ領域および論理回路領域の半導体基板に、上記ゲート電極と形成された上記メモリ機能体とをマスクとして、上記第１の不純物注入領域を形成した不純物と同じ導電型の不純物を注入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物注入領域を形成する工程とを有するので、上記メモリ機能体に蓄積される電荷によってメモリ機能を奏する上記半導体記憶素子と、上記メモリ機能体に蓄積される電荷に関わらずスイッチング機能を奏する上記スイッチング素子とを、比較的多い共通の簡易な工程によって、同一の半導体基板上に容易に混載することができる。また、上記複数の半導体スイッチング素子を用いて構成された論理回路部と、上記複数の半導体記憶素子を用いて構成された不揮発性のメモリ部とを、同一基板上に混載された半導体装置を、容易に製造できる。また、上記メモリ機能体は、電荷を蓄積する機能を有する微粒子の表面に、電荷の散逸を防止する機能を有する絶縁膜が形成されてなる電荷保持部を備えるので、上記微粒子に蓄積された電荷の散逸が効果的に防止されて、保持特性が良好で長期信頼性の高い不揮発性の半導体記憶素子が製造できる。さらに、上記メモリ機能体の電荷保持部は、上記微粒子の表面に形成された絶縁膜が、略均一な膜厚を有するので、微粒子毎の大きさ等のバラツキによる誤読出しを抑制できて、良好な信頼性の半導体記憶素子を製造できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶素子の構造を示す断面図である。
【図２】図２（ａ）乃至（ｄ）は、本発明の第２の実施形態に係る半導体記憶素子の製造工程を示す断面図である。
【図３】図３（ａ），（ｂ）は、本発明の第３の実施形態に係る半導体装置を示す図である。
【図４】図４（ａ）乃至（ｄ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】図５（ａ）乃至（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】図６（ｄ）乃至（ｆ）は、図５（ｃ）に引き続いて、第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】図７（ａ）乃至（ｃ）は、本発明の第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】図８（ｄ）乃至（ｆ）は、図７（ｃ）に引き続いて、第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】図９（ａ）は、図８（ｅ）の工程における半導体基板の表面を示す平面図である。図９（ｂ）は、図９（ａ）の工程に続いて、Ｌ字型導電体の露出部を除去した様子を示す平面図である。
【図１０】本発明の第６の実施形態に係る半導体記憶素子の構造を示す断面図である。
【図１１】図１０の半導体記憶素子のメモリ機能体の周辺部を示す拡大図である。
【図１２】第６の実施形態に係る半導体記憶素子が備えるメモリ機能体について、微粒子の配置位置が異なるメモリ機能体を示す断面図である。
【図１３】第６の実施形態に係る半導体記憶素子が備える他のメモリ機能体を示す断面図である。
【図１４】本発明の第７の実施形態に係る半導体記憶素子を示す断面図である。
【図１５】本発明の第８の実施形態に係る半導体記憶素子を示す断面図である。
【図１６】本発明の第９の実施形態に係る半導体記憶素子を示す断面図である。
【図１７】本発明の第１０の実施形態に係る半導体記憶素子を示す断面図である。
【図１８】本発明の第１１の実施形態に係る半導体記憶素子を示す断面図である。
【図１９】図１９（ａ），（ｂ）は、本発明の第１２の実施形態に係るＩＣカードを示す図である。
【図２０】本発明の第１３の実施形態に係る携帯電子機器を示す図である。
【図２１】従来のフラッシュメモリを示す断面図である。
【符号の説明】
１半導体基板
２ゲート絶縁膜
３ゲート電極
８ゲートスタック
１０シリコンドット
１１メモリ機能体
１３ソース／ドレイン拡散領域
１６側壁絶縁体
１９チャネル形成領域
２０オフセット領域
２１包含絶縁膜

Claims

半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極の下方に位置するチャネル形成領域と、
上記チャネル形成領域の両側に形成され、このチャネル形成領域の導電型と逆の導電型を有する一対のソース／ドレイン拡散領域と、
上記ゲート電極の両側に配置されたメモリ機能体とを備え、
上記メモリ機能体は、電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部と、この複数の電荷保持部を覆う絶縁体とで形成され、
上記メモリ機能体に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成されていることを特徴とする半導体記憶素子。
請求項１に記載の半導体記憶素子において、
ゲート長方向に関して、上記ゲート電極と上記ソース／ドレイン拡散領域との間に、間隔が設けられていることを特徴とする半導体記憶素子。
半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、上記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の下方に位置するチャネル形成領域と、このチャネル形成領域の両側に形成され、このチャネル形成領域の導電型と逆の導電型を有する一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
少なくとも上記半導体記憶素子は、上記ゲート電極の両側にメモリ機能体が配置され、
上記メモリ機能体は、電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部と、この複数の電荷保持部を覆う絶縁体とで形成され、
上記半導体スイッチング素子においては、上記ソース／ドレイン拡散領域の少なくとも一部が、上記ゲート電極の下方に位置しており、
上記半導体記憶素子においては、ゲート長方向に関して、上記ゲート電極と上記ソース／ドレイン拡散領域との間に、間隔が設けられていることを特徴とする半導体装置。
請求項３に記載の半導体装置において、
上記半導体スイッチング素子の上記ソース／ドレイン拡散領域は、上記ゲート電極の下方に位置する部分が、ゲート長方向に関して上記メモリ機能体よりも外側に位置する部分よりも、不純物濃度が低いことを特徴とする半導体装置。
請求項３または４に記載の半導体装置を備えたことを特徴とするＩＣカード。
請求項３または４に記載の半導体装置を備えたことを特徴とする携帯電子機器。
半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体基板上に、電荷を蓄積する機能を有する微粒子と、この微粒子を形成する材料と同じ材料が酸化または酸窒化されてなり、上記微粒子の表面に形成され、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部を配置する工程と、
上記半導体基板上およびゲート電極上に、上記電荷保持部を覆うように絶縁体を堆積する工程と、
上記電荷保持部および絶縁体の一部を異方性エッチングで除去することにより、上記ゲート電極の側面に、上記電荷保持部および絶縁体からなるサイドウォール形状のメモリ機能体を形成する工程と、
上記ゲート電極および上記メモリ機能体をマスクとして、上記半導体基板に、ソース／ドレイン拡散領域を形成するための不純物注入を行う工程と
を有することを特徴とする半導体記憶素子の製造方法。
半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域および論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜およびゲート電極を形成する工程と、
上記半導体基板の論理回路領域のみに、ソース／ドレイン拡散領域の一部となる第１の不純物注入領域を形成する工程と、
少なくとも上記メモリ領域の上記ゲート電極の側面に、電荷を蓄積する機能を有する微粒子と、この微粒子の表面に形成されていると共に電荷の散逸を防止する機能を有し、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部と、この複数の電荷保持部を覆う絶縁体とで形成されたメモリ機能体を形成する工程と、
上記メモリ領域および論理回路領域の半導体基板に、上記ゲート電極と形成された上記メモリ機能体とをマスクとして、上記第１の不純物注入領域を形成した不純物と同じ導電型の不純物を注入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物注入領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法において、
上記メモリ機能体を形成する工程は、
半導体基板上に、電荷を蓄積する機能を有する微粒子と、この微粒子を形成する材料と同じ材料が酸化または酸窒化されてなり、上記微粒子の表面に形成され、かつ、略均一な膜厚を有する絶縁膜とからなる複数の電荷保持部を配置する工程と、
上記半導体基板上およびゲート電極上に、上記電荷保持部を覆うように絶縁体を堆積する工程と、
上記電荷保持部および絶縁体の一部を異方性エッチングで除去することにより、上記ゲート電極の側面に、上記電荷保持部および絶縁体からなるサイドウォール形状のメモリ機能体を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
請求項８または９に記載の半導体装置の製造方法において、
上記第２の不純物注入領域における不純物濃度は、上記第１の不純物注入領域における不純物濃度よりも大きいことを特徴とする半導体装置の製造方法。