JP2008078359A - 半導体装置の製造方法および半導体装置 - Google Patents

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Abstract

【課題】エクステンション領域または不純物拡散領域を制御性良く形成できる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００上にｎチャネル型およびｐチャネル型のＭＯＳトランジスタを形成する。ｐチャネル型ＭＯＳトランジスタは、ゲート電極１０２ａと、ゲート電極１０２ａの側面上に設けられ、ＩＶ族半導体からなる微粒子１１０が埋め込まれた第１のオフセットサイドウォール１０３ａとを有し、ｎチャネル型ＭＯＳトランジスタは、ゲート電極１０２ｂと、ゲート電極１０２ｂの側面上に設けられた第２のオフセットサイドウォール１０３ｂとを有する。ＩＶ族半導体のイオン注入後に熱処理することで微粒子１１０を形成させ、第１のオフセットサイドウォール１０３ａの幅を第２のオフセットサイドウォール１０３ｂより大きくすることができる。
【選択図】 図１

Description


本発明は、オフセットサイドウォールならびにサイドウォールを有する電界効果型トランジスタとそれらの製造方法に関するものである。
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型（ＭＯＳ）トランジスタを搭載することも可能となっている。このようなチップを実現するためには、数十ナノメートルオーダーの加工精度が要求されるリソグラフィー、エッチング等の超微細加工技術の進展だけでなく、ｎチャネル型ＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタそれぞれに適したトランジスタ構造を形成することが求められている。
ＭＯＳトランジスタでは、従来より、そのゲート電極の側面にオフセットサイドウォールあるいはサイドウォールが形成されたものが用いられている。オフセットサイドウォールを形成する場合を例に、その方法について簡単に説明する。
まず、半導体基板上にゲート電極を形成した後に、シリコン酸化膜に代表される絶縁膜をウェハ全面に堆積する。次いで、ドライエッチング等の手法を用いて、ウェハ全面に対してエッチバックを行うことで、ゲート電極の側面に絶縁体からなるオフセットサイドウォールを形成する。
しかしながら、上述の方法でオフセットサイドウォールを形成した場合、オフセットサイドウォールの幅が、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとで同じとなる。通常、ｎチャネル型ＭＯＳトランジスタのソース・ドレインエクステンション注入には、熱拡散が生じにくい砒素が用いられる。一方、ｐチャネル型ＭＯＳトランジスタのソース・ドレインエクステンション注入には、熱拡散が生じやすいボロンが用いられている。トランジスタを形成する際は、ｎチャネル型、ｐチャネル型ＭＯＳトランジスタでは、不純物活性化アニールに代表される熱処理工程が同時に入るため、例えば、ｎチャネル型ＭＯＳトランジスタに合わせてオフセットサイドウォールを形成した場合、その幅は薄くなる。幅の薄いオフセットサイドウォールをｐチャネル型ＭＯＳトランジスタに用いると、ゲート電極下の広い範囲にボロンがオーバーラップするため、短チャネル特性による特性劣化が大きいトランジスタが形成されてしまう。一方、ｐチャネル型ＭＯＳトランジスタに合わせて厚いオフセットサイドウォールを形成すると、砒素のオーバーラップ量が小さくなるため、ｎチャネル型ＭＯＳトランジスタがオフセット気味のトランジスタとなり駆動力の劣化が生じる。
ゲート長が比較的長い世代においては、不純物の注入ドーズ量の調整などで、ゲート電極下への不純物のオーバーラップ量を調整することができていたが、ゲート長が４５ｎｍ、３２ｎｍと非常に短い世代になると注入不純物のドーズ量調整だけでは数ナノメートルオーダーで調整が求められるオーバーラップ量を制御することが困難となる。そのため、ｎチャネル型ＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタそれぞれに最適化が可能なデュアルオフセットサイドウォールの形成が求められている。
デュアルオフセットサイドウォールの形成手法について、図７を用いて説明を行う（特許文献１）。図７（ａ）〜（ｄ）は、従来例に係るデュアルオフセットサイドウォールの形成方法を示す図である。
まず、図７（ａ）に示すように、半導体基板１３００の互いに異なる領域上（ＮＭＯＳ形成領域およびＰＭＯＳ形成領域）に、第１のゲート絶縁膜１３０１ａおよびポリシリコンからなる第１のゲート電極１３０２ａと、第２のゲート絶縁膜１３０１ｂおよびポリシリコンからなる第２のゲート電極１３０２ｂとをそれぞれ形成する。
続いて、図７（ｂ）に示すように、シリコン酸化膜などからなるオフセットサイドウォール用絶縁膜１３０３を半導体基板上の全面に厚さ１０ｎｍで堆積させる。
続いて、図７（ｃ）に示されるように、例えば半導体基板１３００のＰＭＯＳ形成領域上にレジストマスク１３０４を設けた状態で、半導体基板１３００の全面に砒素など比較的原子量の大きいｎ型不純物をイオン注入１３０５する。この場合、ＮＭＯＳ形成領域上のオフセットサイドウォール用絶縁膜１３０３にのみ砒素が注入され、イオン注入によりダメージを受けた絶縁膜１３０６が形成される。この絶縁膜１３０６のエッチングレートは、イオン注入によりダメージを受けていないオフセットサイドウォール用絶縁膜１３０３に比べて高くなっている。そのため、図７（ｄ）に示すように、エッチバック１３０７の際に絶縁膜１３０６の膜減りが発生し、オフセットサイドウォール１３０９よりも薄い薄膜オフセットサイドウォール１３０８が第１のゲート電極１３０２ａの側面に形成される。この後、第１のゲート電極１３０２ａおよび薄膜オフセットサイドウォール１３０８をマスクとし、ＰＭＯＳ形成領域を覆った状態で半導体基板１３００に砒素をイオン注入して第１のエクステンション領域１３２０ａを形成する。次に、ＮＭＯＳ領域を覆った状態で第２のゲート電極１３０２ｂおよびオフセットサイドウォール１３０９をマスクとして半導体基板１３００にボロンをイオン注入して第２のエクステンション領域１３２０ｂを形成する。
特開２００４−３０３７８９号公報
しかしながら、上記の方法でデュアルオフセットサイドウォールを形成した場合、オフセットサイドウォールの幅が変動し、トランジスタ特性が不安定になることがある。
上記の方法で、デュアルオフセットサイドウォールを形成する際のポイントは、薄膜オフセットサイドウォールを形成したい領域の絶縁膜のエッチングレートを他方に比べ高める事にあるが、そのために、絶縁膜に砒素などの原子量の大きい元素を注入してダメージを与えている。このダメージを受けた絶縁膜のドライエッチングレート、ウェットエッチングレートを一定に保つことは非常に困難であり、薄膜オフセットサイドウォール自体を形成することは可能であるが、その幅を一定にすることは困難である。
本発明の目的は、エクステンション領域または不純物拡散領域を制御性良く形成できる半導体装置およびその製造方法を提供することにある。
前記従来の課題を解決するために、本願発明者らは、ゲート電極の側面上に設けられるサイドウォールのうち、所望のサイドウォールの幅を選択的に太らせる手法を見出した。
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板の第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側面上に形成された絶縁体からなる第１のサイドウォールと、前記第１のサイドウォールの少なくとも一部に埋め込まれたＩＶ族半導体結晶からなる微粒子と、前記第１の領域のうち前記第１のゲート電極および前記第１のサイドウォールの側方に位置する領域に形成された第１導電型の第１の不純物拡散領域とを有する第１のＭＯＳトランジスタと、前記半導体基板の第２の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側面上に形成され、絶縁体からなり、前記第１のサイドウォールよりも幅が小さい第２のサイドウォールと、前記第２の領域のうち第２のサイドウォールの側方に位置する領域に形成された第２導電型の第２の不純物拡散領域とを有する第２のＭＯＳトランジスタとを備えている。
この構成によれば、同一の半導体基板上に設けられた複数のＭＯＳトランジスタのうち、所定のＭＯＳトランジスタ（第１のＭＯＳトランジスタ）の第１のゲート電極の側面上に設けられた第１のサイドウォールの一部にＩＶ族半導体からなる微粒子が埋め込まれていることにより、第１のサイドウォールの幅がそれ以外のＭＯＳトランジスタ（第２のＭＯＳトランジスタ）の第２のゲート電極の側面上に設けられた第２のサイドウォールの幅よりも大きくなっている。そのため、微細化された半導体装置において第１の不純物拡散領域あるいは第１のエクステンション領域に含まれる導電性の不純物が拡散する場合であっても、チャネル長が必要以上に短くなるのを防ぐことができる。また、微粒子が半導体基板と同じＩＶ族半導体で構成されているので、第１のＭＯＳトランジスタの動作に悪影響を与えるおそれもない。
前記第１のオフセットサイドウォールおよび前記第２のオフセットサイドウォールは共にシリコン酸化物で構成されていてもよい。
また、第１のサイドウォール、第２のサイドウォールの構成は特に限定されないが、例えば第１のエクステンション領域を形成するための第１のオフセットサイドウォールに微粒子が形成されていてもよい。あるいは、第１のオフセットサイドウォールの側面上に設けられた第１の拡散領域形成用サイドウォールに微粒子が埋め込まれていて他の第２の拡散領域用サイドウォールよりも幅が大きくなっていてもよい。
特に、第１のＭＯＳトランジスタがｐチャネル型であり、第２のＭＯＳトランジスタがｎチャネル型であれば、第１のＭＯＳトランジスタにおいて第１のサイドウォールの幅を第２のサイドウォールの幅よりも大きくすることで、ｎ型不純物に比べて拡散しやすいボロンが第１のゲート電極の下方に大きく拡散するのを防ぐことができる。そのため、半導体装置の動作信頼性を向上させることが可能になる。
なお、微粒子は例えばシリコン結晶、ゲルマニウム結晶、シリコンゲルマニウム混晶などで構成されていてもよく、表面部分が酸化されていてもよい。
本発明の第１の半導体装置の製造方法は、半導体基板の第１の領域上に第１のゲート絶縁膜を挟んで第１のゲート電極を形成すると共に、前記半導体基板の第２の領域上に第２のゲート絶縁膜を挟んで第２のゲート電極を形成する工程（ａ）と、前記工程（ａ）の後に、前記半導体基板上の全面に絶縁膜を形成する工程（ｂ）と、前記絶縁膜のうち前記第１の領域上に形成された部分に選択的にＩＶ族半導体イオンを注入する工程（ｃ）と、前記半導体基板を熱処理して前記第１の領域上の前記絶縁膜内にＩＶ族半導体結晶からなる微粒子を形成させる工程（ｄ）と、前記絶縁膜の一部を除去することにより、前記第１のゲート電極の側面上に前記微粒子が埋め込まれた第１のオフセットサイドウォールを形成すると共に、前記第２のゲート電極の側面上に前記第２のオフセットサイドウォールを形成する工程（ｅ）と、前記第１のゲート電極および前記第１のオフセットサイドウォールをマスクとして前記第１の領域に選択的に第１導電型の不純物イオンを注入し、前記第１の領域のうち前記第１のゲート電極の両側方に位置する領域に第１のエクステンション領域を形成する工程（ｆ）と、前記第２のゲート電極および前記第２のオフセットサイドウォールをマスクとして前記第２の領域に選択的に第２導電型の不純物イオンを注入し、前記第２の領域のうち前記第２のゲート電極の両側方に位置する領域に第２のエクステンション領域を形成する工程（ｇ）とを備えている。
この方法によれば、工程（ｃ）および工程（ｄ）で微粒子を形成させることで第１のオフセットサイドウォールの母材となる絶縁膜の膜厚を所望する範囲だけ厚くすることができる。そのため、工程（ｅ）において第１のオフセットサイドウォールの厚みを第２のオフセットサイドウォールよりも厚くすることができる。特に、ボロン等のｐチャネル型不純物を注入して第１のエクステンション領域を形成し、ｎチャネル型不純物を注入して第２のエクステンション領域を形成する場合、熱処理を加えて不純物を活性化させる際にボロンがｎ型不純物に比べて大きく拡散することを見越してＭＯＳトランジスタを作製することができる。そのため、各導電型のＭＯＳトランジスタにおいて不純物プロファイルを最適化することができ、ｐチャネル型ＭＯＳトランジスタでチャネルが短くなり過ぎたり、ｎチャネル型ＭＯＳトランジスタで駆動力が十分に得られなくなったりする不具合の発生を抑えることができる。また、ＩＶ族半導体イオンのドーズ量を調節することで第１のオフセットサイドウォールの幅を太らせる量を容易に調節することができるので、半導体装置が微細化しても、制御性よく信頼性の高い半導体装置を製造することが可能となる。
本発明の第２の半導体装置の製造方法は、半導体基板の第１の領域上に第１のゲート絶縁膜を挟んで第１のゲート電極を形成すると共に、前記半導体基板の第２の領域上に第２のゲート絶縁膜を挟んで第２のゲート電極を形成する工程（ａ）と、前記工程（ａ）の後に、前記第１のゲート電極の側面上に第１のオフセットサイドウォールを形成するとともに、前記第２のゲート電極の側面上に第２のオフセットサイドウォールを形成する工程（ｂ）と、前記第１のゲート電極および前記第１のオフセットサイドウォールをマスクとして前記第１の領域に選択的に第１導電型の不純物イオンを注入し、前記第１の領域のうち前記第１のゲート電極の両側方に位置する領域に第１のエクステンション領域を形成する工程（ｃ）と、前記第２のゲート電極および前記第２のオフセットサイドウォールをマスクとして前記第２の領域に選択的に第２導電型の不純物イオンを注入し、前記第２の領域のうち前記第２のゲート電極の両側方に位置する領域に第２のエクステンション領域を形成する工程（ｄ）と、半導体基板上の全面に第１の絶縁膜を形成する工程（ｅ）と、前記第１の絶縁膜のうち前記第１の領域上に形成された部分に選択的にＩＶ族半導体イオンを注入する工程（ｆ）と、前記半導体基板を熱処理して前記第１の領域上の前記第１の絶縁膜内にＩＶ族半導体結晶からなる微粒子を形成させる工程（ｇ）と、前記第１の絶縁膜の全面上に、前記第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成する工程（ｈ）と、前記第１の絶縁膜および前記第２の絶縁膜の一部を除去することにより、前記第１のオフセットサイドウォールの側面上および前記半導体基板上に、前記第１の絶縁膜を母材とし、前記微粒子が埋め込まれたＬ字状の第１の拡散領域形成用サイドウォールと、前記第１の拡散領域形成用サイドウォールの側面上に前記第２の絶縁膜を母材とする第２の拡散領域形成用サイドウォールとを形成すると共に、前記第２のオフセットサイドウォールの側面上および前記半導体基板上に、前記第１の絶縁膜を母材とするＬ字状の第３の拡散領域形成用サイドウォールと、前記第２の拡散領域形成用サイドウォールの側面上に前記第２の絶縁膜を母材とする第４の拡散領域形成用サイドウォールとを形成する工程（ｉ）とを備えている。
この方法によれば、ＩＶ族半導体イオンのドーズ量によって第１の拡散領域形成用サイドウォールの幅を所望の値に調節することができるので、各導電型のＭＯＳトランジスタにおいて、不純物プロファイルを容易に最適化することができ、信頼性の高い半導体装置を安定して製造することができる。また、ＩＶ族半導体イオンの注入後に熱処理を加えているため、第１の絶縁膜のうちイオン注入を受けた部分のエッチングレート（除去レート）を残りの部分と同程度に抑制することができ、従来手法で見られるようなエッチングに起因するオフセットサイドウォール幅の変動を抑制することができる。
本発明の半導体装置の製造方法によれば、ｎチャネル型ＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタそれぞれに対して、不純物プロファイルが最適化されたＭＯＳトランジスタを同一半導体基板上に安定して形成することが可能となる。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。同図において、ｐチャネル型ＭＯＳトランジスタは左側に、ｎチャネル型ＭＯＳトランジスタは右側に示している。
図１に示すように、本実施形態の半導体装置は、半導体基板１００のＰＭＯＳ形成領域に形成されたｐチャネル型ＭＯＳトランジスタと、半導体基板１００のＮＭＯＳ形成領域に形成されたｎチャネル型ＭＯＳトランジスタとを備えている。
ｐチャネル型ＭＯＳトランジスタは、半導体基板１００のＰＭＯＳ形成領域上に形成された第１のゲート絶縁膜１０１ａと、第１のゲート絶縁膜１０１ａの上に形成され、ポリシリコン等の導電体からなる第１のゲート電極１０２ａと、第１のゲート絶縁膜１０１ａおよび第１のゲート電極１０２ａの側面上に形成された絶縁体からなる第１のオフセットサイドウォール１０３ａと、第１のオフセットサイドウォール１０３ａ内に分散された状態で埋め込まれたＩＶ族半導体結晶からなる微粒子１１０と、第１のオフセットサイドウォール１０３ａの側面上に形成された第１の拡散領域形成用サイドウォール１２０ａと、半導体基板１００のうち第１のゲート電極１０２ａの両側方であって第１のオフセットサイドウォール１０３ａの下に位置する領域に形成され、ｐ型不純物を含む第１のエクステンション領域１３２ａと、半導体基板１００のうち第１のオフセットサイドウォール１０３ａの側方に位置する領域に形成され、第１のエクステンション領域１３２ａよりも高濃度のｐ型不純物を含む第１の不純物拡散領域１３０ａとを有している。
第１のオフセットサイドウォール１０３ａの幅は１２ｎｍであり、微粒子１１０の合計体積は、第１のオフセットサイドウォール１０３ａと微粒子１１０自身との合計値の約２０％である。微粒子１１０は、シリコン結晶、ゲルマニウム結晶、あるいはシリコンゲルマニウム混晶のいずれかで構成されており、その直径は例えば３ｎｍ程度である。
また、第１のゲート絶縁膜１０１ａは例えばＳｉＯＮで構成され、第１のオフセットサイドウォール１０３ａは、例えばＴＥＯＳ（Tetraethyl orthosilicate)膜に代表される絶縁体からなっている。第１のエクステンション領域１３２ａや第１の不純物拡散領域１３０ａには、ｐ型不純物として、例えばボロンが含まれている。
また、ｎチャネル型ＭＯＳトランジスタは、半導体基板１００のＮＭＯＳ形成領域上に形成された第２のゲート絶縁膜１０１ｂと、第２のゲート絶縁膜１０１ｂの上に形成され、ポリシリコン等からなる第２のゲート電極１０２ｂと、第２のゲート絶縁膜１０１ｂおよび第２のゲート電極１０２ｂの両側面上に形成された絶縁体からなる第２のオフセットサイドウォール１０３ｂと、第２のオフセットサイドウォール１０３ｂの側面上に形成された第２のサイドウォール１２０ｂと、半導体基板１００のうち第２のゲート電極１０２ｂの両側方であって第２のオフセットサイドウォール１０３ｂの下に位置する領域に形成され、ｎ型不純物を含む第２のエクステンション領域１３２ｂと、半導体基板１００のうち第２のオフセットサイドウォール１０３ｂの側方に位置する領域に形成され、第２のエクステンション領域１３２ｂよりも高濃度のｎ型不純物を含む第２の不純物拡散領域１３０ｂとを有している。第２のオフセットサイドウォール１０３ｂの幅は、約１０ｎｍ程度である。第２の不純物拡散領域１３０ｂおよび第２のエクステンション領域１３２ｂに含まれるｎ型不純物は、例えば砒素である。
本実施形態の半導体装置の特徴は、ｐチャネル型ＭＯＳトランジスタの第１のオフセットサイドウォール１０３ａにＩＶ族半導体からなる微粒子が形成されていることと、これによって第１のオフセットサイドウォール１０３ａの幅が第２のオフセットサイドウォール１０３ｂの幅よりも大きくなっている（言い換えれば、第２のオフセットサイドウォール１０３ｂの幅は第１のオフセットサイドウォール１０３ａの幅よりも小さくなっている）ことである。
第１のオフセットサイドウォール１０３ａの幅が第２のオフセットサイドウォール１０３ｂの幅よりも大きいことにより、第１のエクステンション領域１３２ａに含まれるボロンが熱により拡散するのを見越してｐチャネル型ＭＯＳトランジスタを作製することができる。このため、ｎチャネル型ＭＯＳトランジスタを通常通りに作製しつつ、ｐチャネル型ＭＯＳトランジスタが短チャネル化するのを防ぐことができる。また、第１のオフセットサイドウォール１０３ａの幅および微粒子１１０のサイズはＩＶ族半導体の注入量によって精密に制御することができるので、トランジスタ特性の均一化を図ることも可能となっている。ここで、ＩＶ族半導体はトランジスタの導電性に影響を与えることもないので、微粒子１１０の存在がｐチャネル型ＭＯＳトランジスタの特性に影響を与えることもない。
なお、以上の説明では微粒子１１０の体積の合計を微粒子１１０と第１のオフセットサイドウォール１０３ａの合計体積の２０％としたが、微粒子１１０の体積含有率はこの値に限定されるものではない。また、微粒子１１０の粒径は３ｎｍとして説明したが、微粒子１１０の粒径は変更可能であり、３ｎｍに限られない。
また、本実施形態の半導体装置では、ＭＯＳトランジスタのゲート絶縁膜の材料としてＳｉＯＮを用いたが、酸化珪素やその他の絶縁体材料を用いても構わない。
また、第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂは、上部あるいは全体がＮｉなどによりシリサイド化されていてもよい。
−半導体装置の製造方法−
図２（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図２（ａ）に示すように、シリコンなどからなる半導体基板１００のＰＭＯＳ形成領域上にＳｉＯＮなどからなる第１のゲート絶縁膜１０１ａとポリシリコンなどの導電体からなる第１のゲート電極１０２ａを順次形成する。これと同時に、半導体基板１００のＮＭＯＳ形成領域上に第２のゲート絶縁膜１０１ｂと第２のゲート電極１０２ｂを順次形成する。ここで、第１のゲート絶縁膜１０１ａおよび第２のゲート絶縁膜１０１ｂの厚さは共に２ｎｍとし、第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂの厚さは共に１２０ｎｍとする。第１のゲート電極１０２ａおよび第２のゲート電極１０２ｂのゲート長は５０ｎｍとする。
続いて、図２（ｂ）に示すように、厚さが１０ｎｍ程度のＴＥＯＳ（Tetraethul Ortho silicate）膜に代表されるシリコン酸化膜１０３を基板（作製中の半導体装置）の上面全体にＣＶＤ法により形成する。
続いて、図２（ｃ）に示すように、半導体基板１００のＮＭＯＳ形成領域上にレジストマスク１０４を形成し、その後、ウェハ全面にシリコンのイオン注入１０５を行う。本実施形態におけるシリコンイオン注入のエネルギーは０．５ＫｅＶとし、ドーズ量を２×１０１５ａｔｏｍｓ／ｃｍ２とする。これにより、シリコン酸化膜１０３の上面から５ｎｍ程度の領域にピークを持つシリコンイオンのプロファイルを形成することができる。
次に、図２（ｄ）に示すように、レジストマスク１０４を除去した後、ランプアニール１０６を行うことにより、シリコン酸化膜中に分散したシリコンイオンがシリコン酸化膜中に析出し、シリコン酸化膜１０３のうちＰＭＯＳ形成領域上に設けられた部分にシリコン結晶からなる微粒子１１０が形成される。本実施形態において、ランプアニールは、例えば窒素中１１００℃の条件で３０秒間行う。本熱処理終了後、ＰＭＯＳ形成領域上のシリコン酸化膜１０３の厚みは約１２ｎｍとなる。ＰＭＯＳ形成領域上のシリコン酸化膜１０３の中にはシリコン結晶が堆積充填率換算で２０％程度含まれている。
なお、本工程で熱処理を行うことによってイオン注入によってシリコン酸化膜１０３が受けた損傷が治癒する。
次に、図２（ｅ）に示すように、ドライエッチング法を用いてエッチバック１０８を行うことにより、第１のゲート電極１０２ａの両側面上には第１のオフセットサイドウォール１０３ａが形成され、第２のゲート電極１０２ｂの両側面上には第２のオフセットサイドウォール１０３ｂが形成される。第１のオフセットサイドウォール１０３ａの幅は１２ｎｍとなる。一方、第２のオフセットサイドウォール１０３ｂの幅は１０ｎｍである。その後、第１のゲート電極１０２ａおよび第１のオフセットサイドウォール１０３ａをマスクとして半導体基板１００のＰＭＯＳ形成領域にボロンをイオン注入して第１のエクステンション領域１３２ａを形成する。次いで、第２のゲート電極１０２ｂをマスクとして半導体基板１００のＮＭＯＳ形成領域に砒素をイオン注入して第２のエクステンション領域１３２ｂを形成する。その後、第１のオフセットサイドウォール１０３ａの側面上に第１の拡散領域形成用サイドウォールを形成し、第２のオフセットサイドウォール１０３ｂの側面上には第２の拡散領域形成用サイドウォールを形成する。第１および第２の拡散領域形成用サイドウォールの母材としては、例えばシリコン酸化膜やシリコン窒化膜／シリコン酸化膜の積層膜、あるいはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜などが用いられる。その後、第２の拡散領域形成用サイドウォールおよび第２のゲート電極１０２ｂをマスクとして第２の不純物拡散領域を形成し、第１の拡散領域形成用サイドウォールおよび第１のゲート電極１０２ａをマスクとして第１の不純物拡散領域を形成する。なお、本工程において、シリコン酸化膜１０３にイオン注入による損傷が残っているとエッチングレートが大きくなってしまい、第１のオフセットサイドウォール１０３ａの幅が小さくなってしまう。そのため、本工程の前に必ず図２（ｄ）に示す熱処理を行っておく。
このように、本実施形態の方法では、オフセットサイドウォール用のシリコン酸化膜１０３を堆積させた後にレジストマスクを用いて領域を選択してシリコンイオンを注入することで、シリコンを注入した領域上にイオン注入しなかった第２のオフセットサイドウォール１０３ｂよりも幅の広い第１のオフセットサイドウォール１０３ａを形成することができる。このため、第１のエクステンション領域１３２ａに含まれるボロンが熱拡散する場合にも平面的に見て第１のエクステンション領域１３２ａが第１のゲート電極１０２ａと重なる領域を小さくすることができる。特に、本実施形態の方法によれば、イオン注入するＩＶ族半導体のドーズ量を精密に制御することができるので、各導電型のＭＯＳトランジスタの不純物プロファイルを最適化し、特性の安定したＭＯＳトランジスタを備えた半導体装置を製造することができる。
なお、シリコンをイオン注入する際の上述した条件は一例を示すものであり、イオン注入量を変えて第１のオフセットサイドウォール１０３ａの幅を適宜調節してもよい。また、ランプアニールの温度や時間を上述した以外の条件にしてもよい。また、ランプアニールは窒素雰囲気以外にもアルゴンなどの不活性ガス雰囲気下や真空中など、酸素を含まない雰囲気中であれば行うことができる。
また、本実施形態の方法ではシリコンをイオン注入する方法を説明したが、ゲルマニウムをイオン注入してゲルマニウムからなる微粒子を形成してもよい。あるいは、シリコンを注入後にゲルマニウムを注入してシリコンとゲルマニウムの混晶からなる微粒子を形成してもよい。シリコンからなる微粒子を形成させる際のアニール温度は１１００℃以上であるが、シリコンとゲルマニウムの混晶、あるいはゲルマニウムからなる微粒子を形成させる場合には、図２（ｄ）に示す工程でのアニール温度をそれぞれ８００℃〜１１００℃、８００℃以上とすることができ、アニール温度を低くすることができる。このため、ゲート絶縁膜として熱的にやや不安定なＨｆＳｉＯＮ系材料などの高誘電率絶縁体からなる膜を用いる場合においても、本実施形態の方法を適用することが可能となる。一方、シリコンとゲルマニウムの混晶、あるいはシリコン結晶からなる微粒子を形成させる場合には、ゲルマニウム単体の結晶からなる微粒子を形成させる場合に比べてアニール温度が高くなるので、エッチング耐性の高いオフセットサイドウォールを形成することが可能となる。
また、図２（ｅ）に示す工程の後に、第１のゲート電極１０２ａおよび第２のゲート電極をＮｉやＰｔを用いてシリサイド化してもよいし、ポリシリコンを除去してから第１のオフセットサイドウォール１０３ａおよび第２のオフセットサイドウォール１０３ｂが形成する溝を金属で埋めていわゆるメタルゲート電極を形成してもよい。
また、ＩＶ族半導体をイオン注入する領域は必ずしもＰＭＯＳ形成領域でなくてもよく、任意の領域に注入してサイドウォールの厚膜化を図ることができる。
なお、本実施形態ではエクステンション領域とゲート電極とのオーバーラップ幅を調節するためのオフセットサイドウォールに微粒子を形成させる例を説明したが、エクステンション領域を設けない場合には通常のサイドウォール中に微粒子を形成させれば不純物拡散領域の位置を制御することができる。すなわち、エクステンション領域を形成するためのオフセットサイドウォールおよび不純物拡散領域を形成するためのサイドウォールとを合わせたサイドウォール全体のうち、少なくとも一部に微粒子が形成され、サイドウォール全体が厚膜化していれば不純物プロファイルが最適化されたＭＯＳトランジスタを作製することができる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図３を参照しながら説明する。図３は、第２の実施形態に係る半導体装置を示す断面図である。
図３に示すように、本実施形態の半導体装置は、半導体基板２００のＰＭＯＳ形成領域に形成されたｐチャネル型ＭＯＳトランジスタと、半導体基板２００のＮＭＯＳ形成領域に形成されたｎチャネル型ＭＯＳトランジスタとを備えている。
ｐチャネル型ＭＯＳトランジスタは、半導体基板２００のＰＭＯＳ形成領域上に形成された第１のゲート絶縁膜２０１ａと、第１のゲート絶縁膜２０１ａの上に形成され、ポリシリコン等からなる第１のゲート電極２０２ａと、第１のゲート絶縁膜２０１ａおよび第１のゲート電極２０２ａの両側面上に形成された絶縁体からなる第１のオフセットサイドウォール２０３ａと、第１のオフセットサイドウォール２０３ａの側面上および半導体基板２００上に形成されたＬ字状の第１の拡散領域形成用サイドウォール２０４ａと、第１の拡散領域形成用サイドウォール２０４ａ内に分散されたＩＶ族半導体結晶からなる微粒子２１０と、第１の拡散領域形成用サイドウォール２０４ａの側面上に形成され、第１の拡散領域形成用サイドウォール２０４ａとは異なる材料の絶縁体で構成された第２の拡散領域形成用サイドウォール２０５ａと、半導体基板２００のうち第１のゲート電極２０２ａの両側方であって第１のオフセットサイドウォール２０３ａの下に位置する領域に形成され、ｐ型不純物を含む第１のエクステンション領域２３２ａと、半導体基板２００のうち第１のオフセットサイドウォール２０３ａの側方に位置する領域に形成され、第１のエクステンション領域２３２ａよりも高濃度のｐ型不純物を含む第１の不純物拡散領域２３０ａとを有している。
微粒子２１０の合計体積は、第１の拡散領域形成用サイドウォール２０４ａと微粒子２１０自身との合計値の約２０％である。微粒子２１０は、シリコン結晶、ゲルマニウム結晶、あるいはシリコンゲルマニウム混晶のいずれかで構成されており、その直径は例えば３ｎｍ程度である。
第１の拡散領域形成用サイドウォール２０４ａは例えばシリコン酸化物で構成されており、その厚みは約１２ｎｍである。第２の拡散領域形成用サイドウォール２０５ａは例えばシリコン窒化物で構成されており、その幅は約３０ｎｍである。
また、第１のゲート絶縁膜２０１ａは例えばＳｉＯＮで構成され、第１のオフセットサイドウォール２０３ａは、例えばＴＥＯＳ（Tetraethyl orthosilicate)膜に代表される絶縁体からなっている。第１のエクステンション領域２３２ａや第１の不純物拡散領域２３０ａには、ｐ型不純物として、例えばボロンが含まれている。
また、ｎチャネル型ＭＯＳトランジスタは、半導体基板２００のＮＭＯＳ形成領域上に形成された第２のゲート絶縁膜２０１ｂと、第２のゲート絶縁膜２０１ｂの上に形成され、ポリシリコン等からなる第２のゲート電極２０２ｂと、第２のゲート絶縁膜２０１ｂおよび第２のゲート電極２０２ｂの両側面上に形成された絶縁体からなる第２のオフセットサイドウォール２０３ｂと、第２のオフセットサイドウォール２０３ｂの側面上および半導体基板２００上に形成されたＬ字状の第３の拡散領域形成用サイドウォール２０４ｂと、第３の拡散領域形成用サイドウォール２０４ｂの側面上に形成され、第３の拡散領域形成用サイドウォール２０４ｂと異なる材料の絶縁体で構成された第４の拡散領域形成用サイドウォール２０５ｂと、半導体基板２００のうち第２のゲート電極２０２ｂの両側方であって第２のオフセットサイドウォール２０３ｂの下に位置する領域に形成され、ｎ型不純物を含む第２のエクステンション領域２３２ｂと、半導体基板２００のうち第２のオフセットサイドウォール２０３ｂの側方に位置する領域に形成され、第２のエクステンション領域２３２ｂよりも高濃度のｎ型不純物を含む第２の不純物拡散領域２３０ｂとを有している。第２の不純物拡散領域２３０ｂおよび第２のエクステンション領域２３２ｂに含まれるｎ型不純物は、例えば砒素である。
第３の拡散領域形成用サイドウォール２０４ｂは例えばシリコン酸化物で構成されており、その厚みは第１の拡散領域形成用サイドウォール２０４ａよりも薄く約１０ｎｍである。第４の拡散領域形成用サイドウォール２０５ｂは例えばシリコン窒化物で構成されており、その幅は約３０ｎｍである。また、第２のゲート絶縁膜２０１ｂは例えばＳｉＯＮで構成され、第２のオフセットサイドウォール２０３ｂは、例えばＴＥＯＳ（Tetraethyl orthosilicate)膜に代表される絶縁体からなっている。
本実施形態の半導体装置の特徴は、ｐチャネル型ＭＯＳトランジスタの第１の拡散領域形成用サイドウォール２０４ａにＩＶ族半導体からなる微粒子が形成されていることと、これによって第１の拡散領域形成用サイドウォール２０４ａの幅が第３の拡散領域形成用サイドウォール２０４ｂの幅よりも大きくなっていることである。
第１の拡散領域形成用サイドウォール２０４ａの幅が第３の拡散領域形成用サイドウォール２０４ｂの幅よりも大きいことにより、第１の不純物拡散領域２３０ａに含まれるボロンが熱により拡散するのを見越してｐチャネル型ＭＯＳトランジスタを作製することができる。このため、ｎチャネル型ＭＯＳトランジスタの駆動力を落とすことなく、ｐチャネル型ＭＯＳトランジスタが短チャネル化するのを防ぐことができる。また、第１の拡散領域形成用サイドウォール２０４ａの幅および微粒子２１０のサイズはＩＶ族半導体のドーズ量によって精密に制御することができるので、トランジスタ特性の均一化を図ることも可能となっている。
なお、以上の説明では微粒子２１０の体積の合計を微粒子２１０と第１の拡散領域形成用サイドウォール２０４ａの合計体積の２０％としたが、微粒子２１０の体積含有率はこの値に限定されるものではない。また、微粒子２１０の粒径は３ｎｍとして説明したが、微粒子２１０の粒径は変更可能であり、３ｎｍに限られない。
また、本実施形態の半導体装置では、ＭＯＳトランジスタのゲート絶縁膜の材料としてＳｉＯＮを用いたが、酸化珪素やその他の絶縁体材料を用いても構わない。
また、第１のゲート電極２０２ａおよび第２のゲート電極２０２ｂは、上部あるいは全体がＮｉなどによりシリサイド化されていてもよい。
また、本実施形態では、窒化膜／酸化膜という２層構造のサイドウォールを例に説明を行ったが、これに限定されるものではなく、単層酸化膜サイドウォール、酸化膜／窒化膜／酸化膜で構成された３層サイドウォールに対しても同様の効果を得ることができる。
また、本実施形態の半導体装置では、ＭＯＳトランジスタのゲート絶縁膜の材料としてＳｉＯＮを用いたが、酸化珪素やその他の絶縁体材料を用いても構わない。
また、第１のゲート電極２０２ａおよび第２のゲート電極２０２ｂは、上部あるいは全体がＮｉなどによりシリサイド化されていてもよい。
−半導体装置の製造方法−
図４（ａ）〜（ｆ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図４（ａ）に示すように、半導体基板２００のＰＭＯＳ形成領域上に第１のゲート絶縁膜２０１ａと第１のゲート電極２０２ａを順次形成する。これと同時に、半導体基板２００のＮＭＯＳ形成領域上に第２のゲート絶縁膜２０１ｂと第２のゲート電極２０２ｂを順次形成する。ここで、第１のゲート絶縁膜２０１ａおよび第２のゲート絶縁膜２０１ｂの厚さは共に２ｎｍとし、第１のゲート電極２０２ａおよび第２のゲート電極２０２ｂの厚さは共に１２０ｎｍとする。第１のゲート電極２０２ａおよび第２のゲート電極２０２ｂのゲート長は５０ｎｍとする。続いて、第１のゲート電極２０２ａの両側面上にＴＥＯＳ膜などからなり、厚さが１０ｎｍの第１のオフセットサイドウォール２０３ａを形成するとともに、第２のゲート電極２０２ｂの両側面上にＴＥＯＳ膜などからなり、厚さが１０ｎｍの第２のオフセットサイドウォール２０３ｂを形成する。その後、第１のゲート電極２０２ａをマスクとして半導体基板２００のＰＭＯＳ形成領域にボロンをイオン注入して第１のエクステンション領域２３２ａを形成する。次いで、第２のゲート電極２０２ｂをマスクとして半導体基板２００のＮＭＯＳ形成領域に砒素をイオン注入して第２のエクステンション領域２３２ｂを形成する。また、本工程では、オフセットサイドウォールの形成前に必要に応じて半導体基板２００のうち第１のゲート電極２０２ａおよび第２のゲート電極２０２ｂの下方に位置する領域にポケット注入を行ってもよい。
続いて、図４（ｂ）に示すように、基板の上面全体にサイドウォール用絶縁膜２０４をＣＶＤ法で堆積させる。この絶縁膜としては、ＴＥＯＳ膜に代表されるシリコン酸化膜を用い、その堆積膜厚は１０ｎｍとする。
次に、図４（ｃ）に示すように、半導体基板２００のＮＭＯＳ形成領域上にレジストマスク２４０を形成する。その後、半導体基板２００にゲルマニウムイオンの注入２０６を行う。本実施形態において、ゲルマニウムイオン注入のエネルギーは１．５ＫｅＶとし、ドーズ量を２×１０１５ａｔｏｍｓ／ｃｍ２とする。これにより、絶縁膜の表面から５ｎｍ程度の領域に濃度のピークを持つゲルマニウムイオンのプロファイルを形成することができる。
続いて、図４（ｄ）に示すように、レジストマスク２４０を除去した後、ランプアニール２０７を行うことにより、サイドウォール用絶縁膜２０４中に分散したゲルマニウムがサイドウォール用絶縁膜２０４中に析出し、微粒子２１０が形成される。また、ゲルマニウムイオンの注入によってサイドウォール用絶縁膜２０４が受けた損傷が治癒する。本実施形態において、ランプアニールは、例えば窒素中８００℃の条件で３０秒間行う。本熱処理終了後には、サイドウォール用絶縁膜２０４のうちＰＭＯＳ形成領域上に形成された部分の膜厚は１２ｎｍとなり、サイドウォール用絶縁膜２０４の当該部分と微粒子２１０との合計体積に対する微粒子２１０の体積の割合は約２０％程度である。
次に、図４（ｅ）に示すように、基板（製造中の半導体装置）の上面全体に厚さ３０ｎｍのサイドウォール用窒化膜２０５を堆積させる。
次に、図４（ｆ）に示すように、ドライエッチング法を用いてエッチバック２５０を行うことにより、第１のオフセットサイドウォール２０３ａの両側面上および第１のエクステンション領域２３２ａ上に微粒子２１０が埋め込まれたＬ字状の第１の拡散領域形成用サイドウォール２０４ａを、第１の拡散領域形成用サイドウォール２０４ａ上に第２の拡散領域形成用サイドウォール２０５ａをそれぞれ形成する。これと同時に、第２のオフセットサイドウォール２０３ｂの両側面上および第２のエクステンション領域２３２ｂ上にＬ字状の第３の拡散領域形成用サイドウォール２０４ｂを、第３の拡散領域形成用サイドウォール２０４ｂ上に第４の拡散領域形成用サイドウォール２０５ｂをそれぞれ形成する。ゲルマニウム結晶からなる微粒子２１０が埋め込まれた第１の拡散領域形成用サイドウォール２０４ａの幅は１２ｎｍとなり、第３の拡散領域形成用サイドウォール２０４ｂの幅は１０ｎｍとなる。その後、ＰＭＯＳ形成領域を覆った状態で第２のゲート電極２０２ｂ、第２のオフセットサイドウォール２０３ｂ、第３の拡散領域形成用サイドウォール２０４ｂおよび第４の拡散領域形成用サイドウォール２０５ｂをマスクとして半導体基板２００にｎ型不純物をイオン注入し、第２の不純物拡散領域２３０ｂを形成する（図示せず）。次に、ＮＭＯＳ形成領域を覆った状態で第１のゲート電極２０２ａ、第１のオフセットサイドウォール２０３ａ、第１の拡散領域形成用サイドウォール２０４ａおよび第２の拡散領域形成用サイドウォール２０５ａをマスクとして半導体基板２００にｐ型不純物をイオン注入し、第１の不純物拡散領域２３０ａを形成する。以上のようにして、図４に示す本実施形態の半導体装置を作製することができる。
このように、本実施形態の方法では、半導体基板上の所望の領域にゲルマニウムイオンを注入することによって所望の領域上に形成されたサイドウォールの幅を他の領域上に形成されたサイドウォールの幅よりも大きくすることができる。ゲルマニウムイオンのドーズ量を制御することでサイドウォールの幅を所望の値に精密に調節することができるので、ｐチャネル型ＭＯＳトランジスタのサイドウォールを厚くして第１の不純物拡散領域２３０ａに含まれるボロンがゲート電極直下の領域まで拡散するのを防ぐことができる。また、ゲルマニウムはＩＶ族半導体であることからトランジスタの特性に影響を与えることもない。
また、本実施形態の方法では、ゲルマニウム結晶からなる微粒子をサイドウォール内に形成させる例を説明したが、シリコン結晶や、シリコンとゲルマニウムとの混晶からなる微粒子をサイドウォール内に形成させてもよい。
なお、本実施形態における、ゲルマニウムイオン注入の条件は一例を示すものであり、厚膜化させたいサイドウォールの幅に応じて調整することが可能である。また、ランプアニールの温度、時間も一例を示すものであり、ゲルマニウムナノ結晶がシリコン酸化膜中に析出する温度であればこれに限定されるものではない。また、ランプアニールの雰囲気も窒素中に限定されるものではなく、アルゴンなどの不活性ガス雰囲気下あるいは真空中など、酸素を含有しない雰囲気であればよい。
また、ＩＶ族半導体をイオン注入する領域は必ずしもＰＭＯＳ形成領域でなくてもよく、レジストマスクを用いて任意の領域に注入してサイドウォールの厚膜化を図ることができる。
また、本実施形態では、微粒子の表面については言及していないが、後の実施形態で説明する方法を用いて微粒子の表面部分を酸化してもよい。
なお、本実施形態の方法においては、ゲート電極の側面にオフセットサイドウォールが形成されているが、オフセットサイドウォールは必ずしも必要ではない。
（第３の実施形態）
図５は、本発明の第３の実施形態に係る半導体装置を示す断面図である。本実施形態の半導体装置は、微粒子３０８の組成が第１の実施形態の半導体装置と異なっており、その他の構成は第１の実施形態の半導体装置と同じである。
例えば、図５に示すように、本実施形態のＭＯＳトランジスタは、半導体基板３００上に形成されたゲート絶縁膜３０１と、ゲート絶縁膜３０１の上に形成され、ポリシリコン等からなるゲート電極３０２と、ゲート絶縁膜３０１およびゲート電極３０２の両側面上に形成された絶縁体からなるオフセットサイドウォール３０３と、オフセットサイドウォール３０３の側面上に形成されたサイドウォール３２０と、オフセットサイドウォール３０３内に分散されたＩＶ族半導体結晶からなる微粒子３０８と、半導体基板３００のうちゲート電極３０２の両側方であってオフセットサイドウォール３０３の下に位置する領域に形成され、ｐ型またはｎ型の不純物を含むエクステンション領域３３２と、半導体基板３００のうちオフセットサイドウォール３０３の側方に位置する領域に形成され、エクステンション領域３３２よりも高濃度にエクステンション領域３３２と同じ導電型の不純物を含む不純物拡散領域３３０とを備えている。
微粒子３０８は、シリコン結晶、ゲルマニウム結晶、あるいはシリコンゲルマニウム混晶で構成されており、その表面部分が酸化されていることが本実施形態の半導体装置の特徴である。微粒子３０８の直径は例えば２ｎｍ程度であり、そのうち表面から０．５ｎｍ以内の部分は酸化されている。微粒子３０８が埋め込まれたオフセットサイドウォール３０３の幅は１２ｎｍであり、微粒子３０８が埋め込まれない場合に比べて２ｎｍ程度大きくなっている。この場合、微粒子３０８の体積は、微粒子３０８とオフセットサイドウォール３０３との合計体積の１５％程度を占めることになる。
また、ゲート絶縁膜３０１としてはＳｉＯＮ膜が、オフセットサイドウォール３０３としてはＴＥＯＳ膜に代表されるシリコン酸化膜がそれぞれ用いられる。
また、図示しないが、半導体基板３００上には微粒子３０８を含まないオフセットサイドウォールを有するＭＯＳトランジスタがさらに設けられていてもよい。
次に、本実施形態に係る半導体装置の製造方法について説明する。図６（ａ）〜（ｆ）は、本実施形態の半導体装置の製造方法を示す断面図である。
まず、図６（ａ）に示すように、半導体基板３００上に、例えばＳｉＯＮからなるゲート絶縁膜３０１、ポリシリコンからなるゲート電極３０２を形成する。ゲート絶縁膜３０１の厚さは２ｎｍとする。また、ゲート電極３０２の高さは１２０ｎｍとし、そのゲート長は５０ｎｍとする。
続いて、図６（ｂ）に示すように、オフセットサイドウォール用絶縁膜３５０をＣＶＤ法により基板（作製中の半導体装置）の上面全体に堆積させる。オフセットサイドウォール用絶縁膜３５０としては、ＴＥＯＳ膜に代表されるシリコン酸化膜が用いられ、その厚さは１０ｎｍとする。
次に、図６（ｃ）に示すように、オフセットサイドウォール用絶縁膜３５０へのシリコンイオンの注入３０４をウェハの上面全体に行い、オフセットサイドウォール用絶縁膜３５０にシリコンイオンが過剰に含まれた状態を形成する。ここで、シリコンイオンの注入エネルギーを０．５ＫｅＶとし、ドーズ量を１．６×１０１５ａｔｏｍｓ／ｃｍ２とする。これにより、オフセットサイドウォール用絶縁膜３５０の表面から５ｎｍ程度の領域にピークを持つシリコンイオンのプロファイルを形成することができる。
続いて、図６（ｄ）に示すように、ランプアニール３０５を行うことにより、オフセットサイドウォール用絶縁膜３５０中に分散したシリコンイオンがオフセットサイドウォール用絶縁膜３５０中に析出し、シリコン結晶からなる微粒子３０８が形成される。また、ランプアニール３０５を行うことにより、イオン注入によってオフセットサイドウォール用絶縁膜３５０が受けた損傷が治癒する。本工程において、ランプアニールは、窒素中１１００℃の条件で３０秒間行う。また、本熱処理終了後のオフセットサイドウォール用絶縁膜３５０の膜厚は１１．５ｎｍとなり、オフセットサイドウォール用絶縁膜３５０の中には微粒子３０８が体積充填率換算で１５％程度埋め込まれている。
次に、図６（ｅ）に示すように、酸素含有雰囲気でアニール３０７を行うことにより、図６（ｄ）に示す工程で析出した微粒子３０８の表面部分を酸化させる。本実施形態においては、１０％の希釈酸素雰囲気中、１０００℃で１分間アニール３０７を行うことにより、微粒子３０８の表面から０．５ｎｍ程度以内の部分は酸化された状態になる。この酸化工程において、オフセットサイドウォール用絶縁膜３５０はさらに厚膜化し、オフセットサイドウォール用絶縁膜３５０の幅は１２ｎｍ程度になる。
次に、図６（ｆ）に示すように、ドライエッチング法を用いてエッチバック３０９を行うことにより、微粒子３０８が埋め込まれたオフセットサイドウォール３０３がゲート電極３０２の側面上に形成される。本実施形態において、オフセットサイドウォール３０３の幅は１２ｎｍとなる。その後、ゲート電極３０２をマスクとして不純物を半導体基板３００にイオン注入することにより、半導体基板３００のうちゲート電極３０２の両側方に位置する領域にエクステンション領域３３２を形成する。ｐチャネル型ＭＯＳトランジスタを作製する場合には本工程でボロンを注入し、ｎチャネル型ＭＯＳトランジスタを作製する場合には本工程で砒素を注入する。
なお、エッチバック３０９の際に、オフセットサイドウォール用絶縁膜３５０にイオン注入による損傷が残っていると損傷部分でのエッチングレートが大きくなってしまう。このため、特に微粒子が埋め込まれていないオフセットサイドウォールと同時にオフセットサイドウォール３０３を形成する場合に、オフセットサイドウォール３０３の幅が小さくなってしまう。これに対して、本工程の前に図６（ｄ）に示す熱処理を行っておくことで、イオン注入を受けた部分と受けていない部分とでオフセットサイドウォール用絶縁膜３５０のエッチングレートをほぼ同等にすることができる。
この後、オフセットサイドウォール３０３の側面上にサイドウォールを形成してからサイドウォール、オフセットサイドウォール３０３およびゲート電極３０２をマスクとして不純物を注入し、オフセットサイドウォール３０３の側方に位置する領域に不純物拡散領域（図示せず）を形成する。これにより、本実施形態の半導体装置が作製される。
本実施形態の方法によれば、ＩＶ族半導体のイオン注入に加え、微粒子３０８の表面部分を酸化することにより、オフセットサイドウォール３０３の厚みを調節することができる。そのため、例えば厚膜化されたオフセットサイドウォール３０３を有するＭＯＳトランジスタがｐチャネル型で、図示しないｎチャネル型ＭＯＳトランジスタをさらに形成する場合、オフセットサイドウォール３０３の幅がｎチャネルＭＯＳトランジスタのオフセットサイドウォールの幅よりも広くなっており、ｐチャネル型トランジスタにおける短チャネル化を防ぐことができる。
また、本実施形態の方法によれば、シリコンのイオン注入量によって精密にオフセットサイドウォールの厚みを調節できる上、微粒子の酸化量によってもオフセットサイドウォールの厚みを調節することが可能となる。
また、本実施形態で説明した酸素雰囲気中でのアニール条件は一例を示すものであり、表面部分の酸化量に応じて調整可能である。
また、本実施形態の製造方法における、シリコンイオン注入の条件は一例を示すものであり、厚膜化させる量に応じて調整することが可能である。また、ランプアニールの温度、時間も一例を示すものであり、シリコンナノ結晶がシリコン酸化膜中に析出する温度であればこれに限定されるものではない。また、図６（ｃ）に示す工程で注入するイオンはシリコンイオンに限定されるものではなく、ゲルマニウム、ならびにシリコンイオンとゲルマニウムイオンの両方であってもよい。また、ランプアニール３０５を行う際の雰囲気も窒素雰囲気に限定されるものではなく、アルゴンなどの不活性ガス雰囲気下や真空中など、酸素を含有しない雰囲気中であればよい。
なお、本実施形態では、オフセットサイドウォール３０３の幅を１２ｎｍ、表面酸化層を０．５ｎｍ、ＩＶ族半導体結晶からなる微粒子３０８の体積充填率を１５％と設定したが、これらの値に限定するものではなく、所望するオフセットサイドウォール３０３幅に合わせて増減可能である。また、本実施形態では微粒子３０８の粒径を２ｎｍとしたが、微粒子３０８の粒径はこれに限定されない。
また、ゲート絶縁膜３０１としてはＳｉＯＮ膜を用いる例について説明したが、他の材料からなる膜を用いてもよい。さらに、ゲート電極はポリシリコンで構成されたものに限定されるものではなく、ゲート電極の上部あるいは全体がＮｉなどでシリサイド化されたシリサイドゲート電極、あるいは、メタルゲート電極であってもよい。
また、図６（ｅ）に示す微粒子３０８の酸化工程は、オフセットサイドウォール３０３の形成後に行ってもよい。
以上、説明を行ったように、本発明の半導体装置およびその製造方法によれば、オフセットサイドウォール、サイドウォール幅の制御性を向上させることが可能である。従って、ＭＩＳトランジスタを備えた種々の回路、特に、ｎチャネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトランジスタとが同一基板上に形成された種々の回路の品質向上に有用である。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第２の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｆ）は、第２の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の第３の実施形態に係る半導体装置を示す断面図である。 （ａ）〜（ｆ）は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。 （ａ）〜（ｄ）は、従来例に係るデュアルオフセットサイドウォールの形成方法を示す図である。
符号の説明
１００、２００、３００ 半導体基板
１０１ａ 第１のゲート絶縁膜
１０１ｂ 第２のゲート絶縁膜
１０２ａ 第１のゲート電極
１０２ｂ 第２のゲート電極
１０３ シリコン酸化膜
１０３ａ 第１のオフセットサイドウォール
１０３ｂ 第２のオフセットサイドウォール
１０４、２４０ レジストマスク
１０５ イオン注入
１０６、２０７、３０５ ランプアニール
１０８、２５０、３０９ エッチバック
１１０、２１０、３０８ 微粒子
１２０ａ 第１の拡散領域形成用サイドウォール
１２０ｂ 第２の拡散領域形成用サイドウォール
１３０ａ、２３０ａ 第１の不純物拡散領域
１３０ｂ、２３０ｂ 第２の不純物拡散領域
１３２ａ、２３２ａ 第１のエクステンション領域
１３２ｂ、２３２ｂ 第２のエクステンション領域
２０１ａ 第１のゲート絶縁膜
２０１ｂ 第２のゲート絶縁膜
２０２ａ 第１のゲート電極
２０２ｂ 第２のゲート電極
２０３ａ 第１のオフセットサイドウォール
２０３ｂ 第２のオフセットサイドウォール
２０４ サイドウォール用絶縁膜
２０４ａ 第１の拡散領域形成用サイドウォール
２０４ｂ 第３の拡散領域形成用サイドウォール
２０５ サイドウォール用窒化膜
２０５ａ 第２の拡散領域形成用サイドウォール
２０５ｂ 第４の拡散領域形成用サイドウォール
２０６、３０４ 注入
３０１ ゲート絶縁膜
３０２ ゲート電極
３０３ オフセットサイドウォール
３０７ アニール
３２０ サイドウォール
３３０ 不純物拡散領域
３３２ エクステンション領域
３５０ オフセットサイドウォール用絶縁膜

Claims (25)

  1. 半導体基板と、
    前記半導体基板の第１の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側面上に形成された絶縁体からなる第１のサイドウォールと、前記第１のサイドウォールの少なくとも一部に埋め込まれたＩＶ族半導体結晶からなる微粒子と、前記第１の領域のうち前記第１のゲート電極および前記第１のサイドウォールの側方に位置する領域に形成された第１導電型の第１の不純物拡散領域とを有する第１のＭＯＳトランジスタと、
    前記半導体基板の第２の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側面上に形成され、絶縁体からなり、前記第１のサイドウォールよりも幅が小さい第２のサイドウォールと、前記第２の領域のうち第２のサイドウォールの側方に位置する領域に形成された第２導電型の第２の不純物拡散領域とを有する第２のＭＯＳトランジスタとを備えている半導体装置。
  2. 前記第１のサイドウォールは、前記第１のゲート電極の側面上に形成され、前記微粒子が埋め込まれた第１のオフセットサイドウォールと、前記第１のオフセットサイドウォールの側面上に形成された第１の拡散領域形成用サイドウォールとを有しており、
    前記第２のサイドウォールは、前記第２のゲート電極の側面上に形成された第２のオフセットサイドウォールと、前記第２のオフセットサイドウォールの側面上に形成された第２の拡散領域形成用サイドウォールとを有しており、
    前記半導体装置は、
    前記半導体基板のうち前記第１のゲート電極の両側方であって前記第１のオフセットサイドウォールの下に位置する領域に形成され、前記第１の不純物拡散領域よりも低濃度の第１導電型の不純物を含む第１のエクステンション領域と、
    前記半導体基板のうち前記第２のゲート電極の両側方であって前記第２のオフセットサイドウォールの下に位置する領域に形成され、前記第２の不純物拡散領域よりも低濃度の第２導電型の不純物を含む第２のエクステンション領域とをさらに備えていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のオフセットサイドウォールおよび前記第２のオフセットサイドウォールは共にシリコン酸化物で構成されていることを特徴とする請求項２に記載の半導体装置。
  4. 第１のサイドウォールは、前記第１のゲート電極の側面上に形成され、前記微粒子が埋め込まれた第３のオフセットサイドウォールと、前記第３のオフセットサイドウォールの側面上および前記半導体基板上に形成され、前記微粒子が埋め込まれたＬ字状の第３の拡散領域形成用サイドウォールと、前記第３の拡散領域形成用サイドウォールの上に形成され、前記第３の拡散領域形成用サイドウォールと異なる材料で構成された第４の拡散領域形成用サイドウォールとを有しており、
    前記第２のサイドウォールは、前記第２のゲート電極の側面上に形成された第４のオフセットサイドウォールと、前記第４のオフセットサイドウォールの側面上および前記半導体基板上に形成され、前記第３の拡散領域形成用サイドウォールよりも幅が小さいＬ字状の第５の拡散領域形成用サイドウォールと、前記第５の拡散領域形成用サイドウォールと異なる材料で構成された前記第６の拡散領域形成用サイドウォールとを有しており、
    前記半導体装置は、
    前記半導体基板のうち前記第１のゲート電極の両側方であって前記第３のオフセットサイドウォールの下に位置する領域に形成され、前記第１の不純物拡散領域よりも低濃度の第１導電型の不純物を含む第３のエクステンション領域と、
    前記半導体基板のうち前記第２のゲート電極の両側方であって前記第４のオフセットサイドウォールの下に位置する領域に形成され、前記第２の不純物拡散領域よりも低濃度の第２導電型の不純物を含む第４のエクステンション領域とをさらに備えていることを特徴とする請求項１に記載の半導体装置。
  5. 前記第３の拡散領域形成用サイドウォールおよび前記第５の拡散領域形成用サイドウォールは共にシリコン酸化物で構成され、
    前記第４の拡散領域形成用サイドウォールおよび前記第６の拡散領域形成用サイドウォールは共にシリコン窒化物で構成されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記微粒子は、Ｓｉ結晶、ＳｉＧｅ混晶、Ｇｅ結晶のうちの少なくとも１つで構成されていることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
  7. 前記微粒子の表面部分が酸化されていることを特徴とする請求項１〜４のうちいずれか１つに記載の半導体装置。
  8. 前記第１のＭＯＳトランジスタはｐチャネル型であり、前記第２のＭＯＳトランジスタはｎチャネル型であることを特徴とする請求項１〜７のうちいずれか１つに記載の半導体装置。
  9. 半導体基板の第１の領域上に第１のゲート絶縁膜を挟んで第１のゲート電極を形成すると共に、前記半導体基板の第２の領域上に第２のゲート絶縁膜を挟んで第２のゲート電極を形成する工程（ａ）と、
    前記工程（ａ）の後に、前記半導体基板上の全面に絶縁膜を形成する工程（ｂ）と、
    前記絶縁膜のうち前記第１の領域上に形成された部分に選択的にＩＶ族半導体イオンを注入する工程（ｃ）と、
    前記半導体基板を熱処理して前記第１の領域上の前記絶縁膜内にＩＶ族半導体結晶からなる微粒子を形成させる工程（ｄ）と、
    前記絶縁膜の一部を除去することにより、前記第１のゲート電極の側面上に前記微粒子が埋め込まれた第１のオフセットサイドウォールを形成すると共に、前記第２のゲート電極の側面上に前記第２のオフセットサイドウォールを形成する工程（ｅ）と、
    前記第１のゲート電極および前記第１のオフセットサイドウォールをマスクとして前記第１の領域に選択的に第１導電型の不純物イオンを注入し、前記第１の領域のうち前記第１のゲート電極の両側方に位置する領域に第１のエクステンション領域を形成する工程（ｆ）と、
    前記第２のゲート電極および前記第２のオフセットサイドウォールをマスクとして前記第２の領域に選択的に第２導電型の不純物イオンを注入し、前記第２の領域のうち前記第２のゲート電極の両側方に位置する領域に第２のエクステンション領域を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
  10. 前記工程（ｇ）の後に、前記第１のオフセットサイドウォールの側面上に第１の拡散領域形成用サイドウォールを形成すると共に、前記第２のオフセットサイドウォールの側面上に第２の拡散領域形成用サイドウォールを形成する工程（ｈ）と、
    前記第１のゲート電極、前記第１のオフセットサイドウォールおよび前記第１の拡散領域形成用サイドウォールをマスクとして前記第１の領域に選択的に第１導電型の不純物イオンを注入し、前記第１の領域のうち前記第１のオフセットサイドウォールの側方に位置する領域に第１の不純物拡散領域を形成する工程（ｉ）と、
    前記第２のゲート電極、前記第２のオフセットサイドウォールおよび前記第２の拡散領域形成用サイドウォールをマスクとして前記第２の領域に選択的に第２導電型の不純物イオンを注入し、前記第２の領域のうち前記第２のオフセットサイドウォールの側方に位置する領域に第２の不純物拡散領域を形成する工程（ｉ）とをさらに備えていることを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記工程（ｅ）で形成される前記第１のオフセットサイドウォールの幅は、前記第２のオフセットサイドウォールの幅よりも大きいことを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記工程（ｃ）では、シリコンイオンを前記第１の領域に注入し、
    前記工程（ｄ）では、１１００℃以上で熱処理を行うことを特徴とする請求項９〜１１のうちいずれか１つに記載の半導体装置の製造方法。
  13. 前記工程（ｃ）では、ゲルマニウムイオンを前記第１の領域に注入し、
    前記工程（ｄ）では、８００℃以上で熱処理を行うことを特徴とする請求項９〜１１のうちいずれか１つに記載の半導体装置の製造方法。
  14. 前記工程（ｃ）では、シリコンイオンおよびゲルマニウムイオンを前記第１の領域に注入し、
    前記工程（ｄ）では、８００℃以上１１００℃以下で熱処理を行うことを特徴とする請求項９〜１１のうちいずれか１つに記載の半導体装置の製造方法。
  15. 前記工程（ｄ）は、不活性ガス雰囲気下又は真空中で熱処理を行うことを特徴とする請求項９〜１４のうちいずれか１つに記載の半導体装置の製造方法。
  16. 前記絶縁膜はシリコン酸化膜であることを特徴とする請求項９〜１５のうちいずれか１つに記載の半導体装置の製造方法。
  17. 前記工程（ｄ）の後、前記半導体基板を酸素雰囲気中で熱処理して前記微粒子の表面部分を酸化する工程（ｊ）をさらに備えていることを特徴とする請求項９〜１６のうちいずれか１つに記載の半導体装置の製造方法。
  18. 半導体基板の第１の領域上に第１のゲート絶縁膜を挟んで第１のゲート電極を形成すると共に、前記半導体基板の第２の領域上に第２のゲート絶縁膜を挟んで第２のゲート電極を形成する工程（ａ）と、
    前記工程（ａ）の後に、前記第１のゲート電極の側面上に第１のオフセットサイドウォールを形成するとともに、前記第２のゲート電極の側面上に第２のオフセットサイドウォールを形成する工程（ｂ）と、
    前記第１のゲート電極および前記第１のオフセットサイドウォールをマスクとして前記第１の領域に選択的に第１導電型の不純物イオンを注入し、前記第１の領域のうち前記第１のゲート電極の両側方に位置する領域に第１のエクステンション領域を形成する工程（ｃ）と、
    前記第２のゲート電極および前記第２のオフセットサイドウォールをマスクとして前記第２の領域に選択的に第２導電型の不純物イオンを注入し、前記第２の領域のうち前記第２のゲート電極の両側方に位置する領域に第２のエクステンション領域を形成する工程（ｄ）と、
    半導体基板上の全面に第１の絶縁膜を形成する工程（ｅ）と、
    前記第１の絶縁膜のうち前記第１の領域上に形成された部分に選択的にＩＶ族半導体イオンを注入する工程（ｆ）と、
    前記半導体基板を熱処理して前記第１の領域上の前記第１の絶縁膜内にＩＶ族半導体結晶からなる微粒子を形成させる工程（ｇ）と、
    前記第１の絶縁膜の全面上に、前記第１の絶縁膜と異なる材料からなる第２の絶縁膜を形成する工程（ｈ）と、
    前記第１の絶縁膜および前記第２の絶縁膜の一部を除去することにより、前記第１のオフセットサイドウォールの側面上および前記半導体基板上に、前記第１の絶縁膜を母材とし、前記微粒子が埋め込まれたＬ字状の第１の拡散領域形成用サイドウォールと、前記第１の拡散領域形成用サイドウォールの側面上に前記第２の絶縁膜を母材とする第２の拡散領域形成用サイドウォールとを形成すると共に、前記第２のオフセットサイドウォールの側面上および前記半導体基板上に、前記第１の絶縁膜を母材とするＬ字状の第３の拡散領域形成用サイドウォールと、前記第２の拡散領域形成用サイドウォールの側面上に前記第２の絶縁膜を母材とする第４の拡散領域形成用サイドウォールとを形成する工程（ｉ）とを備えている半導体装置の製造方法。
  19. 前記工程（ｉ）で形成される前記第１の拡散領域形成用サイドウォールの幅は、前記第３の拡散領域形成用サイドウォールの幅よりも大きいことを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記工程（ｆ）では、シリコンイオンを前記第１の領域に注入し、
    前記工程（ｇ）では、１１００℃以上で熱処理を行うことを特徴とする請求項１８または１９に記載の半導体装置の製造方法。
  21. 前記工程（ｆ）では、ゲルマニウムイオンを前記第１の領域に注入し、
    前記工程（ｇ）では、８００℃以上で熱処理を行うことを特徴とする請求項１８または１９に記載の半導体装置の製造方法。
  22. 前記工程（ｆ）では、シリコンイオンおよびゲルマニウムイオンを前記第１の領域に注入し、
    前記工程（ｇ）では、８００℃以上１１００℃以下で熱処理を行うことを特徴とする請求項１８または１９に記載の半導体装置の製造方法。
  23. 前記工程（ｇ）は、不活性ガス雰囲気下又は真空中で熱処理を行うことを特徴とする請求項１８〜２２のうちいずれか１つに記載の半導体装置の製造方法。
  24. 前記第１の絶縁膜はシリコン酸化膜であり、
    前記第２の絶縁膜はシリコン窒化膜であることを特徴とする請求項１８〜２２のうちいずれか１つに記載の半導体装置の製造方法。
  25. 前記工程（ｇ）の後、前記半導体基板を酸素雰囲気中で熱処理して前記微粒子の表面部分を酸化する工程（ｊ）をさらに備えていることを特徴とする請求項１８〜２４のうちいずれか１つに記載の半導体装置の製造方法。
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