CN102832171A

CN102832171A - 一种半导体器件的制造方法

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Publication number: CN102832171A
Application number: CN2011101574298A
Authority: CN
Inventors: 禹国宾; 三重野文健
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-06-13
Filing date: 2011-06-13
Publication date: 2012-12-19

Abstract

本发明提供了一种半导体器件的制造方法，包括：提供一个半导体衬底，在形成栅极之前于PMOS的沟道区形成一个凹槽；在所述凹槽中形成SiGe层；在NMOS的沟道区实施碳离子注入；在PMOS和NMOS的沟道区上方形成栅极。根据本发明，可以只在PMOS的沟道区中形成SiGe层的同时只在NMOS的沟道区中形成SiC层，在PMOS的源/漏区中不会形成SiGe层，同时在NMOS的源/漏区中不会形成SiC层，在提高CMOS器件性能的同时简化了器件结构，降低了制造成本。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的制造方法。

背景技术

随着CMOS器件尺寸的日益缩小，新材料或不同以往的器件结构得到应用以克服器件尺寸缩小带来的挑战，同时提高器件的性能。其中，SiGe沟道和SiC沟道由于其本身固有的迁移率比Si沟道更高，所以大量的报告指出SiGe沟道和SiC沟道是下一代高性能CMOS器件的可靠选择。

现有技术描述了一种半导体器件结构，该器件结构包括Si衬底，Si衬底上的绝缘层以及此绝缘层上的半导体层。该半导体层自下而上的叠层结构可以由下述几种情形表示：Si/SiGe/ Si，Si/SiC/ Si，Si/SiGeC/ Si，Si/SiC /SiGe/ Si，Si/SiC / Si /SiGe/ Si；后三种叠层结构都是Si/SiGe/Si叠层结构的变式，其中的SiGe用作器件的沟道，SiC用来抑制Si衬底上的绝缘层上的Si层中掺杂的杂质向其上的SiGe层的扩散；Si/SiGeC/Si叠层结构中的SiGeC含有的C用来抑制SiGe的晶格松弛以及掺杂杂质的扩散；Si/SiC/ Si 叠层结构中的SiC用作器件的沟道。

在现有技术中还描述了另一种半导体器件结构，该器件结构是在Si衬底上自下而上依次形成SiGe层、含C的Si层以及Si层，晶格常数的关系是SiGe>Si>SiC，其中的SiGe层可以用作PMOS的沟道，含C的Si层可以用作NMOS的沟道。

上述两种器件结构都是在Si衬底上先形成一种具有多层结构的半导体层，然后在此半导体层上依次形成栅极和源/漏区。

在另一现有技术中描述了一种SiGe沟道的形成方法，该方法包括在一个具有绝缘体上硅结构的衬底上形成栅极，然后在绝缘体上硅结构的硅层上选择性外延生长SiGe层，在SiGe层上形成一薄层硅层，接着在1050℃下的氧化气氛中使SiGe层完全下移到其下层的硅层中形成SiGe沟道，其上层的硅层完全氧化为二氧化硅，最后采用蚀刻去除二氧化硅以及覆盖在栅极上的氧化物。

CMOS器件和结构尺寸必将不断缩小，其希望的结果是采用更加简化的结构及方法将SiGe沟道和SiC沟道应用于CMOS器件中以提高其性能。

发明内容

本发明提供了一种半导体器件的制造方法，包括：提供一个半导体衬底，在形成栅极之前于PMOS的沟道区形成一个凹槽；在所述凹槽中形成SiGe层；在NMOS的沟道区实施碳离子注入；在PMOS和NMOS的沟道区上方形成栅极。

在本发明的方法中，采用外延生长或者沉积工艺形成所述 SiGe层；所述 SiGe层的厚度为5-50nm；所述 SiGe层中Ge原子所占比例为5-30％；所述 SiGe层是含硼的SiGe层。

在本发明的方法中，采用离子束注入或者等离子体注入的方法实施所述碳离子注入；所述碳离子注入的能量为200-5000eV；所述碳离子注入的剂量为5.0×e¹²-1.0×e¹⁸atom/cm²。

在本发明的方法中，进一步包括：在形成所述SiGe层之后，在所述SiGe层之上形成帽层。

在本发明的方法中，采用外延生长或者沉积工艺形成所述帽层；所述帽层的材料是硅或者硼硅；所述帽层的厚度为1-10nm。

在本发明的方法中，进一步包括：在所述碳离子注入之后，进行退火处理。

在本发明的方法中，所述栅极的材料是多晶硅。

在本发明的方法中，进一步包括：在形成所述栅极之前，在所述PMOS和NMOS的沟道区上方形成栅极介质层。

在本发明的方法中，进一步包括：在形成所述栅极之后，在所述栅极的外围形成绝缘材料层。

在本发明的方法中，所述绝缘材料层是氧化硅层。

根据本发明，可以只在PMOS的沟道区中形成SiGe层的同时只在NMOS的沟道区中形成SiC层，在PMOS的源/漏区中不会形成SiGe层，同时在NMOS的源/漏区中不会形成SiC层，在提高CMOS器件性能的同时简化了器件结构，降低了制造成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1I为根据本发明示例性实施例的方法在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的各步骤的示意性剖面图；

图2为根据本发明示例性实施例的方法在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

下面，以CMOS器件为例，参照图1A-图1I和图2来描述根据本发明示例性实施例的方法在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的详细步骤。

参照图1A-图1I，其中示出了根据本发明示例性实施例的方法在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的各步骤的示意性剖面图。

首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构101，所述隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构101将半导体衬底100分为NMOS区和PMOS区。所述半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。在半导体衬底100表面形成硬掩蔽层102，硬掩蔽层102可以采用半导体业内公知的工艺由数种掩模材料中的任意种形成。

接着，如图1B所示，采用干法蚀刻去除PMOS沟道区上方的硬掩蔽层，同时，在形成栅极之前于PMOS沟道区蚀刻形成凹槽103，凹槽103的深度取决于形成在其中的SiGe层的厚度。然后，通过外延生长或者沉积的方法在凹槽103中形成SiGe层，SiGe层的厚度范围为5-50nm，SiGe中Ge原子所占比例的范围为5-30％。所述SiGe也可以是含硼的SiGe。所述SiGe层形成后，可以进一步通过外延生长或者沉积的方法在所述SiGe层上形成帽层（cap layer），所述帽层的材料可以是硅或者硼硅，厚度范围为1-10nm。

接着，如图1C所示，形成光致抗蚀剂层104，覆盖硬掩蔽层102以及具有SiGe层的PMOS沟道区。

接着，如图1D所示，采用干法蚀刻去除NMOS沟道区上方的光致抗蚀剂层和硬掩蔽层。

接着，如图1E所示，利用光致抗蚀剂层104和硬掩蔽层102为掩模，对NMOS沟道区实施碳离子注入105（图1E中箭头所示），从而在NMOS沟道区形成SiC层。所述碳离子注入105可以采用离子束注入或者等离子体注入的方法实施，离子的注入能量直接影响该离子进入衬底的深度，因此，优选地，碳离子的注入能量为200-5000eV。为了形成均匀的SiC层，碳离子的注入剂量为5.0×e¹²-1.0×e¹⁸atom/cm²。所述碳离子注入之后，进一步包括退火处理，以修复离子注入对半导体衬底100造成的晶格损伤，同时使注入的碳离子扩散均匀。

接着，如图1F所示，采用半导体制造领域中常规的且适合于光致抗蚀剂层104的材料成份的方法和材料来去除光致抗蚀剂层104。

接着，如图1G所示，在半导体衬底100上形成栅极介质层107、栅极介质层108以及栅极材料层106。所述栅极介质层107和栅极介质层108可以是氧化硅(SiO₂)或氮氧化硅(SiON)，栅极介质层107和栅极介质层108的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法。所述栅极材料层106可以是包含半导体材料的多层结构，例如硅、锗、金属或其组合。所述栅极材料层106的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。本实施例中，所述栅极材料层106的材料是多晶硅，采用化学气相沉积工艺形成栅极材料层106，覆盖硬掩蔽层102以及NMOS沟道区和PMOS沟道区。

接着，如图1H所示，采用化学机械研磨方法（CMP）去除覆盖在硬掩蔽层102上的栅极材料层106，形成栅极109和栅极110。

最后，如图1I所示，采用本领域技术人员熟知的任何现有技术去除覆盖在半导体衬底100上的硬掩蔽层102。然后，还可以包括在所述栅极109和栅极110的外围形成绝缘材料层111的工艺步骤，所述绝缘材料层例如氧化硅，氮化硅、氮氧化硅等，较好的，所述绝缘材料层为氧化硅。所述绝缘材料层用于保护栅极的边缘，避免发生氧化。

接下来，可以通过后续工艺完成整个CMOS器件的制作，所述后续工艺与传统的CMOS器件加工工艺完全相同。通过采用本发明提出的方法，可以只在PMOS的沟道区中形成SiGe层的同时只在NMOS的沟道区中形成SiC层，在PMOS的源/漏区中不会形成SiGe层，同时在NMOS的源/漏区中不会形成SiC层，由此简化了器件结构，降低了制造成本。

参照图2，其中示出了根据本发明示例性实施例的方法在PMOS的沟道区中形成SiGe层的同时在NMOS的沟道区中形成SiC层的流程图，用于简要示出整个方法的流程。

在步骤201中，提供一个半导体衬底，在形成栅极之前于PMOS的沟道区形成一个凹槽；

在步骤202中，在所述凹槽中形成SiGe层；

在步骤203中，在NMOS的沟道区实施碳离子注入；

在步骤204中，在PMOS和NMOS的沟道区上方形成栅极。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，包括：

提供一个半导体衬底，在形成栅极之前于PMOS的沟道区形成一个凹槽；

在所述凹槽中形成SiGe层；

在NMOS的沟道区实施碳离子注入；

在PMOS和NMOS的沟道区上方形成栅极。

2.根据权利要求1所述的方法，其特征在于，采用外延生长或者沉积工艺形成所述 SiGe层。

3.根据权利要求1或2所述的方法，其特征在于，所述 SiGe层的厚度为5-50nm。

4.根据权利要求1或2所述的方法，其特征在于，所述 SiGe层中Ge原子所占比例为5-30％。

5.根据权利要求1所述的方法，其特征在于，所述 SiGe层是含硼的SiGe层。

6.根据权利要求1所述的方法，其特征在于，采用离子束注入或者等离子体注入的方法实施所述碳离子注入。

7.根据权利要求1或6所述的方法，其特征在于，所述碳离子注入的能量为200-5000eV。

8.根据权利要求1或6所述的方法，其特征在于，所述碳离子注入的剂量为5.0×e¹²-1.0×e¹⁸atom/cm²。

9.根据权利要求1所述的方法，其特征在于，进一步包括：在形成所述SiGe层之后，在所述SiGe层之上形成帽层。

10.根据权利要求9所述的方法，其特征在于，采用外延生长或者沉积工艺形成所述帽层。

11.根据权利要求9或10所述的方法，其特征在于，所述帽层的材料是硅或者硼硅。

12.根据权利要求9或10所述的方法，其特征在于，所述帽层的厚度为1-10nm。

13.根据权利要求1所述的方法，其特征在于，进一步包括：在所述碳离子注入之后，进行退火处理。

14.根据权利要求1所述的方法，其特征在于，所述栅极的材料是多晶硅。

15.根据权利要求 1所述的方法，其特征在于，进一步包括：在形成所述栅极之前，在所述PMOS和NMOS的沟道区上方形成栅极介质层。

16.根据权利要求1所述的方法，其特征在于，进一步包括：在形成所述栅极之后，在所述栅极的外围形成绝缘材料层。

17.根据权利要求16所述的方法，其特征在于，所述绝缘材料层是氧化硅层。